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CN107591139B - 扫描触发单元、栅极驱动电路及其驱动方法和显示装置 - Google Patents

扫描触发单元、栅极驱动电路及其驱动方法和显示装置 Download PDF

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CN107591139B CN201710870115.XA CN201710870115A CN107591139B CN 107591139 B CN107591139 B CN 107591139B CN 201710870115 A CN201710870115 A CN 201710870115A CN 107591139 B CN107591139 B CN 107591139B
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Abstract

本公开实施例公开了一种扫描触发单元、栅极驱动电路及其驱动方法和显示装置。扫描触发单元包括时钟信号端、第一信号输入端、固定电平信号端、第一输入电路、输出电路、第一保持电路和信号输出端。所述第一输入电路分别与第一信号输入端和控制节点相连，被配置为根据第一信号输入端的信号向控制节点提供第一有效信号；输出电路与固定电平端、时钟信号端和控制节点相连，被配置为根据控制节点的信号和时钟信号端的信号向信号输出端提供第二有效信号；第一保持电路与固定电平信号端和所述信号输出端相连，被配置为保持信号输出端的有效信号持续预定时间。

Description

扫描触发单元、栅极驱动电路及其驱动方法和显示装置
技术领域
本公开涉及显示领域，尤其涉及一种扫描触发单元、栅极驱动电路及其驱动方法和显示装置。
背景技术
在基于薄膜晶体管(Thin Film Transistor，TFT)的液晶显示器(Liquid CrystalDevice，LCD)中，可以将驱动栅极的栅极驱动电路形成于显示面板上，构成阵列基板(Gatedrive On Array，GOA)面板。在传统的栅极驱动电路中，使用独立的帧开启脉冲扫描(STV)信号线来传输STV信号，以便对第一级移位寄存器和最后一级移位寄存器进行复位。
然而，由于传统的栅极驱动电路中需要设置独立的STV信号线，增大了栅极驱动电路的布局面积，不利于实现TFT-LCD显示面板的窄边框化。
发明内容
本公开实施例提供一种扫描触发单元、栅极驱动电路及其驱动方法和显示装置。
根据本公开实施例的一方面，提供了一种扫描触发单元，包括时钟信号端、第一信号输入端、固定电平信号端、第一输入电路、输出电路、第一保持电路和信号输出端，其中：
所述第一输入电路分别与所述第一信号输入端和控制节点相连，其被配置为根据所述第一信号输入端的信号向所述控制节点提供第一有效信号；
所述输出电路与所述固定电平端、所述时钟信号端和所述控制节点相连，其被配置为根据所述控制节点的信号和所述时钟信号端的信号向所述信号输出端提供第二有效信号；
所述第一保持电路与所述固定电平信号端和所述信号输出端相连，其被配置为保持所述信号输出端的第二有效信号持续预定时间。
例如，所述输出电路包括第一晶体管和第二晶体管，所述第一晶体管的第一端和控制端与所述时钟信号端相连，第二端与所述信号输出端相连，所述第二晶体管的控制端与所述控制节点相连，第一端与所述固定电平信号端相连，第二端与所述信号输出端相连。
例如，所述第一晶体管的沟道宽长比和第二晶体管的沟道宽长比的比例在1:6至1:3的范围内。
例如，所述第一保持电路包括第一电容，所述第一电容的第一端与所述固定电平信号端相连，第二端与所述信号输出端相连。
例如，所述第一电容被配置为使得所述预定时间为输入到时钟信号端的时钟信号的一个时钟周期。
例如，所述第一输入电路包括：第三晶体管，所述第三晶体管的控制端和第一端与所述第一信号输入端相连，第二端与控制节点相连。
例如，所述扫描触发单元还包括第二信号输入端和第二输入电路，所述第二输入电路分别与第二信号输入端和所述控制节点相连，其被配置为根据第二信号输入端的信号向所述控制节点提供第三有效信号。
例如，所述第二输入电路包括：第四晶体管，所述第四晶体管的控制端和第一端与所述第二信号输入端相连，第二端与控制节点相连。
例如，所述扫描触发单元还包括第二保持电路，所述第二保持电路分别与所述固定电平端和所述控制节点相连，其被配置为保持控制节点的电位。
例如，所述第二保持电路包括第二电容，所述第二电容的第一端与所述固定电平端相连，第二端与所述控制节点相连。
根据本公开的另一方面，提供了一种扫描触发单元，包括：时钟信号端、第一信号输入端、第二信号输入端、固定电平信号端、信号输出端、第一晶体管、第二晶体管、第三晶体管、第四晶体管和第一电容，其中，
所述第一晶体管的第一端和所述控制端与所述时钟信号端相连，第二端与所述信号输出端相连；
所述第二晶体管的控制端与所述控制节点相连，第一端与所述固定电平信号端相连，第二端与所述信号输出端相连；
所述第三晶体管的控制端和第一端与所述第一信号输入端相连，第二端与控制节点相连；
所述第四晶体管的控制端和第一端与所述第二信号输入端相连，第二端与控制节点相连；以及
所述第一电容的第一端与所述固定电平信号端相连，第二端与所述信号输出端相连。
根据本公开的另一方面，提供了一种栅极驱动电路，包括：
第一扫描触发单元，所述第一扫描触发单元为根据本公开实施例的扫描触发单元；
N级移位寄存器，所述第一扫描触发单元的信号输出端与所述N级移位寄存器的STV信号端相连，N是大于等于2的整数；以及
第一时钟信号线，所述第一扫描触发单元的时钟信号端与第一时钟信号线相连。
例如，所述栅极驱动电路还包括第二时钟信号线和第二扫描触发单元，所述第二扫描触发单元是根据本公开的扫描触发单元，所述第二扫描触发单元的信号输出端与第N级移位寄存器的复位端相连，所述第二扫描触发单元的时钟信号端与第二时钟信号线相连，其中第一时钟信号线上的时钟信号与第二时钟信号线上的时钟信号反相。
根据本公开的另一方面，提供了一种栅极驱动电路，包括：
第一扫描触发单元，所述第一扫描触发单元为根据本公开实施例的扫描触发单元；
第二扫描触发单元，所述第二扫描触发单元为根据本公开实施例的扫描触发单元；
N级移位寄存器，所述第一扫描触发单元的信号输出端与所述N级移位寄存器的STV信号端相连，所述第二扫描触发单元的信号输出端与第N级移位寄存器的复位端相连，N是大于等于2的整数；
第一信号线和第二信号线，所述第一扫描触发单元的第一信号输入端与所述第一信号线相连，所述第一扫描触发单元的第二信号输入端与所述第二信号线相连，所述第二扫描触发单元的第一信号输入端与所述第一信号线相连，所述第二扫描触发单元的第二信号输入端与所述第二信号线相连；以及
第一时钟信号线和第二时钟信号线，第一时钟信号线上的时钟信号与第二时钟信号线上的时钟信号反相，其中所述第一扫描触发单元的时钟信号端与第一时钟信号线相连以及所述第二扫描触发单元的时钟信号端与第二时钟信号线相连。
根据本公开的另一方面，提供了一种显示装置，包括根据本公开的栅极驱动电路。
根据本公开的另一方面，提供了一种根据本公开的扫描触发单元的驱动方法，包括：
在第一时段，所述第一信号输入端的输入信号为第一电平，时钟信号端的信号为第二电平，所述扫描触发单元的信号输出端输出第二电平，并对所述第一保持电路充电；
在第二时段，所述第一信号输入端的输入信号为第二电平，所述输入电路响应于所述输入信号对所述控制节点充电，所述输出端的电平耦合降低；以及
在第三时段，所述第一信号输入端的输入信号为第二电平，所述第一保持电路通过所述输出电路进行放电，所述扫描触发单元的信号输出端输出第一电平。
根据本公开的另一方面，提供了一种栅极驱动电路的驱动方法，包括：
在第一时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第二电平，所述第一扫描触发单元的信号输出端输出第二电平的信号，所述第二扫描触发单元的信号输出端输出第二电平的信号；
在第二时段，所述第一信号线上的信号为第二电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第一电平，所述第一扫描触发单元的信号输出端输出第二电平的信号，所述第二扫描触发单元的信号输出端输出第一电平的信号；
在第三时段，所述第一信号线上的信号为第二电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第一电平或第二电平，所述第一扫描触发单元的信号输出端输出第一电平的信号，所述第二扫描触发单元的信号输出端输出第一电平的信号；以及
在第四时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第一电平，所述第一扫描触发单元的信号输出端输出第一电平的信号，所述第二扫描触发单元的信号输出端输出第二电平的信号。
根据本公开的另一方面，提供了一种栅极驱动电路的驱动方法，包括：
在第一时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第一电平，所述第一扫描触发单元的信号输出端输出第二电平的信号，所述第二扫描触发单元的信号输出端输出第二电平的信号；
在第二时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第二电平，所述第一时钟信号线上的时钟信号为第二电平，所述第一扫描触发单元的信号输出端输出第一电平的信号，所述第二扫描触发单元的信号输出端输出第二电平的信号；
在第三时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第二电平，所述第一时钟信号线上的时钟信号为第一电平或第二电平，所述第一扫描触发单元的信号输出端输出第一电平的信号，所述第二扫描触发单元的信号输出端输出第一电平的信号；以及
在第四时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第二电平，所述第一扫描触发单元的信号输出端输出第二电平的信号，所述第二扫描触发单元的信号输出端输出第一电平的信号。
本公开实施例提供了一种扫描触发单元以及一种包括所述扫描触发单元的栅极驱动电路。通过根据本公开的扫描触发单元来生成STV信号和复位信号，无需在栅极驱动电路中设置独立的STV信号线，节约了栅极驱动电路的布局面积。此外，根据本公开实施例的扫描触发单元结构简单并且可以应用于移位寄存器双向产生栅极扫描信号的情形。
附图说明
图1示出了一种移位寄存器的示意电路图；
图2A示出了图1中移位寄存器的示意工作时序图；
图2B示出了包括多个级联的图1中移位寄存器的栅极驱动电路的示意图；
图3A、3B和3C分别示出了根据本公开实施例的扫描触发单元的示意方框图；
图4A、图4B和4C分别示出了与图3A、3B和3C相对应的扫描触发单元的示意电路图；
图5A和5B示出了根据本公开实施例的栅极驱动电路的示意图；
图6A示出了根据本公开实施例的扫描触发单元的驱动方法流程图；
图6B示出了根据本公开实施例的扫描触发单元的操作时序图；
图7A和7B分别示出了根据本公开实施例的栅极驱动电路的驱动方法流程图；
图8A示出了根据本公开实施例的栅极驱动电路在进行正向扫描时的驱动操作时序图；
图8B示出了根据本公开实施例的栅极驱动电路在进行反向扫描时的驱动操作时序图；以及
图9示出了根据本公开实施例的显示装置的示意方框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“相连”或“连接到”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。
此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为低电平、“第二电平”为高电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，根据其功能，将栅极称作控制端，将源极和漏极中的一个称为第一端，将源极和漏极中的另一个称为第二端。
图1示出了一种移位寄存器100的示意电路图。图1中的移位寄存器可实现双向扫描，其中与正向扫描相比较，当实现反向扫描时，将时钟信号CLK与时钟信号CLKB的时序互换以及将电源电压信号VD/S与电源电压信号VS/D的时序互换即可。图2A示出了图1中移位寄存器的示意工作时序图，图2B示出了包括多个级联的图1中移位寄存器的栅极驱动电路的示意图。接下来结合图1、图2A和图2B，以正向扫描为例来简要描述移位寄存器100的操作。应注意，以下描述中以移位寄存器100为级联的N级移位寄存器中的第n级移位寄存器SR为例进行描述，其中N是大于等于2的整数，n是大于等于2小于N的整数。本领域技术人员可以理解，对于本文中采用的术语第n级、第n-1级和n+1级，仅表示第n级与第n-1和n+1级是相邻级。尽管图2B中示出了每一级包括单个移位寄存器的情形，但这只是示例性的，在其他实施例中，还可以在每一级中包括多个移位寄存器单元。
如图2B所示，第n级移位寄存器SR的INPUT端与第n-1级SR的OUPUT端相连，第n级移位寄存器SR的RESET端与第n+1级SR的OUPUT端相连。特别地，第一级SR的INPUT端和第N级SR的RESET端与STV信号线相连以接收STV信号。第n级SR的时钟信号端可以与CLK信号或CLKB信号相连。以下示例中以第n级SR的时钟信号端与CLK信号相连为例进行描述。
在图2A中的第一时段T1，图1中的第n级移位寄存器100的输入信号端INPUT接收第n-1级的OUPUT端输出的高电平信号G(n-1)，使得晶体管M1导通；时钟信号输入端CLK为低电位，高电位的VD/S信号对电容C进行充电，使得拉高上拉节点PU的电位。此时，由于GCH为高电平，晶体管M5和晶体管M6导通。通过设计M5与M6的沟道的长宽比的比例，使得此时节点PD的电位为低电位，以关断晶体管M4和晶体管M7，从而保证输出端OUTPUT稳定输出低电平。
在第二时段T2，INPUT端接收的G(n-1)变为低电平，晶体管M1关断。此时上拉节点PU继续保持高电位，晶体管M3保持导通状态。此时时钟信号输入端CLK为高电位，由于自举效应(bootstrapping)放大了上拉节点PU的电压，晶体管M3导通，从而向输出端OUTPUT输出高电平的驱动信号G(n)。此时上拉节点PU为高电位，晶体管M6仍处于导通状态，从而晶体管M4和晶体管M7继续关断，保证信号的稳定输出。
在第三时段T3，复位信号输入端RESET接收到第n+1级的高电平输出信号G(n+1)。复位信号输入端RESET的高电平信号导通了晶体管M2，将上拉节点PU拉低至低电位VS/D，从而关断晶体管M3使其不再输出时钟信号CLK。同时，由于上拉节点PU的电位被拉低，晶体管M6处于关断状态，不再对PD点放电。由于GCH为高电平，使得晶体管M5关断，将输出端OUTPUT的电平被拉低至VGL。
在第四时段T4，由于GCH为高电位，晶体管M5导通，此时节点PD的电位被拉高，从而导通了晶体管M4和晶体管M7，并对上拉节点PU及输出端OUTPUT进一步进行放电(降噪)，使得消除了由时钟信号CLK产生的Coupling噪声电压，保证输出端OUTPUT的稳定低压输出。
在下一帧到来之前，该移位寄存器100一直处于第四时段T4，不断对该电路进行放噪，进一步保证信号的稳定输出。
由于第一级SR的INPUT端无G(n-1)信号输入，第N级(最后一级)SR的RESET端无G(n+1)信号输入，因此在设计栅极驱动电路时，通过触发信号STV同时对第一级SR进行信号输入和最后一级SR进行RESET。通常通过设置独立的STV信号线来提供该STV信号，这增大了栅极驱动电路的布局面积，不利于实现TFT-LCD显示面板的窄边框化。
本公开的一个方面提供了一种扫描触发单元，通过根据本公开的扫描触发单元来生成STV信号和复位信号，从而无需设置独立的STV信号线，节约了栅极驱动电路的布局面积。
图3A示出了根据本公开一个实施例的扫描触发单元的示意方框图。如图3A所示，扫描触发单元300可以包括时钟信号端Clock、第一信号输入端Input1、固定电平信号端Vf、第一输入电路301、输出电路302、第一保持电路303和信号输出端Output。如图3所示，第一输入电路301分别与第一信号输入端Input1和控制节点PC相连，第一输入电路301被配置为根据第一信号输入端Input1的信号向控制节点PC提供第一有效信号。输出电路302与固定电平信号端Vf、时钟信号端和控制节点PC相连，输出电路302被配置为根据控制节点PC的信号和时钟信号端Clock的信号向信号输出端Output提供第二有效信号。第一保持电路303与固定电平信号端Vf和信号输出端Output相连，第一保持电路303被配置为保持信号输出端Output的第二有效信号持续预定时间。
图3B示出了根据本公开另一个实施例的扫描触发单元的示意方框图。如图3B所示，扫描触发单元300’还可以包括第二信号输入端Input2和第二输入电路304。第二输入电路304分别与第二信号输入端Input2和控制节点PC相连，第二输入电路304被配置为根据第二信号输入端Input2的信号向控制节点PC提供第三有效信号。
图3C示出了根据本公开另一个实施例的扫描触发单元的示意方框图。如图3C所示，扫描触发单元300”还可以包括第二保持电路305。第二保持电路305分别与固定电平端Vf和控制节点PC相连，被配置为保持控制节点PC的电位。
图4A示出了图3A中的扫描触发单元的示意电路图。如图4A所示，根据本公开一个示例的扫描触发单元400可以包括时钟信号端Clock、第一信号输入端Input1、固定电平信号端Vf、第一输入电路401、输出电路402、第一保持电路403和信号输出端Output。输出电路402可以包括第一晶体管T1和第二晶体管T2。第一晶体管T1的第一端和控制端与时钟信号端Clock相连，第二端与信号输出端Output相连。第二晶体管T2的控制端与控制节点PC相连，第一端与例如VGL的固定电平信号端Vf相连，第二端与信号输出端Output相连。第一输入电路401可以包括第三晶体管T3，第三晶体管T3的控制端和第一端与第一信号输入端Input1相连，第二端与控制节点PC相连。第一保持电路403包括第一电容C1，第一电容C1的第一端与固定电平信号端Vf相连，第二端与信号输出端Output相连。例如，固定电平信号端Vf可以与栅极驱动电路中的VGL信号相连，第一信号输入端Input1可以与栅极驱动电路中的VD/S信号相连。
图4B示出了图3B中的扫描触发单元的示意电路图。如图4B所示，除了与图4A相同的部件以外，扫描触发单元400’还可以包括第二信号输入端Input2和第二信号输入电路404。第二信号输入电路404可以包括第四晶体管T4，第四晶体管T4的控制端和第一端与第二信号输入端Input2相连，第二端与控制节点PC相连。第二信号输入电路404被配置为根据第二信号输入端Input2的信号向所述控制节点PC提供第三有效信号。例如，第二信号输入端Input2可以与栅极驱动电路中的VS/D信号相连。
图4C示出了图3C中的扫描触发单元的示意电路图。如图4C所示，除了与图4A和图4B相同的部件以外，扫描触发单元400”还可以包括第二保持电路405。如图4C所示，第二保持电路405分别与固定电平端Vf和控制节点PC相连，被配置为保持控制节点PC的电位。例如，第二保持电路405可以包括第二电容C2，第二电容C2的第一端与固定电平信号端Vf相连，第二端与控制节点PC相连。本领域技术人员可以理解，尽管第二电容C2不是必须的，通过设置第二电容C2，能够更好地保持控制节点PC的电位。
根据本公开实施例，图4A、图4B和图4C中的时钟信号端Clock可以连接CLKB信号，输出电路402的信号输出端Output可以与例如图2B中的第一级SR的INPUT端相连，从而向第一级SR的INPUT端提供STV信号。或者，图4A、图4B和图4C中的时钟信号端Clock可以连接CLK信号，输出电路402的信号输出端Output可以与例如图2B中的第N级SR的RESET端相连，从而向第N级SR的RESET端提供复位信号RESET。第一晶体管T1的沟道宽长比和第二晶体管T2的沟道宽长比的比例可以在1:6至1:3的范围内。
根据本公开的另一方面，还提供了一种扫描触发单元400。如图4A和4B所示，扫描触发单元400可以包括时钟信号端Clock、第一信号输入端Input1、第二信号输入端Input2、固定电平信号端Vf、信号输出端Output、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第一电容C1。第一晶体管T1的第一端和控制端PC与时钟信号端Clock相连，第二端与信号输出端Output相连。第二晶体管T2的控制端与控制节点PC相连，第一端与固定电平信号端Vf相连，第二端与信号输出端Output相连。第三晶体管T3的控制端和第一端与第一信号输入端Input1相连，第二端与控制节点PC相连。第四晶体管T4的控制端和第一端与第二信号输入端Input2相连，第二端与控制节点PC相连。第一电容C1的第一端与固定电平信号端Vf相连，第二端与信号输出端Output相连。
根据本公开的另一方面，提供了一种栅极驱动电路，包括至少一个根据本公开实施例的扫描触发单元。
图5A示出了根据本公开一个实施例的栅极驱动电路50的示意图。如图5A所示，根据本公开实施例的栅极驱动电路50可以包括：第一扫描触发单元501；N级移位寄存器，所述第一扫描触发单元的信号输出端与所述N级移位寄存器的STV信号端相连，N是大于等于2的整数；第一信号线VD/S，所述第一扫描触发单元的第一信号输入端Input1与所述第一信号线相连；第一时钟信号线CLKB，第一扫描触发单元501的时钟信号端Clock可以与第一时钟信号线CLKB相连。
栅极驱动电路50还可以包括第二时钟信号线CLK和第二扫描触发单元502，第一时钟信号线CLKB上的时钟信号与第二时钟信号线CLK上的时钟信号反相，第二扫描触发单元502是根据本公开实施例的扫描触发单元。第一扫描触发单元501的信号输出端Output与第一级SR的输入端INPUT相连。第二扫描触发单元502的信号输出端Output与第N级SR的输入端RESET相连，第二扫描触发单元502的时钟信号端Clock与第二时钟信号线CLK相连。例如，时钟信号CLK和时钟信号CLKB可以具有50％占空比。
本领域技术人员可以理解，图5A所示的栅极驱动电路50可以用于栅极正向扫描。为了便于理解，本文中术语“正向扫描”是指针对一帧图像的显示，从例如图5A中的第1级SR到第N级SR依次产生扫描驱动信号G(1)、G(2)、……G(N)。术语“反向扫描”是指针对一帧图像的显示，从例如图5A中的第N级SR到第1级SR依次产生扫描驱动信号G(N)、G(N-1)、……G(1)。
图5B示出了根据本公开另一个实施例的栅极驱动电路50’的示意图。如图5B所示，根据本公开实施例的栅极驱动电路50’可以包括第一扫描触发单元511，第一扫描触发单元511为根据本公开的扫描触发单元；第二扫描触发单元512，第二扫描触发单元512是根据本公开的扫描触发单元；N级移位寄存器，第一扫描触发单元511的信号输出端与N级移位寄存器的STV信号端相连，第二扫描触发单元512的信号输出端与第N级移位寄存器的复位端相连，N是大于等于2的整数；第一信号线VD/S和第二信号线VS/D，第一扫描触发单元511的第一信号输入端Input 1与第一信号线VD/S相连，第二信号输入端Input 2与第二信号线VS/D相连，第二扫描触发单元512的第一信号输入端Input 1与第一信号线VD/S相连，第二信号输入端Input 2与第二信号线VS/D相连；以及第一时钟信号线CLKB和第二时钟信号线CLK，第一时钟信号线CLKB上的时钟信号与第二时钟信号线CLK上的时钟信号反相，其中第一扫描触发单元511的时钟信号端Clock与第一时钟信号线CLKB相连以及第二扫描触发单元512的时钟信号端Clock与第二时钟信号线CLK相连。
本领域技术人员可以理解，图5B所示的栅极驱动电路50’与图5A所示的栅极驱动电路50的电路结构和信号连接方式都是相同的。与图5A所示的技术方案相比较，通过将第一信号线VD/S和第二信号线VS/D上的信号时序互换以及将第一时钟信号线CLKB和第二时钟信号线CLK上的时钟信号时序互换，图5B所示的栅极驱动电路可以用于实现栅极反向扫描。
本公开还提供了一种扫描触发单元的驱动方法，可以应用于本公开实施例的扫描触发单元。应注意，以下方法中各个步骤的序号仅作为该步骤的表示以便描述，而不应被看作表示该各个步骤的执行顺序。除非明确指出，否则该方法不需要完全按照所示顺序来执行。图6A示出了根据本公开实施例的扫描触发单元的驱动方法流程图。例如，图6A所示的驱动方法可以应用于图4A所示的扫描触发单元400以及图4B所示的扫描触发单元400’。如图6A所示，根据本公开实施例的扫描触发单元的驱动方法600可以包括以下步骤。
在步骤S601，第一信号输入端的输入信号为第一电平，时钟信号端的信号为第二电平，扫描触发单元的信号输出端输出第二电平，并对第一保持电路充电。
在步骤S602，第一信号输入端的输入信号为第二电平，输入电路响应于输入信号对控制节点充电，输出端的电平耦合降低。
在步骤S603，第一信号输入端的输入信号为第二电平，第一保持电路通过输出电路进行放电，扫描触发单元的信号输出端输出第一电平。
图6B示出了根据本公开实施例的扫描触发单元的操作时序图。接下来将结合图4A～4C、图6A和6B来详细描述根据本公开的扫描触发单元的操作。
如图6B所示，在第一时段P1，扫描触发单元的第一信号输入端Input1的输入信号为第一电平(例如低电平)，时钟信号端Clock的信号为第二电平(例如高电平)，第一晶体管T1导通，扫描触发单元的信号输出端Output输出时钟信号端的第二电平，并对第一保持电路403中的第一电容C1进行充电。
在第二时段P2，第一信号输入端Input1的输入信号变为第二电平，第一输入电路402中的第三晶体管T3导通，响应于输入信号Input1对控制节点充电，输出端Output的电平耦合降低。但是由于第一电容C1中存储有电荷，输出端Output虽然电位略有降低，仍可以保持第二电平。
在第三时段P3，第一信号输入端Input1的输入信号保持第二电平，第一保持电路403通过输出电路402进行放电，扫描触发单元的信号输出端Output输出第一电平。
本领域技术人员可以理解，在第二时段P2和第三时段P3期间，与扫描触发单元相连的栅极驱动电路正常输出栅极驱动信号。
根据本公开的另一方面，提供了一种栅极驱动电路的驱动方法。图7A示出了根据本公开一个实施例的栅极驱动电路的驱动方法流程图。例如，图7A所示的驱动方法可以应用于图5A所示的栅极驱动电路50。例如，可以用于栅极驱动电路的正向扫描驱动。如图7A所示，根据本公开实施例的栅极驱动电路的驱动方法700可以包括以下步骤。
在步骤701，第一信号线VD/S上的信号为第一电平，第二信号线VS/D上的信号为第一电平，第一时钟信号线CLKB上的时钟信号为第二电平，第一扫描触发单元501的信号输出端输出第二电平的信号，第二扫描触发单元502的信号输出端输出第二电平的信号；
在步骤702，第一信号线VD/S上的信号为第二电平，第二信号线VS/D上的信号为第一电平，第一时钟信号线CLKB上的时钟信号为第一电平，第一扫描触发单元501的信号输出端输出第二电平的信号，第二扫描触发单元502的信号输出端输出第一电平的信号；
在步骤703，第一信号线VD/S上的信号为第二电平，第二信号线VS/D上VS/D的信号为第一电平，第一时钟信号线CLKB上的时钟信号为第一电平或第二电平，第一扫描触发单元501的信号输出端输出第一电平的信号，第二扫描触发单元502的信号输出端输出第一电平的信号；以及
在步骤704，第一信号线VD/S上的信号为第一电平，第二信号线VS/D上的信号为第一电平，第一时钟信号线CLKB上的时钟信号为第一电平，第一扫描触发单元501的信号输出端输出第一电平的信号，第二扫描触发单元502的信号输出端输出第二电平的信号。
图7B示出了根据本公开另一个实施例的栅极驱动电路的驱动方法流程图。例如，图7B所示的驱动方法可以应用于图5B所示的栅极驱动电路50’。例如，可以用于栅极驱动电路的反向扫描驱动。如图7B所示，根据本公开实施例的栅极驱动电路的驱动方法700’可以包括以下步骤。
在步骤S711，第一信号线VD/S上的信号为第一电平，第二信号线VS/D上的信号为第一电平，第一时钟信号线CLKB上的时钟信号为第一电平，第一扫描触发单元511的信号输出端输出第二电平的信号，所述第二扫描触发单元512的信号输出端输出第二电平的信号；
在步骤S712，第一信号线VD/S上的信号为第一电平，所述第二信号线VS/D上的信号为第二电平，第一时钟信号线CLKB上的时钟信号为第二电平，第一扫描触发单元511的信号输出端输出第一电平的信号，第二扫描触发单元512的信号输出端输出第二电平的信号；
在步骤S713，第一信号线VD/S上的信号为第一电平，第二信号线VS/D上的信号为第二电平，第一时钟信号线CLKB上的时钟信号为第一电平或第二电平，第一扫描触发单元511的信号输出端输出第一电平的信号，第二扫描触发单元512的信号输出端输出第一电平的信号；以及
在步骤S714，第一信号线VD/S上的信号为第一电平，第二信号线VS/D上的信号为第一电平，第一时钟信号线CLKB上的时钟信号为第二电平，第一扫描触发单元511的信号输出端输出第二电平的信号，第二扫描触发单元512的信号输出端输出第一电平的信号。
图8A示出了根据本公开实施例的栅极驱动电路在进行正向扫描时的驱动操作时序图。接下来，将结合图1、图4A～4C、图5A、图6、图7A、图8A来详细描述根据本公开实施例的栅极驱动电路的操作。
如图8A所示，对于与第一级SR相连的扫描触发单元，例如图5A中的第一扫描触发单元501，在第一时段t11，与第一信号线VD/S相连的第一信号输入端Input1和与第二信号线VS/D相连的第二信号输入端Input2均为低电平，第三晶体管T3和第四晶体管T4均处于关断状态，控制节点PC为低电位，第二晶体管T2关断。此时与第一时钟信号线CLKB相连的Clock为高电平，第一晶体管T1导通，信号输出端Output输出高电平的STV信号(第二有效信号)到第一级SR电路并对电容C1进行充电。由于此时第一信号线上的VD/S为低电平，尽管例如图1所示的第一级SR中的晶体管M1导通，但节点PU保持为低电位，因此晶体管M3关断，图1中的OUTPUT端不会输出高电平的有效信号。
在第二时段t21，第二信号线VS/D依然处于低电平，第二信号输入端Input2保持低电平。第四晶体管T4处于关断状态，而第一信号线VD/S变为高电平，第一信号输入端Input1变为高电平，第三晶体管T3导通从而向控制节点PC提供第一有效信号使得控制节点PC处于高电位，进而导通第二晶体管T2。此时Clock为低电平，第一晶体管T1关断。由于电容C1上存储有电荷，尽管输出端Output的电平耦合降低，输出到第一级SR电路的STV信号能够导通例如图1所示的晶体管M1。此时，由于第一信号线VD/S为高电平，PU点变为高电位，晶体管M3导通，CLK信号为高电平，OUTPUT端输出G[1]，开始扫描第i帧图像的第1行。之后电容C1开始放电。
电容C1被配置为使得能够保持信号输出端Output的第二有效信号STV持续预定时间。该预定时间为输入到时钟信号端的时钟信号CLK/CLKB的一个时钟周期。对于基于非晶硅a-Si的薄膜晶体管，可以将电容C1的大小设为1pF～10pF，对于基于低温多晶硅LTPS的薄膜晶体管，可以将电容C1的大小设为0.1pF～1pF，即可满足在第二时段t21，C1两端的电压仍能够使信号输出端Output端保持输出高电平STV信号。
在第三时段t31，第二信号线VS/D始终处于低电平，第四晶体管T4处于关断状态，第一信号线VD/S保持为高电平，第三晶体管T3导通使得控制节点PC处于高电位，进而第二晶体管T2导通。在第三时段t31期间，第一时钟线CLKB上的时钟信号在高电平和低电平之间交替变化。第一电容C1持续放电。即使CLKB为高电平时第一晶体管T1导通，也可以通过设计第一晶体管T1和第二晶体管T2的沟道的宽长比的比例，使得信号输出端Output保持输出低电平Vf(例如，VGL)，从而实现图8A所示的STV信号时序。此时第一电容C1两端均为低电平，不会导致误输出。例如，第一晶体管T1的沟道宽长比和第二晶体管T2的沟道宽长比的比例可以被设计为在1:6至1:3的范围内。
在第四时段t41，第二信号线VS/D始终低电平，第一信号线VD/S变为低电平，第三晶体管T3和第四晶体管T4均处于关断状态，控制节点PC为低电位使得第二晶体管T2关断。此时第一时钟线上的时钟信号CLKB为低电平，信号输出端Output仍保持输出低电平Vf。
之后进入下一个第一时段t12。应注意，以上以显示第i帧图像信号为例进行描述，i是大于等于2的整数。本领域技术人员可以理解，第i帧图像的显示过程可以包括上述第一时段t11～第四时段t41。其中第二时段t21～第三时段t31是正常显示时段，其中与传统栅极驱动电路相同，第二信号线VS/D保持低电平且第二信号线VD/S保持高电平。也就是说，根据本公开实施例，在第i帧图像的正常显示时序之前添加了上述第一时段t11，并在第i帧图像的正常显示时序之后添加了上述第四时段t41。根据本公开实施例，在一帧图像的正常显示时序前后各添加了持续时间为二分之一个时钟周期的时段，该时段中例如VS/D的第二信号线上的电压保持低电平而第一信号线上的电压VD/S变为低电平，由此在不改变例如图1所示的移位寄存器的电路结构情况下，就可以实现根据本公开实施例的栅极驱动电路的驱动。
此外，本领域技术人员可以理解，在图8A所示的时段t40与时段t41，时段t11与时段t12……，根据本公开实施例的扫描触发单元执行相同的操作。
类似地，对于与第N级SR的复位端相连的扫描触发单元，例如图5A中的第二扫描触发单元502，在时段t11，第二信号线VS/D和第一信号线VD/S均为低电平，此时与第二扫描触发单元502的Clock端相连的CLK为低电平。但由于电容C1上存储有电荷，信号输出端Output仍保持输出高电平信号到第N级SR电路的复位端RESET。之后电容C1开始放电。对于第N级SR电路，复位端RESET的高电平信号使得晶体管M2导通，将上拉节点PU拉低至VS/D低电位，从而关断晶体管M3，不再输出时钟信号CLK。同时，由于PU点被拉低，晶体管M6处于关断状态，不再对PD点放电。由于GCH为高电平，使得晶体管M5管导通，将输出OUTPUT拉低至VGL，从而实现第N级SR电路的复位。
在接下来的时段t21，第二信号线VS/D保持低电平使得第四晶体管T4处于关断状态，第一信号线VD/S变为高电平，第三晶体管T3导通使得控制节点PC处于高电位，进而导通晶体管T2。此时CLK为高电平，第一晶体管T1导通，此时电容C1两端均为低电平，可以通过设计第一晶体管T1和第二晶体管T2的沟道的宽长比的比例，使得信号输出端Output一直保持低电平Vf。例如，第一晶体管T1的沟道宽长比和第二晶体管T2的沟道宽长比的比例可以被设计为在1:6至1:3的范围内。
在下一时段t31，第二信号线VS/D保持低电平，第四晶体管T4处于关断状态，第一信号线VD/S保持为高电平，第三晶体管T3导通使得控制节点PC处于高电位，进而导通第二晶体管T2。此时段中，CLK信号在高电平和低电平之间交替变化，可以通过设计第一晶体管T1的沟道宽长比和第二晶体管T2的沟道宽长比的比例，使得信号输出端Output一直保持低电平Vf，从而实现图8A所示的RESET信号时序。例如，第一晶体管T1的沟道宽长比和第二晶体管T2的沟道宽长比的比例可以被设计为在1:6至1:3的范围内。
在时段t41，第二信号线VS/D为低电平，第一信号线VD/S变为低电平，第三晶体管T3和第四晶体管T4均处于关断状态，控制节点PC为低电位，第二晶体管T2关断。此时CLK为高电平，第一晶体管T1导通，从而信号输出端Output输出高电平的RESET信号到第N级SR电路的复位端RESET，同时对第一电容C1充电。对于例如图1所示的第N级SR电路，此时与第N级SR电路相连的时钟信号CLKB为低电平，因此图1中的OUTPUT端不会输出高电平信号。
图8B示出了根据本公开实施例的栅极驱动电路在进行反向扫描时的驱动操作时序图。图8B所示的操作时序图可以应用于图5B所示的栅极驱动电路。本领域技术人员可以理解，为了简明，下文省略了与图5A和图8A所示实施例中相同的描述。
如图8B所示，当进行反向扫描时，在第一时段t11，第一信号线VD/S上的信号为第一电平(例如低电平)，第二信号线VS/D上的信号为第一电平，第一时钟信号线CLK上的时钟信号为第二电平，第二时钟信号线CLKB上的时钟信号为第一电平，第一扫描触发单元511的信号输出端Output输出第二电平(例如高电平)的信号到第1级SR的复位端。第二扫描触发单元512的信号输出端输出第二电平的信号到第N级SR的STV端。
在第二时段t21，第一信号线VD/S上的信号保持第一电平，第二信号线VS/D上的信号变为第二电平，第一时钟信号线CLKB上的时钟信号为第二电平，第二时钟信号线CLK上的时钟信号为第一电平，第二扫描触发单元512的信号输出端Output输出第二电平的信号到STV端，第一扫描触发单元511的信号输出端Output输出第一电平的信号。
在第三时段t31，第一信号线VD/S上的信号保持第一电平，第二信号线VS/D上的信号为第二电平，第一时钟信号线CLKB上的时钟信号为第一电平或第二电平，第一扫描触发单元511和第二扫描触发单元512的信号输出端均输出第一电平的信号。
在第四时段t41，第一信号线VD/S上的信号保持第一电平，第二信号线VS/D上的信号为第一电平，第一时钟信号线CLKB上的时钟信号为第二电平，第二时钟信号线CLK上的时钟信号为第一电平，第一扫描触发单元511的信号输出端Output输出第二电平的信号，第二扫描触发单元512的信号输出端Output输出第一电平的信号。
图9示出了根据本公开实施例的显示装置的示意方框图。如图9所示，显示装置90可以包括根据本公开实施例的栅极驱动电路910。根据本公开实施例的显示装置90可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述的具体实施例，对本公开实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开实施例的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (7)

1.一种栅极驱动电路，包括：
第一扫描触发单元，所述第一扫描触发单元包括时钟信号端、第一信号输入端、固定电平信号端、第一输入电路、输出电路、第一保持电路和信号输出端；
N级移位寄存器，所述第一扫描触发单元的信号输出端与所述N级移位寄存器的STV信号端相连，N是大于等于2的整数；
第一信号线，所述第一扫描触发单元的第一信号输入端与所述第一信号线相连；以及
第一时钟信号线，所述第一扫描触发单元的时钟信号端与第一时钟信号线相连；
其中，所述第一输入电路分别与所述第一信号输入端和控制节点相连，所述第一输入电路被配置为根据所述第一信号输入端的信号向所述控制节点提供第一有效信号；
所述输出电路与所述固定电平端、所述时钟信号端和所述控制节点相连，所述输出电路被配置为根据所述控制节点的信号和所述时钟信号端的信号向所述信号输出端提供第二有效信号；以及
所述第一保持电路与所述固定电平信号端和所述信号输出端相连，所述第一保持电路被配置为保持所述信号输出端的第二有效信号持续预定时间。
2.根据权利要求1所述的栅极驱动电路，还包括第二时钟信号线和第二扫描触发单元；
所述第二扫描触发单元包括时钟信号端、第二信号输入端、固定电平信号端、第二输入电路、输出电路、第二保持电路和信号输出端，
其中，第二扫描触发单元的第二输入电路分别与所述第二信号输入端和第二扫描触发单元的控制节点相连，第二输入电路被配置为根据所述第二信号输入端的信号向第二扫描触发单元的控制节点提供第三有效信号；
所述第二扫描触发单元的输出电路与所述第二扫描触发单元的固定电平端、所述时钟信号端和所述控制节点相连，所述第二扫描触发单元的输出电路被配置为根据所述第二扫描触发单元的控制节点的信号和所述时钟信号端的信号向所述第二扫描触发单元的信号输出端提供第四有效信号；以及
所述第二保持电路与所述第二扫描触发单元的固定电平信号端和所述信号输出端相连，所述第二保持电路被配置为保持第二扫描触发单元的所述信号输出端的第三有效信号持续预定时间；
所述第二扫描触发单元的信号输出端与第N级移位寄存器的复位端相连，其中所述第二扫描触发单元的第二信号输入端与所述第一信号线相连，所述第二扫描触发单元的时钟信号端与第二时钟信号线相连，第一时钟信号线上的时钟信号与第二时钟信号线上的时钟信号反相。
3.一种栅极驱动电路，包括：
第一扫描触发单元；第二扫描触发单元；
N级移位寄存器，所述第一扫描触发单元的信号输出端与所述N级移位寄存器的STV信号端相连，所述第二扫描触发单元的信号输出端与第N级移位寄存器的复位端相连，N是大于等于2的整数；
第一信号线和第二信号线，所述第一扫描触发单元的第一信号输入端与所述第一信号线相连，所述第一扫描触发单元的第二信号输入端与所述第二信号线相连，所述第二扫描触发单元的第一信号输入端与所述第一信号线相连，所述第二扫描触发单元的第二信号输入端与所述第二信号线相连；以及
第一时钟信号线和第二时钟信号线，第一时钟信号线上的时钟信号与第二时钟信号线上的时钟信号反相，其中所述第一扫描触发单元的时钟信号端与第一时钟信号线相连以及所述第二扫描触发单元的时钟信号端与第二时钟信号线相连；
其中，第一扫描触发单元和第二扫描触发单元各自包括：时钟信号端、第一信号输入端、第二信号输入端、固定电平信号端、第一输入电路、第二输入电路、输出电路、第一保持电路、第二保持电路和信号输出端；
其中，所述第一输入电路分别与所述第一信号输入端和控制节点相连，所述第一输入电路被配置为根据所述第一信号输入端的信号向所述控制节点提供第一有效信号；
所述输出电路与所述固定电平端、所述时钟信号端和所述控制节点相连，所述输出电路被配置为根据所述控制节点的信号和所述时钟信号端的信号向所述信号输出端提供第二有效信号；以及
所述第一保持电路与所述固定电平信号端和所述信号输出端相连，所述第一保持电路被配置为保持所述信号输出端的第二有效信号持续预定时间；
所述第二输入电路分别与所述第二信号输入端和控制节点相连，所述第二输入电路被配置为根据所述第二信号输入端的信号向所述控制节点提供第三有效信号。
4.一种显示装置，包括如权利要求1或2所述的栅极驱动电路。
5.一种显示装置，包括如权利要求3所述的栅极驱动电路。
6.一种如权利要求2所述的栅极驱动电路的驱动方法，包括：
在第一时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第二电平，所述第一扫描触发单元的信号输出端输出第二电平的信号，所述第二扫描触发单元的信号输出端输出第二电平的信号；
在第二时段，所述第一信号线上的信号为第二电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第一电平，所述第一扫描触发单元的信号输出端输出第二电平的信号，所述第二扫描触发单元的信号输出端输出第一电平的信号；
在第三时段，所述第一信号线上的信号为第二电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第一电平或第二电平，所述第一扫描触发单元的信号输出端输出第一电平的信号，所述第二扫描触发单元的信号输出端输出第一电平的信号；以及
在第四时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第一电平，所述第一扫描触发单元的信号输出端输出第一电平的信号，所述第二扫描触发单元的信号输出端输出第二电平的信号。
7.一种如权利要求3所述的栅极驱动电路的驱动方法，包括：
在第一时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第一电平，所述第一扫描触发单元的信号输出端输出第二电平的信号，所述第二扫描触发单元的信号输出端输出第二电平的信号；
在第二时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第二电平，所述第一时钟信号线上的时钟信号为第二电平，所述第一扫描触发单元的信号输出端输出第一电平的信号，所述第二扫描触发单元的信号输出端输出第二电平的信号；
在第三时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第二电平，所述第一时钟信号线上的时钟信号为第一电平或第二电平，所述第一扫描触发单元的信号输出端输出第一电平的信号，所述第二扫描触发单元的信号输出端输出第一电平的信号；以及
在第四时段，所述第一信号线上的信号为第一电平，所述第二信号线上的信号为第一电平，所述第一时钟信号线上的时钟信号为第二电平，所述第一扫描触发单元的信号输出端输出第二电平的信号，所述第二扫描触发单元的信号输出端输出第一电平的信号。
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