[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN107346743B - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN107346743B
CN107346743B CN201610297864.3A CN201610297864A CN107346743B CN 107346743 B CN107346743 B CN 107346743B CN 201610297864 A CN201610297864 A CN 201610297864A CN 107346743 B CN107346743 B CN 107346743B
Authority
CN
China
Prior art keywords
layer
passivation layer
bottom passivation
substrate
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610297864.3A
Other languages
English (en)
Other versions
CN107346743A (zh
Inventor
王晓东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610297864.3A priority Critical patent/CN107346743B/zh
Publication of CN107346743A publication Critical patent/CN107346743A/zh
Application granted granted Critical
Publication of CN107346743B publication Critical patent/CN107346743B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构及其制造方法，所述方法包括：提供基底；在基底上形成具有第一开口的顶层金属层；形成位于第一开口底部基底上的第一底层钝化层、位于顶层金属层上且与第一底层钝化层分立的第二底层钝化层；形成覆盖顶层金属层、第一底层钝化层和第二底层钝化层的导电层，导电层具有第二开口，第二开口侧壁与第一底层钝化层侧壁齐平；在第二开口底部、侧壁和部分导电层上形成顶层钝化层。本发明通过形成第一底层钝化层和第二底层钝化层，使导电层中第二开口的侧壁与第一底层钝化层的侧壁齐平，因此，第一底层钝化层的顶部拐角区域，导电层无拐角存在，从而减小顶部拐角区域顶层钝化层因承受过大的应力而断裂的问题。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
在半导体结构制造过程中，半导体结构表面的钝化是关键技术之一。通过在半导体结构表面形成钝化层，可以减少半导体结构内部氧化层中的各种电荷，增强半导体结构对离子沾污的阻挡能力，保护半导体结构的内部器件的互连以及半导体结构表面的电特性，防止半导体结构的器件受到机械损伤或化学损伤。
但是，现有技术钝化层的形成质量较差。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，提高钝化层的形成质量。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底；在所述基底上形成顶层金属层；在所述顶层金属层中形成露出所述基底的第一开口；形成位于所述第一开口底部基底上的第一底层钝化层，以及位于所述顶层金属层上且与所述第一底层钝化层分立的第二底层钝化层；形成覆盖所述顶层金属层、第一底层钝化层和第二底层钝化层的导电层；在所述导电层中形成第二开口，所述第二开口暴露出所述第一底层钝化层，且所述第二开口的侧壁与所述第一底层钝化层的侧壁齐平；在所述第二开口底部、侧壁和部分导电层上形成顶层钝化层。
可选的，形成第一底层钝化层的步骤中，所述第一底层钝化层仅覆盖所述第一开口底部基底，或者，所述第一底层钝化层覆盖所述第一开口底部基底，还覆盖所述第一开口两侧的部分顶层金属层。
可选的，所述第一底层钝化层和相邻第二底层钝化层的间距为0.5μm至1μm。
可选的，所述导电层的厚度为0.9μm至3μm。
可选的，形成所述导电层的工艺为物理气相沉积工艺。
可选的，在所述导电层中形成第二开口的步骤包括：在所述导电层上形成图形层，所述图形层内具有露出所述导电层的第三开口，且所述第三开口的侧壁与所述第一底层钝化层的侧壁齐平；以所述图形层为掩膜，采用等离子体干法刻蚀工艺，沿所述第三开口刻蚀去除所述导电层，直至露出所述第一底层钝化层，在所述导电层中形成第二开口；去除所述图形层。
可选的，所述导电层的材料为铝、铜或铝铜合金。
可选的，形成第一底层钝化层的步骤中，所述第一底层钝化层包括依次位于所述基底上的氮化硅层、氧化硅层以及氮氧化硅层。
可选的，所述顶层钝化层包括氧化硅层，以及位于所述氧化硅层上的氮化硅层。
可选的，所述顶层金属层的材料为铝、铜或铝铜合金。
相应的，本发明还提供一种半导体结构，包括：基底；顶层金属层，位于所述基底上，所述顶层金属层暴露出部分所述基底；第一底层钝化层，位于所述顶层金属层暴露出的基底上；第二底层钝化层，位于所述顶层金属层上且与所述第一底层钝化层分立；导电层，覆盖所述顶层金属层和第二底层钝化层，所述导电层内具有开口，所述开口暴露出所述第一底层钝化层，且所述开口的侧壁与所述第一底层钝化层的侧壁齐平；顶层钝化层，位于所述开口底部、侧壁和部分导电层上。
可选的，所述第一底层钝化层仅位于所述顶层金属层暴露出的基底上，或者，所述第一底层钝化层位于所述顶层金属层暴露出的基底上，还位于部分顶层金属层上。
可选的，所述第一底层钝化层和相邻第二底层钝化层的间距为0.5μm至1μm。
可选的，所述导电层的厚度为0.9μm至3μm。
可选的，所述导电层的材料为铝、铜或铝铜合金。
可选的，所述第一底层钝化层包括依次位于所述基底上的氮化硅层、氧化硅层以及氮氧化硅层。
可选的，所述顶层钝化层包括氧化硅层，以及位于所述氧化硅层上的氮化硅层。
可选的，所述顶层金属层的材料为铝、铜或铝铜合金。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在顶层金属层中形成露出基底的第一开口后，形成位于所述第一开口底部基底上的第一底层钝化层，以及位于所述顶层金属层上且与所述第一底层钝化层分立的第二底层钝化层；在所述导电层中形成第二开口时，所述第二开口的侧壁与所述第一底层钝化层的侧壁齐平，形成导电层时所述导电层可以填充在第一底层钝化层和第二钝化层之间的空隙中，且与第一底层钝化层和第二底层钝化层之间的顶层金属层相接触，因此，所述第一底层钝化层的顶部拐角区域位置处，所述导电层无拐角存在，所述导电层的侧壁与所述第一底层钝化层和顶层钝化层均为平面接触；与侧壁带有拐角的导电层方案相比，所述第一底层钝化层的顶部拐角区域位置处，所述导电层的应力较小，相应地，所述位置处所述顶层钝化层承受的应力较小，从而可以减小所述区域顶层钝化层因承受过大应力而断裂的问题，进而可以提高所述顶层钝化层的形成质量。
附图说明
图1至图5是现有技术半导体结构的制造方法一实施例中各步骤对应结构示意图；
图6是现有技术半导体结构一实施例的电镜图；
图7至图14是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图；
图15是本发明半导体结构一实施例的结构示意图；
图16是本发明半导体结构另一实施例的结构示意图。
具体实施方式
现有技术钝化层的形成质量较差，结合现有技术半导体结构的制造方法分析其原因。结合参考图1至图5，示出了现有技术半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图1，提供基底100，在所述基底100表面形成顶层金属层110，在所述顶层金属层110中形成暴露出所述基底100的第一开口111。
参考图2，在所述第一开口111底部的基底100上形成底层钝化层121，所述底层钝化层121还覆盖所述第一开口111两侧的部分顶层金属层110。
参考图3，形成覆盖所述顶层金属层110和底层钝化层121的导电膜130。
参考图4，图形化所述导电膜130(如图3所示)，在所述导电膜130中形成露出所述底层钝化层121的第二开口132，图形化后的导电膜130为导电层131。
参考图5，形成覆盖所述第二开口132底部、侧壁和所述导电层131的部分顶部表面的顶层钝化层141。
所述顶层钝化层141用于保护所述导电层131以及半导体结构内部器件的互连，还用于暴露出部分所述导电层131，以实现所述导电层131与外部电路的连接。
但是，所述顶层钝化层141的形成质量较差。具体地，结合参考图5和图6，其中，图6是所述半导体结构的电镜图。所述导电层131为金属材料层，所述导电层131内具有应力；随着集成电路特征尺寸的持续减小，所述导电层131之间的间距(即所述第二开口132的开口尺寸)越来越小，相应地，所述导电层131内的应力也越大；此外，经研究发现，所述导电层131内的应力分布中，在导电层131侧壁的拐角处(图5所示区域A)的应力最大，所述导电层131拐角的一面与底层钝化层121相接触另一面与顶层钝化层141相接触，区域A的应力最大。且所述导电层131的厚度越大，区域A的应力也越大。因此，如图6所示，区域A附近的顶层钝化层141容易因承受过大的应力而发生断裂。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供基底；在所述基底上形成顶层金属层；在所述顶层金属层中形成露出所述基底的第一开口；形成位于所述第一开口底部基底上的第一底层钝化层，以及位于所述顶层金属层上且与所述第一底层钝化层分立的第二底层钝化层；形成覆盖所述顶层金属层、第一底层钝化层和第二底层钝化层的导电层；在所述导电层中形成第二开口，所述第二开口暴露出所述第一底层钝化层，且所述第二开口的侧壁与所述第一底层钝化层的侧壁齐平；在所述第二开口底部、侧壁和部分导电层上形成顶层钝化层。
本发明在顶层金属层中形成露出基底的第一开口后，形成位于所述第一开口底部基底上的第一底层钝化层，以及位于所述顶层金属层上且与所述第一底层钝化层分立的第二底层钝化层；在所述导电层中形成第二开口时，所述第二开口的侧壁与所述第一底层钝化层的侧壁齐平，形成导电层时所述导电层可以填充在第一底层钝化层和第二钝化层之间的空隙中，且与第一底层钝化层和第二底层钝化层之间的顶层金属层相接触，因此，所述第一底层钝化层的顶部拐角区域位置处，所述导电层无拐角存在，所述导电层的侧壁与所述第一底层钝化层和顶层钝化层均为平面接触；与侧壁带有拐角的导电层方案相比，所述第一底层钝化层的顶部拐角区域位置处，所述导电层的应力较小，相应地，所述位置处所述顶层钝化层承受的应力较小，从而可以减小所述区域顶层钝化层因承受过大应力而断裂的问题，进而可以提高所述顶层钝化层的形成质量。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图14是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图7，提供基底200。
所述基底200包括衬底(图未示)。本实施例中，所述衬底为硅衬底，所述基底200内形成有器件结构(图未示)。
在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
参考图8，在所述基底200上形成顶层金属层210。
所述顶层金属层210用于在后续工艺中与导电层相接触，从而实现与外部电路的连接。
本实施例中，所述顶层金属层210的材料为铜。在其他实施例中，所述顶层金属层210的材料还可以为铝或铝铜合金等导电材料。
参考图9，在所述顶层金属层210中形成露出所述基底200的第一开口211。
所述第一开口211为后续形成底层钝化层提供空间位置。
具体地，形成所述第一开口211的步骤包括：在所述顶层金属层210上形成光刻胶层(图未示)，所述光刻胶层中定义有第一开口图形；以所述光刻胶层为掩膜，刻蚀所述顶层金属层210，直至露出所述基底200，在所述顶层金属层210中形成露出所述基底200的第一开口211；去除所述光刻胶层。
结合参考图10和图11，形成位于所述第一开口211(如图9所示)底部基底200上的第一底层钝化层221(如图11所示)，以及位于所述顶层金属层210上且与所述第一底层钝化层221分立的第二底层钝化层222(如图11所示)。
所述第一底层钝化层221和第二底层钝化层222用于定义与外部电路连接的顶层金属层210的区域，所述第一底层钝化层221和第二底层钝化层222暴露出的顶层金属层210，在后续工艺中与导电层相接触，从而实现半导体器件内部电连接以及所述导电层与外部电路的连接。
具体地，形成所述第一底层钝化层221和第二底层钝化层222的步骤包括：形成覆盖所述基底200和顶层金属层210的底层钝化膜220(如图10所示)；图形化所述底层钝化膜220，形成相互分立的第一底层钝化层221和第二底层钝化层222，其中，所述第一底层钝化层221位于所述第一开口211底部的基底200上，所述第二底层钝化层222位于所述顶层金属层210上。
本实施例中，所述第一底层钝化层221的顶部尺寸L等于所述第一开口211(如图9所示)的尺寸，也就是说，所述第一底层钝化层221填充于所述第一开口211中且仅覆盖所述第一开口211底部的基底200。
需要说明的是，在另一实施例中，所述第一底层钝化层的顶部尺寸大于所述第一开口的尺寸，也就是说，所述第一底层钝化层填充于所述第一开口中且覆盖所述第一开口底部的基底，所述第一底层钝化层还覆盖所述第一开口两侧的部分顶层金属层。
需要说明的是，所述第一底层钝化层221与相邻第二底层钝化层222的间距M(如图9所示)不宜过大，也不宜过小。如果所述间距M过小，容易导致后续在相邻所述第一底层钝化层221和第二底层钝化层222之间形成导电层的空间变小，从而对导电层的形成质量造成不良影响；此外，后续形成导电层后，所述导电层顶部具有台阶，所述台阶的形貌对后续工艺制程具有影响，而所述台阶的形貌受到所述间距M的影响，为此，所述间距M还不宜过大。本实施例中，所述第一底层钝化层221与相邻第二底层钝化层222的间距M为0.5μm至1μm。
本实施例中，所述第一底层钝化层221与第二底层钝化层222为叠层结构，包括依次位于所述基底200上的氮化硅层、氧化硅层以及氮氧化硅层。
在另一实施例中，所述第一底层钝化层与第二底层钝化层包括依次位于所述基底上的第一氮化硅层、氧化硅层以及第二氮化硅层。
参考图12，形成覆盖所述顶层金属层210、第一底层钝化层221和第二底层钝化层222的导电层230。
所述导电层230与所述顶层金属层210相接触，用于实现半导体器件与外部电路的连接。
本实施例中，所述导电层230的材料为铝。在其他实施例中，所述导电层的材料还可以为铜或铝铜合金等导电材料。
本实施例中，形成所述导电层230的工艺为物理气相沉积工艺；物理气相沉积工艺形成的导电层230具有较好的填充效果，可以在第一底层钝化层221和第二底层钝化层222之间的空隙中填充导电层材料。
需要说明的是，所述导电层230的厚度不宜过厚，也不宜过薄。如果所述导电层230的厚度过薄，形成的导电层230对所述第二底层钝化层222的覆盖效果不佳，容易导致所述第二底层钝化层222暴露在外；如果所述导电层230的厚度过厚，容易导致在所述第一底层钝化层221和第二底层钝化层222之间空隙中的填充效果变差，从而导致所述导电层230中具有孔缺陷。为此，本实施例中，所述导电层230的厚度为0.9μm至3μm。
参考图13，在所述导电层230中形成第二开口232，所述第二开口232暴露出所述第一底层钝化层221，且所述第二开口232的侧壁与所述第一底层钝化层221的侧壁齐平。
所述第二开口232为后续形成顶层钝化层提供空间位置。
具体地，在所述导电层230中形成第二开口232的步骤包括：在所述导电层230表面形成图形层(图未示)，所述图形层内具有露出所述导电层230的第三开口(图未示)，且所述第三开口的侧壁与所述第一底层钝化层221的侧壁齐平；以所述图形层为掩膜，采用等离子体干法刻蚀工艺，沿所述第三开口刻蚀去除所述导电层230，直至露出所述第一底层钝化层221，在所述导电层230中形成第二开口232。
需要说明的是，本实施例中，所述第二开口232的侧壁与所述第一底层钝化层221的侧壁齐平。因此，在所述第一底层钝化层221的顶部拐角区域B(如图13所示)位置处，所述导电层230的侧壁无拐角存在。
还需要说明的是，所述导电层230内具有应力，且在所述导电层230的应力分布中，拐角区域的应力最大，且导电层230的厚度越大，所述拐角区域的应力也越大。本实施例中，由于所述第一底层钝化层221的顶部拐角区域B位置处，所述导电层230的侧壁无拐角存在，所述导电层230的侧壁与所述第一底层钝化层221为平面接触，因此，与拐角接触的技术相比，本实施例中所述顶部拐角区域B的导电层230内的应力较小。
参考图14，在所述第二开口232底部、侧壁和部分导电层230上形成顶层钝化层241。
所述顶层钝化层241用于保护所述导电层230以及所述半导体结构表面，减少半导体结构内部氧化层中的各种电荷，增强半导体结构对离子沾污的阻挡能力，保护半导体结构的内部器件的互连以及半导体结构表面的电特性，还可以防止半导体结构的器件受到机械损伤或化学损伤；此外，所述顶层钝化层241还用于暴露出部分所述导电层230，以实现所述导电层230与外部电路的连接。
本实施例中，所述顶层钝化层241为叠层结构，包括：氧化硅层，以及位于所述氧化硅层上的氮化硅层。其他实施例中，所述顶层钝化层还可以为单层结构，包括氧化硅层或氮化硅层。
需要说明的是，由于所述第一底层钝化层221的顶部拐角区域B位置处，所述导电层230无拐角存在，相应的，顶部拐角区域B的导电层230内的应力较小，从而可以避免顶部拐角区域B的顶层钝化层241因承受过大的应力而发生断裂，进而可以提高所述顶层钝化层241的形成质量。
参考图15，相应的，本发明还提供一种半导体结构，包括：
基底300；
顶层金属层310，位于所述基底300上，所述顶层金属层310暴露出部分所述基底300；
第一底层钝化层321，位于所述顶层金属层310暴露出的基底300上；
第二底层钝化层322，位于所述顶层金属层310上且与所述第一底层钝化层321分立；
导电层330，覆盖所述顶层金属层310和第二底层钝化层322，所述导电层330内具有开口332，所述开口332暴露出所述第一底层钝化层321，且所述开口332的侧壁与所述第一底层钝化层321的侧壁齐平；
顶层钝化层341，位于所述开口332底部、侧壁和部分导电层330上。
所述基底300包括衬底(图未示)。本实施例中，所述衬底为硅衬底，所述基底300内形成有器件结构(图未示)。
在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述顶层金属层310的材料为铜。在其他实施例中，所述顶层金属层310的材料还可以为铝或铝铜合金等导电材料。
所述第一底层钝化层321和第二底层钝化层322用于定义与外部电路连接的顶层金属层310的区域，所述第一底层钝化层321和第二底层钝化层322暴露出的顶层金属层310，用于与所述导电层330相接触，从而实现半导体器件内部电连接以及所述导电层330与外部电路的连接。
本实施例中，所述第一底层钝化层321仅位于所述顶层金属层310暴露出的基底300上。
需要说明的是，在另一实施例中，所述第一底层钝化层位于所述顶层金属层暴露出的基底上，还位于部分顶层金属层上。
需要说明的是，所述第一底层钝化层321和相邻第二底层钝化层322的间距不宜过大，也不宜过小。如果所述间距过小，容易对位于所述第一底层钝化层321和相邻第二底层钝化层322之间的导电层330的形成质量造成不良影响；此外，所述导电层330顶部具有台阶，所述台阶的形貌对金属工艺制程具有影响，而所述台阶的形貌受到所述间距的影响，为此，所述间距还不宜过大。本实施例中，所述第一底层钝化层321和相邻第二底层钝化层322的间距为0.5μm至1μm。
本实施例中，第一底层钝化层321和第二底层钝化层322为叠层结构，包括依次位于所述基底300上的氮化硅层、氧化硅层以及氮氧化硅层。
在另一实施例中，所述第一底层钝化层与第二底层钝化层包括依次位于所述基底上的第一氮化硅层、氧化硅层以及第二氮化硅层。
本实施例中，所述导电层330与所述顶层金属层310相接触，用于实现半导体器件与外部电路的连接。
本实施例中，所述导电层330的材料为铝。在其他实施例中，所述导电层330的材料还可以为铜或铝铜合金等导电材料。
需要说明的是，所述导电层330的厚度不宜过厚，也不宜过薄。如果所述导电层330的厚度过薄，所述导电层330对所述第二底层钝化层322的覆盖效果不佳，容易导致所述第二底层钝化层322暴露在外；如果所述导电层330的厚度过厚，容易导致在第一底层钝化层321和第二底层钝化层322之间空隙中的导电层330内具有孔缺陷。为此，本实施例中，所述导电层330的厚度为0.9μm至3μm。
所述顶层钝化层341用于保护所述导电层330以及所述半导体结构表面，减少半导体结构内部氧化层中的各种电荷，增强半导体结构对离子沾污的阻挡能力，保护半导体结构的内部器件的互连以及半导体结构表面的电特性，还可以防止半导体结构的器件受到机械损伤或化学损伤；此外，所述顶层钝化层241还用于暴露出部分所述导电层330，以实现所述导电层330与外部电路的连接。
本实施例中，所述顶层钝化层341为叠层结构，包括：氧化硅层，以及位于所述氧化硅层上的氮化硅层。其他实施例中，所述顶层钝化层还可以为单层结构，包括氧化硅层或氮化硅层。
本实施例中，所述开口332的侧壁与所述第一底层钝化层321的侧壁齐平，且所述导电层330与所述第一底层钝化层321与相邻第二底层钝化层322之间的顶层金属层310相接触。因此，在所述第一底层钝化层321的顶部拐角区域C位置处，所述导电层330无拐角存在，所述导电层330的侧壁与所述第一底层钝化层321和顶层钝化层341均为平面接触；与侧壁带有拐角的导电层方案相比，顶部拐角区域C的导电层330内的应力较小，相应地，所述位置处所述顶层钝化层341承受的应力较小，从而可以减小所述区域顶层钝化层341因承受过大应力而断裂的问题，进而可以提高所述顶层钝化层341的形成质量。
参考图16，示出了本发明半导体结构另一实施例的结构示意图。
本实施例中，所述半导体结构与前述实施例所述的半导体结构的区别仅在于：所述第一底层钝化层421位于所述顶层金属层410暴露出的基底400上，还位于部分顶层金属层410上。
具体可参考前述实施例半导体结构的描述，在此不再赘述。
所述第一底层钝化层421还位于部分顶层金属层410上，从而可以提高所述第一底层钝化层421的形成质量，以及与所述顶层金属层410的结合效果，减小了所述第一底层钝化层421发生脱落的问题，进而可以改善半导体器件的电学性能和可靠性性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
在所述基底上形成顶层金属层；
在所述顶层金属层中形成露出所述基底的第一开口；
形成位于所述第一开口底部的基底上的第一底层钝化层，以及位于所述顶层金属层上且与所述第一底层钝化层分立的第二底层钝化层；
形成覆盖所述顶层金属层、第一底层钝化层和第二底层钝化层的导电层；
在所述导电层中形成第二开口，所述第二开口暴露出所述第一底层钝化层，且所述第二开口的侧壁与所述第一底层钝化层的侧壁齐平；
在所述第二开口底部、侧壁和部分导电层上形成顶层钝化层。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，形成第一底层钝化层的步骤中，所述第一底层钝化层仅覆盖所述第一开口底部的基底，或者，所述第一底层钝化层覆盖所述第一开口底部的基底，还覆盖所述第一开口两侧的部分顶层金属层。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一底层钝化层和相邻第二底层钝化层的间距为0.5μm至1μm。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述导电层的厚度为0.9μm至3μm。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述导电层的工艺为物理气相沉积工艺。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述导电层中形成第二开口的步骤包括：在所述导电层上形成图形层，所述图形层内具有露出所述导电层的第三开口，且所述第三开口的侧壁与所述第一底层钝化层的侧壁齐平；
以所述图形层为掩膜，采用等离子体干法刻蚀工艺，沿所述第三开口刻蚀去除所述导电层，直至露出所述第一底层钝化层，在所述导电层中形成第二开口；
去除所述图形层。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，所述导电层的材料为铝、铜或铝铜合金。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，形成第一底层钝化层的步骤中，所述第一底层钝化层包括依次位于所述基底上的氮化硅层、氧化硅层以及氮氧化硅层。
9.如权利要求1所述的半导体结构的制造方法，其特征在于，所述顶层钝化层包括氧化硅层，以及位于所述氧化硅层上的氮化硅层。
10.如权利要求1所述的半导体结构的制造方法，其特征在于，所述顶层金属层的材料为铝、铜或铝铜合金。
11.一种半导体结构，其特征在于，包括：
基底；
顶层金属层，位于所述基底上，所述顶层金属层暴露出部分所述基底；
第一底层钝化层，位于所述顶层金属层暴露出的基底上；
第二底层钝化层，位于所述顶层金属层上且与所述第一底层钝化层分立；
导电层，覆盖所述顶层金属层和第二底层钝化层，所述导电层内具有开口，所述开口暴露出所述第一底层钝化层，且所述开口的侧壁与所述第一底层钝化层的侧壁齐平；
顶层钝化层，位于所述开口底部、侧壁和部分导电层上。
12.如权利要求11所述的半导体结构，其特征在于，所述第一底层钝化层仅位于所述顶层金属层暴露出的基底上，或者，所述第一底层钝化层位于所述顶层金属层暴露出的基底上，还位于部分顶层金属层上。
13.如权利要求11所述的半导体结构，其特征在于，所述第一底层钝化层和相邻第二底层钝化层的间距为0.5μm至1μm。
14.如权利要求11所述的半导体结构，其特征在于，所述导电层的厚度为0.9μm至3μm。
15.如权利要求11所述的半导体结构，其特征在于，所述导电层的材料为铝、铜或铝铜合金。
16.如权利要求11所述的半导体结构，其特征在于，所述第一底层钝化层包括依次位于所述基底上的氮化硅层、氧化硅层以及氮氧化硅层。
17.如权利要求11所述的半导体结构，其特征在于，所述顶层钝化层包括氧化硅层，以及位于所述氧化硅层上的氮化硅层。
18.如权利要求11所述的半导体结构，其特征在于，所述顶层金属层的材料为铝、铜或铝铜合金。
CN201610297864.3A 2016-05-06 2016-05-06 半导体结构及其制造方法 Active CN107346743B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610297864.3A CN107346743B (zh) 2016-05-06 2016-05-06 半导体结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610297864.3A CN107346743B (zh) 2016-05-06 2016-05-06 半导体结构及其制造方法

Publications (2)

Publication Number Publication Date
CN107346743A CN107346743A (zh) 2017-11-14
CN107346743B true CN107346743B (zh) 2019-09-27

Family

ID=60253617

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610297864.3A Active CN107346743B (zh) 2016-05-06 2016-05-06 半导体结构及其制造方法

Country Status (1)

Country Link
CN (1) CN107346743B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109613518B (zh) * 2018-12-24 2020-08-25 国科光芯(海宁)科技股份有限公司 一种光束成像装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1474438A (zh) * 2002-08-06 2004-02-11 台湾积体电路制造股份有限公司 金属层间介电结构
CN1965397A (zh) * 2004-06-08 2007-05-16 皇家飞利浦电子股份有限公司 减少低k旋涂介电膜中的裂纹

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178980B2 (en) * 2008-02-05 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure
JP2009200067A (ja) * 2008-02-19 2009-09-03 Panasonic Corp 半導体チップおよび半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1474438A (zh) * 2002-08-06 2004-02-11 台湾积体电路制造股份有限公司 金属层间介电结构
CN1965397A (zh) * 2004-06-08 2007-05-16 皇家飞利浦电子股份有限公司 减少低k旋涂介电膜中的裂纹

Also Published As

Publication number Publication date
CN107346743A (zh) 2017-11-14

Similar Documents

Publication Publication Date Title
TWI603382B (zh) 形成導孔的方法
US10943853B2 (en) Semiconductor device and manufacturing method thereof
US7919834B2 (en) Edge seal for thru-silicon-via technology
JP5101575B2 (ja) 半導体装置およびその製造方法
US10147805B2 (en) Structure and formation method of semiconductor device structure with a dummy fin structure
US20200075482A1 (en) Semiconductor device and manufacturing method thereof
TW202038403A (zh) 絕緣體上覆矽結構、半導體結構及其製造方法
US20220246567A1 (en) Upper conductive structure having multilayer stack to decrease fabrication costs and increase performance
CN109216363B (zh) 存储器结构及其制造方法
CN107346743B (zh) 半导体结构及其制造方法
TWI620290B (zh) 導電墊結構及其製作方法
US20230402288A1 (en) Method of removing step height on gate structure
CN107731730B (zh) 半导体结构的形成方法
TWI415221B (zh) 使用襯墊層以防止金屬導線受到傷害之方法
US20180331044A1 (en) Semiconductor device and fabrication method thereof
TWI717173B (zh) 記憶體裝置及其製造方法
CN112582364A (zh) 焊盘结构及其形成方法、半导体器件及其形成方法
US11973046B2 (en) Semiconductor structure and method for preparing the same
TWI512894B (zh) 金屬內連線結構及其製程
US20240266216A1 (en) Metal structures with seams
JP2019121776A (ja) バンプ構造を有する半導体装置の製造方法
US20230389297A1 (en) Semiconductor structure and method for forming the same
US20220384312A1 (en) Semiconductor structure and manufacturing method thereof
CN210272338U (zh) 焊盘结构及半导体器件
US8691690B2 (en) Contact formation method incorporating preventative etch step reducing interlayer dielectric material flake defects

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant