CN107301976A - 半导体存储器及其制造方法 - Google Patents

Abstract

本发明提供一种半导体存储器及其制造方法，包括：半导体衬底，形成有多个内存数组结构中的第一焊盘以及内存数组结构之外且位于所述第一焊盘外周的若干第二焊盘；双面电容器阵列，形成于所述第一焊盘上，所述双面电容器包括双U型的第一导电层及第二导电层、电容介质以及第三导电层；及支架筒，形成于所述第二焊盘上，所述支架筒包括无电性功能的虚置孔。本发明以多重图案方法以及边界工艺强化的支撑架结构，制造出六方阵列排布的双U型下电极的双面电容器，具有较大的高度与宽度比，可有效提高单位面积下的电容值。

Description

半导体存储器及其制造方法

技术领域

本发明属于半导体器件及制造领域，特别是涉及一种半导体存储器及其制造方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管11；晶体管11的栅极与字线13相连、漏极与位线12相连、源极与电容器10相连；字线13上的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数据信息，或者通过位线12将数据信息写入到电容器10中进行存储，如图1所示。

现有的动态随机存储器中的电容器多为单面电容器结构，严重限制了单位面积内电容值的提高。

另外，现有的电容阵列对边际的处理通常采用矩形窗口22的掩蔽层20，如图2所示，这种矩形窗口的掩蔽层通常会从位于边际的若干电容器21的位置穿过，从而导致这些位于边际的若干电容器的部分缺失，大大降低了电容器阵列的整体性能，并且影响了后续电容器与其它芯片进行金属连接及封装应用的稳定性。

鉴于以上所述，提供一种具有良好的机械稳定结构、并可有效提高电容器与其它芯片进行金属连接及封装应用的稳定性的半导体存储器及其制造方法实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器及其制造方法，以实现一种双U形下电极具有良好的机械稳定结构、并可有效提高电容器与其它芯片进行金属连接及封装应用的稳定性的半导体存储器及其制造方法。

为实现上述目的及其他相关目的，本发明提供一种半导体存储器的制造方法，包括：1)提供一半导体衬底，所述衬底上形成有多个在内存数组结构中的第一焊盘、以及排除在所述内存数组结构之外且位于所述第一焊盘外周的若干第二焊盘；2)于所述衬底上形成交替层叠的介质层及支撑层；3)于所述介质层上形成第一掩膜以及第二掩膜，所述第一掩膜用于刻蚀所述介质层以形成与所述第一焊盘对应的电容孔以及与所述第二焊盘对应的虚置孔，所述第二掩膜用于掩蔽位于所述电容孔及所述虚置孔之外的外围区域，且所述第二掩膜的边缘沿着距离最靠近的电容孔或虚置孔的一预设间距弯曲；4)基于所述第一掩膜及所述第二掩膜于所述介质层中刻蚀出直至所述第一焊盘的电容孔及直至所述第二焊盘的虚置孔；5)于所述电容孔內及所述虚置孔內形成第一导电层与第二导电层；6)形成多个开口，所述开口暴露所述电容孔内的部分所述介质层及部分所述牺牲间隔层，藉由所述开口进行湿法腐蚀去除所述介质层及所述牺牲间隔层，所述开口相对偏离所述虚置孔；及7)对应于所述电容孔位置，形成覆盖所述第一导电层及第二导电层内表面及外表面的电容介质，并形成覆盖所述电容介质外表面的第三导电层，由所述电容孔位置制备出双面电容器，由所述虚置孔位置制备出连接所述支撑层的支架筒。

优选地，步骤5)中，先于所述第一导电层表面形成牺牲间隔层，然后将所述牺牲间隔层回蚀至所述电容孔以内，并于所述牺牲间隔层及介质层表面形成第二导电层，所述第二导电层与所述第一导电层形成闭合结构；步骤6)中，所述开口暴露所述电容孔内的部分所述介质层及部分所述牺牲间隔层，藉由所述开口进行湿法腐蚀去除所述介质层及所述牺牲间隔层。

优选地，所述介质层的材质包括氧化硅和氮氧化硅其中之一，所述介质层中掺杂有硼和磷其中之一，所述支撑层的材质包括氮化硅、氮氧化硅、氧化铝中所构成群组的其中之一；所述湿法腐蚀采用的腐蚀液包括氢氟酸溶液和氢氟酸氨水溶液其中之一。

优选地，步骤7)中，一个所述开口仅与一个所述电容孔交叠，或者一个所述开口同时与多个所述电容孔交叠。

优选地，步骤3)包括：3-1)于所述介质层上依次形成多晶硅层、第一介电膜层、第一有机材料层以及第一子掩膜层；3-2)于所述第一子掩膜层上依次形成第二有机材料层、第二介电薄膜以及第二子掩膜层，其中，所述第一子掩膜层的第一窗口与第二子掩膜层的第二窗口交迭排列以形成电容孔窗口，且所述第一窗口与第二窗口之间的夹角为55～65°或115～125°，所述多晶硅层、第一介电膜层、第一有机材料层、第一子掩膜层、第二有机材料层、第二介电薄膜以及第二子掩膜层共同组成所述第一掩膜；及3-3)于所述第二子掩膜上形成所述第二掩膜，且所述预设间距使得步骤4)刻蚀出的位于边际区域的电容孔及虚置孔的形貌与位于内部的电容孔的形貌一致。

优选地，所述预设间距为相邻的两所述电容孔之间间距的30％～80％，所述电容孔及所述虚置孔的深宽比均为5～20，所述双面电容器的高度范围为0.5～5μm。

优选地，所述第一导电层的截面形状为第一U型结构，所述第二导电层的主要截面形状为第二U型结构，所述第二U型结构位于所述第一U型结构内侧，且所述第二U型结构与所述第一U型结构具有间隔，所述第二导电层另具有由所述第二U型结构的顶端延伸的连接部，以与所述第一U型结构相连形成闭合结构。

优选地，在步骤6)中，用以提供所述开口的介电薄膜覆盖所述第二导电层的连接部。

优选地，所述双面电容器与所述虚置孔呈六方阵列排布，并且所述虚置孔混编在所述双面电容器的周边区域。

优选地，还包括步骤9)，于所述电容孔内形成上电极，所述上电极不形成于所述虚置孔内，所述虚置孔被封闭为气囊室，作为排除在所述内存数组结构之外无电性功能的支架筒。

本发明还提供一种半导体存储器，包括：半导体衬底，所述衬底上形成有多个在内存数组结构中的第一焊盘以及排除在所述内存数组结构之外且位于所述第一焊盘外周的若干第二焊盘；双面电容器阵列，形成于所述第一焊盘上，所述双面电容器包括：第一导电层及第二导电层，所述第一导电层与所述第一焊盘接触，所述第一导电层的截面形状为第一U型结构，所述第二导电层的截面形状为第二U型结构，所述第二U型结构位于所述第一U型结构内侧；电容介质，覆盖于所述第一导电层及第二导电层内表面及外表面；及第三导电层，覆盖于所述电容介质外表面；及支架筒，形成于所述第二焊盘上，所述支架筒包括虚置孔以及在所述虚置孔內的U型截面且底部连接至所述第二焊盘的导电层。

优选地，所述双面电容器的高度与宽度的比为5～20，所述双面电容器的高度范围为0.5～5μm。

优选地，所述第一导电层、所述第二导电层及所述第三导电层的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物；所述电容介质包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。

优选地，所述双面电容器与所述支架筒呈六方阵列排布，并且所述支架筒混编在所述双面电容器的周边区域。

优选地，还包括形成于双面电容器阵列上的上电极，其中，所述支架筒内为中空形态，所述上电极不填入所述虚置孔內。

优选地，所述虚置孔被封闭为气囊室而无电性功能。

优选地，所述支架筒还包括在所述第一导电层与所述第二导电层之间的牺牲间隔层。

优选地，所述第二U型结构与所述第一U型结构具有间隔，所述第二导电层另具有由所述第二U型结构的顶端延伸的连接部，以与所述第一U型结构相连形成闭合结构，且所述闭合结构中具有缺口。

优选地，用以提供所述缺口的介电薄膜覆盖所述第二导电层的所述连接部。

如上所述，本发明的半导体存储器及其制造方法，具有以下有益效果：

1)本发明以多重图案方法制造六方阵列排布的双面电容器，所述电容器具有较大的高度与宽度比，可有效提高单位面积下的电容值，提高半导体存储器的存储能力；

2)本发明的双面电容器具有双U型截面结构的第一导电层及第二导电层作为下极板，可以大大增加单位面积下的电容值；

3)本发明通过边界工艺强化的支撑架结构，并于边际区域形成无电性功能的支架筒，使得电容器架构具有较高的机械强度，不易于电容酸槽工艺与等离子蚀刻工艺中产生缺陷，可制作出低缺陷及具有稳定结构电容器，并且使其在后续的化学机械研磨时有较强的边际结构；

4)本发明通过设计边际区域的掩膜图形，可以获得形貌良好的边际电容器结构，提高电容器阵列的整体性能。

附图说明

图1显示为动态随机存储器的结构示意图。

图2显示为现有技术中的电容阵列对边际的处理采用的矩形窗口的掩蔽层结构示意图。

图3a～图23显示为本发明的半导体存储器的制造方法各步骤所呈现的结构示意图。

元件标号说明

10 电容器

11 晶体管

12 位线

13 字线

20 掩蔽层

21 电容器

22 矩形窗口

30 双面电容器

101 半导体衬底

102 间隔层

103 第一焊盘

104 第二焊盘

105 第一介质层

106 第一支撑层

107 第二介质层

108 第二支撑层

109 多晶硅层

110 第一介电膜层

111 第一有机材料层

112 第一子掩膜层

113 第二有机材料层

114 第二介电薄膜

114’ 第二子掩膜层

115 第二掩膜

116 电容孔窗口

117 电容孔

117’ 虚置孔

118 第一导电层

119 第三介电薄膜

120 第三有机材料层

121 第四介电薄膜

121’ 光刻掩膜

122 开口

123 电容介质

124 第三导电层

125 上电极

126 牺牲间隔层

127 第二导电层

128 气囊室

129 连接部

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3a～图23。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图3a～图23所示，本实施例提供一种半导体存储器的制造方法，所述制造方法包括：

如图3a～图3b所示，首先进行步骤1)，提供一半导体衬底101，所述半导体衬底101中形成有内存数组结构、所述内存数组结构包括有多个第一焊盘103、以及排除在所述内存数组结构之外且位于所述多个第一焊盘103外周的若干第二焊盘104。

所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，所述第一焊盘103与第二焊盘104电性连接所述内存数组结构内的晶体管源极。

所述第一焊盘103呈六方阵列排布，与后续制作的双面电容器30的排布相对应。

所述第一焊盘103之间，以及第一焊盘103与第二焊盘104之间通过间隔层102进行隔离，所述间隔层102的材料可以为氮化硅(SiN)、氧化硅(SiO₂)、氧化铝(Al₂O₃)中的任意一种或任意两种以上的组合，在本实施例中，所述间隔层102的材料选用为SiN。其中，图3a显示为所述第一焊盘103及第二焊盘104的平面图形，图3b显示为图3a中A-A’处的截面图形。

如图4所示，然后进行步骤2)，于所述半导体衬底101上形成交替层叠的介质层及支撑层。

作为示例，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)形成所述介质层及支撑层，所述介质层及支撑层的电阻率从2×10^11(Ωm)到1×10^25(Ωm)之间，整体厚度可选为3纳米到500纳米之间。

作为示例，所述介质层的材质包括氧化硅或氮氧化硅，所述介质层中掺杂有硼或磷，所述支撑层的材质包括氮化硅、氮氧化硅、氧化铝中的任意一种或任意两种以上的组合。所述介质层的材料与所述支撑层的材料不同，且在同一腐蚀液中两者的腐蚀速率不同，具体表现为在同一腐蚀液中，所述介质层的腐蚀速率远远大于所述支撑层的腐蚀速率，使得当所述介质层被完全去除时，所述支撑层几乎被完全保留。在本实施例中，所述介质层的材料为SiO2,所述支撑层的材料为SiN，所述湿法腐蚀采用的腐蚀液包括氢氟酸溶液和氢氟酸氨水溶液其中之一。

所述介质层和支撑层的数量可以依据后续双面电容器30的所需要的高度进行设定，其层叠的数量可以为1～10次或者更多，其中，以2～5次为宜。在本实施例中，在所述半导体衬底101上依次形成第一介质层105、第一支撑层106、第二介质层107及第二支撑层108。

所述第一介质层105及第二介质层107在后续工艺过程中会被去除，而所述第一支撑层106及第二支撑层108用于在后续工艺过程中所述第一介质层105及第二介质层107被去除后作为支撑框架，由于本实施例增加了所述支撑框架，不仅可以大大提高后续制作电容器时结构的机械强度，更可以避免后续工艺(如研磨等)时对电容器造成的破坏。

在本实施例中，所述第一介质层105及第二介质层107中掺杂有硼或磷，可以保证关键尺寸的均匀性，并提高所述第一介质层105及第二介质层107的去除速率。

如图5～图8所示，接着进行步骤3)，于所述介质层上形成第一掩膜以及第二掩膜115，所述第一掩膜用于刻蚀所述介质层以形成与所述第一焊盘103对应的电容孔117以及与所述第二焊盘104对应的虚置孔117’，所述第二掩膜115用于掩蔽位于边际区域的电容孔117及虚置孔117’的之外的外围区域，且所述第二掩膜115的边缘沿着距离最靠近的电容孔117或虚置孔117’的一预设间距a弯曲。

作为示例，步骤3)包括：

如图5所示，首先进行步骤3-1)，于所述介质层上依次形成多晶硅层109、第一介电膜层110、第一有机材料层111以及第一子掩膜层112。

作为示例，所述第一介电膜层110及多数第一子掩膜层112的材料包括氧化硅或氮氧化硅中的一种。

如图6-图8所示，然后进行步骤3-2)，于所述第一子掩膜层112上依次形成第二有机材料层113、第二介电薄膜114以及第二子掩膜层114’，其中，所述第一子掩膜层112的第一窗口与第二子掩膜层114’的第二窗口交迭排列以形成电容孔窗口116，且所述第一窗口与第二窗口之间的夹角为55～65°或115～125°，所述多晶硅层109、第一介电膜层110、第一有机材料层111、第一子掩膜层112、第二有机材料层113、第二介电薄膜114以及第二子掩膜层114’共同组成所述第一掩膜。

作为示例，所述第一介电薄膜及第二子掩膜层114’的材料包括氧化硅或氮氧化硅中的一种。

所述第一窗口与第二窗口之间的夹角为55～65°或115～125°，可有利于后续获得六方阵列排布的电容孔。

所述第一窗口与所述第二窗口交迭排列成的电容孔窗口116，其平面形状为平行四边形，优选为具有一个内角为60°的菱形，其作用为当自所述电容孔窗口116向下刻蚀时，由于所述第一掩膜由多晶硅层109、第一介电膜层110、第一有机材料层111、第一子掩膜层112第二有机材料层113、第二介电薄膜114以及第二子掩膜层114’共同组成，其在刻蚀过程中会逐渐形成一个圆形或近似圆形的刻蚀窗口，因此，最终刻蚀出的电容孔及虚置孔的平面形状为圆形或近似圆形。

作为示例，所述第一有机材料层111及第二有机材料层113的材料为碳或聚合物。

如图7～图8所示，最后进行步骤3-3)，于所述第二子掩膜114’上形成第二掩膜115，所述第二掩膜115的窗口区域用于定义电容器数组的区域，所述第二掩膜115用于掩蔽位于边际区域的电容孔117及虚置孔117’的外围区域，且所述第二掩膜115的边缘与最靠近的电容孔117或虚置孔117’之间具有一预设间距a，使得后续步骤4)刻蚀出的位于边际区域的电容孔117及虚置孔117’的形貌与位于内部的电容孔117的形貌一致，最终形成的第一掩膜及第二掩膜115的示意图如图8所示。

作为示例，所述第二掩膜115可选用为光刻胶或者光刻胶及硬掩膜所组成的叠层。所述第二掩膜115的一个具体示例如图8所示，其具体地表现为边界呈多段相连的弧线状，以最大的保证位于边际区域的电容孔117及虚置孔117’的形貌与位于内部的电容孔117的形貌一致。

作为示例，所述预设间距a为相邻的两所述电容孔117之间间距b的30％～80％，优选地，所述预设间距a为相邻的两所述电容孔117之间间距b的40％～60％，这个间距既能保证边际区域的电容孔可以获得完整的形貌，又可以保护边际外围的其它电容孔或其它功能区域不会因刻蚀工艺而造成缺陷。

如图9所示，接着进行步骤4)，基于所述第一掩膜及第二掩膜115于所述介质层中刻蚀出直至所述第一焊盘103的电容孔117及直至所述第二焊盘104的虚置孔117’。

具体地，当自所述电容孔窗口116向下刻蚀时，由于所述第一掩膜由多晶硅层109、第一介电膜层110、第一有机材料层111、第一子掩膜层112第二有机材料层113、第二介电薄膜114以及第二子掩膜层114’共同组成，其在刻蚀过程中会逐渐形成一个圆形或近似圆形的刻蚀窗口，因此，最终刻蚀出的电容孔117及虚置孔117’的平面形状为圆形或近似圆形。

作为示例，所述电容孔117及虚置孔117’的深宽比均为5～20，优选为6～10。本实施例通过设计第一掩膜的层叠结构，可以获得较大深宽比的电容孔117及虚置孔117’，从而大大提高单位面积的电容值，提高存储器件的集成度及性能。具体地，在本实施例中，所述电容孔117及虚置孔117’的深度为0.5～5μm。

如图10～图12所示，其中，图11～图14仅显示一个电容孔117的结构图示，接着进行步骤5)，于所述电容孔117及所述虚置孔117’表面形成第一导电层118，并于所述第一导电层118表面形成牺牲间隔层126，所述电容孔117内的第一导电层118作为后续双面电容器30的第一电极板。

作为示例，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于所述电容孔117、所述虚置孔117’及所述介质层表面沉积第一导电层118，所述第一导电层118包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)，所述第一导电层118的电阻率为2×10^-8(Ωm)到1×10^2(Ωm)之间。

如图13～图14所示，接着进行步骤6)，将所述牺牲间隔层126回蚀至所述电容孔以内，并于所述牺牲间隔层及介质层表面形成第二导电层127，所述第二导电层127与所述第一导电层118形成闭合结构。

作为示例，回蚀后的牺牲间隔层126的顶面为倾斜面，以利于后续第二导电层的形成，更有利于后续电容介质和第三导电层的形成。

作为示例，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于所述牺牲间隔层126及所述介质层表面沉积第二导电层127，所述第二导电层127包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(TitaniumSilicide)，硅氮化钛(TiSixNy)，所述第一导电层118的电阻率为2×10^-8(Ωm)到1×10^2(Ωm)之间。

作为示例，所述第一导电层118的截面形状为第一U型结构，所述第二导电层127的截面形状为第二U型结构，所述第二U型结构位于所述第一U型结构内侧，且所述第二U型结构与所述第一U型结构具有间隔，所述间隔用于在去除牺牲间隔层后形成空腔，以用于制作后续的电容介质123、第三导电层124以及上电极125，所述第二导电层另具有由所述第二U型结构的顶端延伸的连接部129，以与所述第一U型结构相连形成闭合结构。

如图15a～图18所示，接着进行步骤7)，形成多个开口122，所述开口122至少暴露所述电容孔内117的部分所述介质层及部分所述牺牲间隔层126，藉由所述开口122进行湿法腐蚀去除所述介质层及所述牺牲间隔层126，所述开口相对偏离所述虚置孔117’(即没有显露所述虚置孔117’)。

具体地，步骤7)包括：

步骤7-1)，形成多个暴露所述介质层以及部分所述牺牲间隔层126的开口122。

作为示例，步骤7-1)中，一个所述开口122仅与一个所述电容孔117交叠，或者一个所述开口122同时多个所述电容孔117交叠。

作为示例，图15b-图15c显示为所述开口122的几种平面布局图。其中，图15b中示出了一个开口122对应1个、2个、3个、4个、5个通孔的情形。本实施例中，优选采用图15c所示的布局方式，多个开口122的形状均为三角形，且每个开口122均与3个电容孔交叠。

本实施例中，电容孔仅有一部分与所述开口122交叠，从而每个电容孔周围均会保留一部分支撑结构，以保证后续湿法腐蚀过程中所述第一导电层118的结构稳定性。

作为示例，采用干法刻蚀形成所述开口122，首先于所述介质层之上形成第三介电薄膜119、第三有机材料层120、第四介电薄膜121及光刻掩膜121’，如图15a所示，藉由所述光刻掩膜121’刻蚀所述第四介电薄膜121、第三有机材料层120、第三介电薄膜119、第一导电层118以及第二支撑层108，以形成所述开口122，如图16所示。

之后，去除所述光刻掩膜121’、第四介电薄膜121及第三有机材料层120，保留所述第三介电薄膜119，如图17所示。

作为示例，步骤7-1)中，用以提供所述开口的第三介电薄膜119覆盖所述第二导电层127的连接部129。

步骤7-2)，藉由所述开口122进行湿法腐蚀去除所述介质层及所述牺牲间隔层126。

作为示例，所述湿法腐蚀采用的腐蚀液包括氢氟酸溶液，所述介质层的腐蚀速率远远大于所述支撑层的腐蚀速率，当所述介质层被完全去除时，所述支撑层几乎被完全保留，如图18所示。

在本实施例中，所述牺牲间隔层126采用与所述介质层相同的材料，以使所述湿法腐蚀能同时去除所述介质层及所述牺牲间隔层126。

如图19～22所示，其中，图19～图22仅显示了一个电容孔117的结构图示，接着进行步骤8)，对应于所述电容孔117位置，形成覆盖所述第一导电层118及第二导电层127内表面及外表面的电容介质123，并形成覆盖所述电容介质123外表面的第三导电层124，由所述电容孔117位置以制备出双面电容器30，由所述虚置孔117’的位置制备出连接所述支撑层的支架筒，所述虚置孔117’被保留的所述第三介电薄膜119遮挡，而没有形成所述电容介质123及所述第三导电层124。

作为示例，所述双面电容器30的高度范围为0.5～5μm。所述双面电容器30与所述虚置孔117’呈六方阵列排布，并且所述虚置孔117’混编在所述双面电容器30的周边区域。

在本实施例中，所述电容介质123选用为高K介质，以提高单位面积电容器的电容值，其包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。

作为示例，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)形成覆盖所述电容介质123外表面的第三导电层124，所述第三导电层124包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)，所述第三导电层124的电阻率为2×10^-8(Ωm)到1×10^2(Ωm)之间。

如图22及图23所示，其中，图22为图23中单个双面电容器30结构的放大示意图，最后进行步骤9)，于所述电容孔117内形成上电极125，所述上电极125不形成于所述虚置孔117’内，所述虚置孔117’被封闭为气囊室128，作为排除在所述内存数组结构之外无电性功能的支架筒，用以增强双面电容器30结构的稳定性，并且使其在后续的化学机械研磨时有较强的边际结构。

作为示例，所述上电极125包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层。

如图22及图23所示，其中，图22为图23中单个双面电容器30结构的放大示意图，本实施例还提供一种半导体存储器，包括：半导体衬底101，所述半导体衬底101中形成有多个在内存数组结构中的第一焊盘以及排除在所述内存数组结构之外且位于所述多个第一焊盘103外周的若干第二焊盘104，所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，所述第一焊盘103与第二焊盘104电性连接所述内存数组结构内的晶体管源极；双面电容器30阵列，形成于所述第一焊盘103上，所述双面电容器30包括：第一导电层118及第二导电层127，所述第一导电层118与所述第一焊盘103接触，所述第一导电层118的截面形状为第一U型结构，所述第二导电层127的截面形状为第二U型结构，所述第二U型结构位于所述第一U型结构内侧且与所述第一U型结构具有间隔，所述第一U型结构与所述第二U型结构的顶端相连形成闭合结构，所述闭合结构中具有缺口；电容介质123，覆盖于所述第一导电层118及第二导电层127内表面及外表面；及第三导电层124，覆盖于所述电容介质123外表面；以及支架筒，形成于所述第二焊盘104上，所述支架筒包括虚置孔117’以及在所述虚置孔117’內的U型截面且底部连接所述第二焊盘104的第一导电层118。所述双面电容器30内覆盖有上电极125，其中，所述支架筒内为中空形态，所述上电极125不填入所述虚置孔117’內，所述虚置孔117’被封闭为气囊室128，作为排除在所述内存数组结构之外无电性功能的支架筒。

作为示例，所述双面电容器30阵列呈六方阵列排布。采用六方阵列排布的双面电容器30，与四方阵列排布的电容器相比，其单位电容所占的面积可以减少达14％左右，大大提高了电容器的密度，提高了半导体存储器的存储能力。

作为示例，所述双面电容器30的高度与宽度的比为5～20，优选为6～10。通过设计所述双面电容器30的高度与宽度的比，可以大大提高单位面积的电容值，提高存储器件的集成度及性能。

作为示例，所述双面电容器30的高度范围为0.5～5μm。

作为示例，所述第一导电层118、第二导电层127及第三导电层124的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物；所述电容介质123包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层；所述上电极125包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层。

作为示例，所述双面电容器30与所述支架筒呈六方阵列排布，并且所述支架筒混编在所述双面电容器30的周边区域。

作为示例，还包括形成于双面电容器30阵列上的上电极125，其中，所述支架筒内为中空形态，所述上电极125不填入所述虚置孔117’內。

作为示例，所述虚置孔117’被封闭为气囊室128，作为排除在所述内存数组结构之外无电性功能的支架筒。

作为示例，所述支架筒还包括在所述第一导电层118与所述第二导电层127之间的牺牲间隔层126。

作为示例，所述第二U型结构与所述第一U型结构具有间隔，所述第二导电层127另具有由所述第二U型结构的顶端延伸的连接部129，以与所述第一U型结构相连形成闭合结构，且所述闭合结构中具有缺口。

作为示例，用以提供所述缺口的介电薄膜覆119盖所述第二导电层127的所述连接部129。

本实施例的半导体存储器(动态随机存取存储器)具有双面电容器30结构，且所述双面电容器30结构具有较大的高度与宽度比，其单位面积的电容值可超出普通单面电容器的2倍以上，可以在相同的存储单元面积上实现更大的电容值，提高半导体存储器的存储能力。进一步地，所述双面电容器30具有双U型截面结构的第一导电层及第二导电层作为下极板，可以大大增加单位面积下的电容值。

如上所述，本发明的半导体存储器及其制造方法，具有以下有益效果：

1)本发明以多重图案方法制造六方阵列排布的双面电容器30，所述电容器具有较大的高度与宽度比，可有效提高单位面积下的电容值，提高半导体存储器的存储能力；

2)本发明的双面电容器30具有双U型截面结构的第一导电层及第二导电层作为下极板，可以大大增加单位面积下的电容值；

3)本发明通过边界工艺强化的支撑架结构，并于边际区域形成无电性功能的支架筒，使得电容器架构具有较高的机械强度，不易于电容酸槽工艺与等离子蚀刻工艺中产生缺陷，可制作出低缺陷及具有稳定结构电容器，并且使其在后续的化学机械研磨时有较强的边际结构；

4)本发明通过设计边际区域的掩膜图形，可以获得形貌良好的边际电容器结构，提高电容器阵列的整体性能。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (19)

1.一种半导体存储器的制造方法，其特征在于，包括：

1)提供一半导体衬底，所述衬底上形成有多个在内存数组结构中的第一焊盘、以及排除在所述内存数组结构之外且位于所述第一焊盘外周的若干第二焊盘；

2)于所述衬底上形成交替层叠的介质层及支撑层；

3)于所述介质层上形成第一掩膜以及第二掩膜，所述第一掩膜用于刻蚀所述介质层以形成与所述第一焊盘对应的电容孔以及与所述第二焊盘对应的虚置孔，所述第二掩膜用于掩蔽位于所述电容孔及所述虚置孔之外的外围区域，且所述第二掩膜的边缘沿着距离最靠近的电容孔或虚置孔的一预设间距弯曲；

4)基于所述第一掩膜及所述第二掩膜于所述介质层中刻蚀出直至所述第一焊盘的电容孔及直至所述第二焊盘的虚置孔；

5)于所述电容孔內及所述虚置孔內形成第一导电层与第二导电层；

6)形成多个开口，所述开口暴露所述电容孔内的部分所述介质层及部分所述牺牲间隔层，藉由所述开口进行湿法腐蚀去除所述介质层及所述牺牲间隔层，所述开口相对偏离所述虚置孔；及

7)对应于所述电容孔位置，形成覆盖所述第一导电层及第二导电层内表面及外表面的电容介质，并形成覆盖所述电容介质外表面的第三导电层，由所述电容孔位置制备出双面电容器，由所述虚置孔位置制备出连接所述支撑层的支架筒。

2.根据权利要求1所述的半导体存储器的制造方法，其特征在于：步骤5)中，先于所述第一导电层表面形成牺牲间隔层，然后将所述牺牲间隔层回蚀至所述电容孔以内，并于所述牺牲间隔层及介质层表面形成第二导电层，所述第二导电层与所述第一导电层形成闭合结构；步骤6)中，所述开口暴露所述电容孔内的部分所述介质层及部分所述牺牲间隔层，藉由所述开口进行湿法腐蚀去除所述介质层及所述牺牲间隔层。

3.根据权利要求1所述的半导体存储器的制造方法，其特征在于：所述介质层的材质包括氧化硅和氮氧化硅其中之一，所述介质层中掺杂有硼和磷其中之一，所述支撑层的材质包括氮化硅、氮氧化硅、氧化铝中所构成群组的其中之一；所述湿法腐蚀采用的腐蚀液包括氢氟酸溶液和氢氟酸氨水溶液其中之一。

4.根据权利要求1所述的半导体存储器的制造方法，其特征在于：步骤7)中，一个所述开口仅与一个所述电容孔交叠，或者一个所述开口同时与多个所述电容孔交叠。

5.根据权利要求1所述的半导体存储器的制造方法，其特征在于：步骤3)包括：

3-1)于所述介质层上依次形成多晶硅层、第一介电膜层、第一有机材料层以及第一子掩膜层；

3-2)于所述第一子掩膜层上依次形成第二有机材料层、第二介电薄膜以及第二子掩膜层，其中，所述第一子掩膜层的第一窗口与第二子掩膜层的第二窗口交迭排列以形成电容孔窗口，且所述第一窗口与第二窗口之间的夹角为55～65°或115～125°，所述多晶硅层、第一介电膜层、第一有机材料层、第一子掩膜层、第二有机材料层、第二介电薄膜以及第二子掩膜层共同组成所述第一掩膜；及

3-3)于所述第二子掩膜上形成所述第二掩膜，且所述预设间距使得步骤4)刻蚀出的位于边际区域的电容孔及虚置孔的形貌与位于内部的电容孔的形貌一致。

6.根据权利要求1所述的半导体存储器的制造方法，其特征在于：所述预设间距为相邻的两所述电容孔之间间距的30％～80％，所述电容孔及所述虚置孔的深宽比均为5～20，所述双面电容器的高度范围为0.5～5μm。

7.根据权利要求1所述的半导体存储器的制造方法，其特征在于：所述第一导电层的截面形状为第一U型结构，所述第二导电层的主要截面形状为第二U型结构，所述第二U型结构位于所述第一U型结构内侧，且所述第二U型结构与所述第一U型结构具有间隔，所述第二导电层另具有由所述第二U型结构的顶端延伸的连接部，以与所述第一U型结构相连形成闭合结构。

8.根据权利要求7所述的双面电容器的制造方法，其特征在于：在步骤6)中，用以提供所述开口的介电薄膜覆盖所述第二导电层的连接部。

9.根据权利要求1所述的半导体存储器的制造方法，其特征在于：所述双面电容器与所述虚置孔呈六方阵列排布，并且所述虚置孔混编在所述双面电容器的周边区域。

10.根据权利要求1至9任一项所述的半导体存储器的制造方法，其特征在于：还包括步骤9)，于所述电容孔内形成上电极，所述上电极不形成于所述虚置孔内，所述虚置孔被封闭为气囊室，作为排除在所述内存数组结构之外无电性功能的支架筒。

11.一种半导体存储器，其特征在于，包括：

半导体衬底，所述衬底上形成有多个在内存数组结构中的第一焊盘以及排除在所述内存数组结构之外且位于所述第一焊盘外周的若干第二焊盘；

双面电容器阵列，形成于所述第一焊盘上，所述双面电容器包括：第一导电层及第二导电层，所述第一导电层与所述第一焊盘接触，所述第一导电层的截面形状为第一U型结构，所述第二导电层的截面形状为第二U型结构，所述第二U型结构位于所述第一U型结构内侧；电容介质，覆盖于所述第一导电层及第二导电层内表面及外表面；及第三导电层，覆盖于所述电容介质外表面；及

支架筒，形成于所述第二焊盘上，所述支架筒包括虚置孔以及在所述虚置孔內的U型截面且底部连接至所述第二焊盘的导电层。

12.根据权利要求11所述的半导体存储器，其特征在于：所述双面电容器的高度与宽度的比为5～20，所述双面电容器的高度范围为0.5～5μm。

13.根据权利要求11所述的半导体存储器，其特征在于：所述第一导电层、所述第二导电层及所述第三导电层的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物；所述电容介质包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。

14.根据权利要求11所述的半导体存储器，其特征在于：所述双面电容器与所述支架筒呈六方阵列排布，并且所述支架筒混编在所述双面电容器的周边区域。

15.根据权利要求11所述的半导体存储器，其特征在于：还包括形成于双面电容器阵列上的上电极，其中，所述支架筒内为中空形态，所述上电极不填入所述虚置孔內。

16.根据权利要求15所述的半导体存储器，其特征在于：所述虚置孔被封闭为气囊室而无电性功能。

17.根据权利要求11所述的半导体存储器，其特征在于：所述支架筒还包括在所述第一导电层与所述第二导电层之间的牺牲间隔层。

18.根据权利要求11至17任一项所述的半导体存储器，其特征在于：所述第二U型结构与所述第一U型结构具有间隔，所述第二导电层另具有由所述第二U型结构的顶端延伸的连接部，以与所述第一U型结构相连形成闭合结构，且所述闭合结构中具有缺口。

19.根据权利要求18所述的半导体存储器，其特征在于：用以提供所述缺口的介电薄膜覆盖所述第二导电层的所述连接部。