CN107305894B - 半导体存储器装置及其制造方法 - Google Patents
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Abstract
本申请案涉及半导体存储器装置及其制造方法。一种半导体存储器装置包含第一半导体层；堆叠主体，其包含堆叠于第一方向上的多个电极层；金属层，其在所述第一方向上提供于所述第一半导体层与所述堆叠主体之间；第二半导体层，其在所述第一方向上延伸穿过所述堆叠主体及所述金属层，且被电连接到所述第一半导体层。
Description
相关申请案的交叉参考
本申请案是基于且主张来自2016年4月25日申请的美国临时专利申请案62/327,157的优先权的权益，所述美国临时专利申请案以全文引用的方式并入本文中。
技术领域
实施例大体上涉及一种半导体存储器装置及一种用于制造半导体存储器装置的方法。
背景技术
具有三维结构的半导体存储器装置正在开发中，其包含电荷存储层及提供于存储器洞中的半导体层。存储器洞形成于堆叠主体中，所述主体包含堆叠于导电层上的多个电极层，且电荷存储层及半导体层在多个电极层的堆叠方向上延伸。在此存储器装置的制造过程中，从顶表面形成与导电层连通的存储器洞。
发明内容
根据一个实施例，一种半导体存储器装置包括：第一半导体层；堆叠主体，其包含堆叠于第一方向上的多个电极层；金属层，其在所述第一方向上提供于所述第一半导体层与所述堆叠主体之间；第二半导体层，其在所述第一方向上延伸穿过所述堆叠主体及所述金属层，且被电连接到所述第一半导体层。
本发明的实施例可实现一种半导体存储器装置及一种能够增加半导体存储器装置中的存储器容量的用于制造半导体存储器装置的方法。
附图说明
图1是展示根据实施例的半导体存储器装置的存储器单元部分的透视图；
图2A及2B是展示根据实施例的半导体存储器装置的存储器单元部分的示意性横截面视图；
图3A及3B是展示根据实施例的半导体存储器装置的挂接部分的示意性视图；
图4A到4M是展示根据实施例的半导体存储器装置的制造过程的示意性横截面视图；
图5A到5C是展示根据实施例的变化的制造过程的示意性横截面视图；及
图6A到6C是展示根据实施例的变化的半导体存储器装置的示意性视图。
具体实施方式
现将参考图式描述实施例。使用相同数字标记图式内的相同部分；视情况省略详细描述；且描述不同部分。图式是示意性或概念性的；且部分的厚度与宽度之间的关系、部分之间的大小的比例等等不一定与其实际值相同。可在图示之间不同地说明尺寸及/或比例，即使是在其中说明相同部分的情况中。
存在其中使用图示中所展示的XYZ轴的方向描述组件的布置的情况。X轴、Y轴及Z轴彼此正交。在下文中，X轴、Y轴及Z轴的方向被描述为X方向、Y方向及Z方向。此外，存在其中Z方向被描述为向上且与Z方向相反的方向被描述为向下的情况。
根据实施例的半导体存储器装置是(例如)NAND类型非易失性存储器装置，且其包含存储器单元部分MCP，其包含被三维安置的存储器单元。图1是展示半导体存储器装置1的存储器单元部分MCP的透视图。应注意，在图1中，省略提供于堆叠主体100与位线BL之间的绝缘层。
图1中所展示的存储器单元部分MCP包含堆叠主体100及列主体CL。堆叠主体100提供于插入有绝缘层10及源极层20的衬底(未展示)上，且列主体CL在Z方向上延伸穿过堆叠主体100。堆叠主体100包含堆叠于Z方向上的多个电极层50。绝缘层40被提供于在Z方向上邻近彼此的电极层50之间。电极层50用作存储器单元的控制栅极，即，字线。此外，在实施例中，金属层30被提供于源极层20与堆叠主体100之间。
如图1中所展示，堆叠主体100在Y方向上被布置于源极层20上。绝缘层60被提供于彼此邻近的堆叠主体100之间。列主体CL包含半导体层70，且半导体层70经由接触插塞Cb被电连接到位线BL。此外，半导体层70被电连接到源极层20(参见图2A)。
在下文，参考图2A及2B详细描述存储器单元部分MCP的结构。图2A是沿着Y-Z平面截取的存储器单元部分MCP的示意性横截面视图。图2B是展示图2A中所展示的存储器单元MC的示意性横截面视图。
如图2A中所展示，源极层20被提供于绝缘层10上。源极层20是(例如)N型半导体层，且包含第一部分21及第二部分23。第一部分21被定位于绝缘层10与第二层23之间。第一部分21是(例如)N型非晶硅层。第二部分23是(例如)N型非晶硅层，其包含浓度比第一部分21中的浓度更高的N型杂质。
金属层30(例如)被提供以与第二部分23接触。源极层20与金属层30之间的接触电阻随着N型杂质的浓度在第二部分23中变得更高而变得更小。因此，期望第二部分23中的N型杂质的浓度(例如)不小于1×1020cm-3。
应注意，源极层20不限于上文所描述的实例。源极层20可为(例如)均匀包含N型杂质的半导体层。源极层20可为(例如)P型半导体层。在此情况中，第二部分23包含浓度比第一部分21中的浓度更高的P型杂质。此外，源极层20可为(例如)多晶硅层。第二部分23可包含与第一部分21的材料不同的材料。当第一部分21包含(例如)多晶硅时，第二部分23可包含硅锗(SiGe)。
金属层30包含高熔点金属，例如，钨、钽及类似物。替代地，金属层30可包含金属化合物，例如，氮化钨(WN)，硅化钨(WSi)及类似物。
如图2A中所展示，列主体CL经提供以在Z方向上延伸穿过金属层30、金属层40及电极层50。绝缘层60被提供于邻近堆叠主体100之间，且划分金属层30。
列主体CL包含半导体层70、芯主体75及绝缘层80。芯主体75是(例如)氧化硅，且其在Z方向上延伸穿过列主体CL。半导体层70在Z方向上延伸。半导体层70是(例如)多晶硅层，且其经提供以便环绕芯主体75(参见图6B)。绝缘层80经提供以便环绕半导体层70的外围(参见图6B)。即，半导体层70被定位于芯主体75与绝缘层80之间。
如图2A中所展示，源极侧上的选择晶体管STS被提供于列主体CL延伸穿过电极层50b的部分处。电极层50b是堆叠主体100中所包含的电极层50的最低层。半导体层70用作选择晶体管STS的沟道，且电极层50b用作源极侧上的选择栅极。绝缘层80用作电极层50b与半导体层70之间所定位的部分处的选择晶体管STS的栅极绝缘层。
漏极侧(未展示)上的选择晶体管STD被提供于列主体CL延伸穿过电极层50a处的部分处(参见图1)。电极层50a是电极层50的最上层。电极层50a用作漏极侧上的选择栅极。接着，存储器单元MC被提供于列主体CL延伸穿过电极层50a与电极层50b之间所定位的电极层50处的部分处。
如图2B中所展示，绝缘层80包含(例如)第一层81、第二层82及第三层83。第一层81、第二层83及第三层85各自沿着半导体层70在Z方向上延伸。第二层83被定位于第一层81与第三层85之间。第一层81被定位于电极层50与第二层83之间。第三层85被定位于半导体层70与第二层83之间。第一层81及第三层85是(例如)氧化硅层，且第二层83是(例如)氮化硅层。
绝缘层80包含定位于电极层50与半导体层70之间的电荷存储部分。举例来说，通过施加于电极层50与半导体层70之间的偏置电压将电荷从半导体层70注入到绝缘层80中。接着，所注入的电子电荷被俘获于处于第一层81与第二层83之间的界面状态处或第二层83与第三层85之间的界面状态处。此外，通过施加于电极层50与半导体层70之间的反向偏置电压，将被俘获于这些界面状态中的电子电荷释放到半导体层70中。因此，以此方式执行在存储器单元MC中的数据写入及从存储器单元MC的数据擦除。与上文所描述的实例不同，绝缘层80可包含电极层50与半导体层70之间的部分处的导体，使得导体用作浮动栅极。
图3A及3B是展示半导体存储器装置1的挂接(hook-up)部分HUP的示意性视图。挂接部分HUP具有某种结构，其挂接堆叠于Z方向上的多个电极层50中的每一者以便被电连接到驱动电路(未展示)。
图3A是示意性地展示存储器单元阵列的布置的平面图。如图3A中所展示，挂接部分被提供于存储器单元部分MCP在X方向上的每一侧上。
图3B是沿着图3A中所展示的A-A线截取的横截面视图。如图3B中所展示，多个列主体CL被提供于存储器单元部分MCP中，且各自包含半导体层70，其经由接触插塞Cb电连接到位线BL。多个接触插塞Cg及Csg被提供于挂接部分HUP。位于挂接部分HUP的电极层50的端部分被分别形成为阶梯。电极层50的端部分经布置以便在Z方向上不彼此重叠。因此，可将接触插塞Cg及Csg分别电连接到电极层50的端部分。
如图3B中所展示，接触插塞Cg被电连接到每一电极层50(字线)。接触插塞Csg被电连接到电极层50a或50b(选择栅极)。接触插塞Csa进一步被提供于挂接部分HUP中距存储器单元部分MCP最远的位置处，且电连接到金属层30。举例来说，被电连接到电极层50b(源极侧上的选择栅极)的接触插塞Csg被定位于接触插塞Cg与接触插塞Csa之间。
接触插塞Cg及Csg分别电连接栅极互连件(未展示)及电极层50。接触插塞Csa电接触源极层20及源极线SL1(参见图6C)。
在实施例中，金属层30被提供于源极层20与堆叠主体100之间，且减小源极层20的扩展电阻。借此，可在远离存储器单元部分MCP的位置处提供接触插塞Csa。即，通过减小源极层20的扩展电阻，可减小分别经由源极线SL1、接触插塞Csa及源极层20施加于列主体CL中的半导体层70的偏置电压的差异。
当金属层30未被提供时，举例来说，期望在绝缘层60中提供接触插塞Csb，如图6A中所展示。借此，可通过减小每一半导体层70与接触插塞Csb之间的距离来减小分别施加于半导体层70的偏置电压的差异。然而，在此结构中，彼此邻近的堆叠主体100之间的距离被加宽。因此，安置于存储器单元部分MCP中的存储器单元的数目被减小，且存储器容量的减小可被提升。
相比之下，在实施例中，可通过在存储器单元部分MCP外侧提供接触插塞Csa及减小彼此邻近的堆叠主体100之间的距离来扩大存储器容量。
下文中，参考图4A到4M描述根据实施例的半导体存储器装置1的制造方法。图4A到4M是展示半导体存储器装置1的制造过程的示意性横截面视图。
如图4A中所展示，将作为N型杂质的磷(P)离子植入到源极层20的顶侧。源极层20形成于(例如)插入有绝缘层10的衬底(未展示)上。绝缘层10是(例如)使用TEOS-CVD(化学气相沉积)形成的氧化硅层。源极层20是(例如)使用CVD形成的多晶硅层。将作为N型杂质的磷(P)掺杂于(例如)源极层20中。
接着，(例如)在不大于50keV的植入能量Ei及不小于1.0×1015cm-2的Da剂量的条件下离子植入N型杂质(P)。N型杂质被植入于源极层20的前表面的附近中，且在源极层20中形成第一部分21及第二部分23。第二部分23被定位于源极层20的顶面侧上，且包含浓度比第一部分21中的浓度更高的N型杂质。应注意，存在其中非晶硅被结晶且通过用于激活离子植入的N型杂质的热处理过程被转换成多晶硅的情况。
如图4B中所展示，使金属层30形成于源极层20上。金属层30包含(例如)高熔点金属，例如，使用CVD形成的钨。金属层30(例如)直接形成于第二部分23上，其包含具有不小于1×1020cm-3的浓度的N型杂质。借此，源极层20与金属层30之间的接触电阻被减小。
如图4C中所展示，使堆叠主体110形成于金属层30上。堆叠主体110包含(例如)交替地堆叠于Z方向上的绝缘层40及50。绝缘层40是(例如)使用CVD形成的氧化硅层。绝缘层45是(例如)使用CVD形成的氮化硅层。在指定的蚀刻条件下相对于绝缘层40选择性地移除用于绝缘层45的材料。
如图4D中所展示，从堆叠主体110的顶表面到金属层30形成存储器洞MH。通过(例如)使用RIE(反应性离子蚀刻)选择性地移除绝缘层40及45形成存储器洞MH。存储器洞MH是在(例如)其中金属层30的蚀刻速率慢于绝缘层40及45的蚀刻速率的蚀刻条件下形成。即，金属层30用作蚀刻停止层。
如图4E中所展示，源极层20通过选择性地移除金属层30而被暴露于存储器洞MH的底表面处。期望在其中源极层20未被移除或以比源极层20的蚀刻速率更快的速率移除的蚀刻条件下移除金属层30。例如，使用湿式蚀刻或各向同性干式蚀刻移除金属层30。
如图4F中所展示，形成绝缘层80以覆盖存储器洞MH的内表面。例如，使用CVD在存储器洞MH的内表面上形成绝缘层80。绝缘层80具有某种结构，例如，其中氧化硅层、氮化硅层及另一氧化硅层按顺序堆叠。
如图4G中所展示，选择性地移除形成于存储器洞MH的底表面上的绝缘层80的部分。例如，使用各向异性RIE移除绝缘层80的部分。
如图4H中所展示，形成半导体层70以覆盖存储器洞MH的内表面。半导体层70是(例如)使用CVD形成的多晶硅层。半导体层70覆盖形成于存储器洞MH的内壁上的绝缘层80，且被电连接到存储器洞MH的底表面处的源极层20。进一步形成芯主体75以便将其嵌入于存储器洞MH中。芯主体75包含(例如)使用CVD形成的氧化硅。
如图4I中所展示，形成将堆叠主体110划分成多个部分的狭缝空间ST。狭缝空间ST是(例如)使用各向异性RIE从堆叠主体110的顶表面形成，其具有能够到达金属层30的深度。狭缝空间ST在X方向上延伸，且将堆叠主体110划分成各自被形成为堆叠主体100的部分。在形成狭缝空间ST时，金属层30也用作蚀刻停止层。
如图4J中所展示，通过狭缝空间ST选择性地移除绝缘层45。例如，凭借通过狭缝空间ST供应蚀刻液体来选择性地蚀刻绝缘层45。当绝缘层45是氮化硅层且绝缘层40是氧化硅层时，可使用热磷酸作为蚀刻液体选择性地移除绝缘层45且留下绝缘层40。应注意，用于金属层30的材料对抗蚀刻溶液具有抵抗性。
如图4K中所展示，在通过移除绝缘层45而形成的空间45s中形成金属层55。金属层55是(例如)使用CVD形成的钨层。CVD的源气体是通过狭缝空间ST供应。
如图4L中所展示，电极层50通过移除覆盖狭缝空间ST的内表面的金属层55的部分形成。借此，堆叠主体100(参见图1)被完成，其包含多个电极层50。在此过程中，还可通过选择性地移除金属层30暴露狭缝空间ST的底表面处的源极层20。在Z方向上彼此邻近的电极层50通过绝缘层40中的一者电隔离。
如图4M中所展示，使绝缘层60形成于狭缝空间ST中。绝缘层60是(例如)使用CVD形成的氧化硅层，且电隔离在Y方向上彼此邻近的堆叠主体100(参见图1)。此外，通过经由层间绝缘层(未展示)在堆叠主体100上方形成位线BL来完成存储器单元部分MCP。
在上文所描述的制造方法中，金属层30贯穿存储器洞MH的形成过程及狭缝空间ST的形成过程用作蚀刻停止层。接着，可改进存储器洞MH及狭缝空间ST的深度可控制性。因此，可减小源极层20的蚀刻量，且形成具有较薄厚度的源极层20。借此，可实现减小制造成本及用于形成源极层20的制造设备上的负荷。
下文中，参考图5A到5C描述根据实施例的变化的半导体存储器装置1的制造方法。图5A到5C是展示(例如)图4E之后的制造过程的示意性横截面视图。
如图5A中所展示，经由存储器洞MH选择性地移除金属层30，且源极层20被暴露于其底表面处。此外，在此实例中，源极层20包含第一部分21及第二部分23，且第二部分23的表面被暴露于存储器洞MH的底表面处。
如图5B中所展示，存储器洞MH的底部部分在沿着源极层20的表面的方向(X方向及Y方向)上通过进一步蚀刻金属层30而被加宽。借此，被暴露于存储器MH的底表面处的源极层20的表面被加宽。例如，使用各向同性干式蚀刻在金属层30的蚀刻速率快于源极层20的蚀刻速率的条件下执行金属层30的蚀刻。
如图5C中所展示，使半导体层70、芯主体75及绝缘层80形成于存储器洞MH中。在此过程中，例如，使用图4F到4H中所展示的制造方法。在此实例中，因为存储器洞MH的底部部分被加宽，所以可在X方向及Y方向上扩大半导体层70的底部部分70b。借此，源极层20与半导体层70之间的接触区域被加宽，且因此，可减小源极层与半导体层70之间的接触电阻。
在下文，参考图6A到6C描述根据实施例的另一变化的半导体存储器装置2。图6A是展示沿着图6B中所展示的C-C线截取的存储器单元部分MCP的横截面的示意性视图。图6B是展示沿着图6A中所展示的B-B线截取的横截面的示意性视图。图6C是展示提供于堆叠主体100上方的源极线SL1及SL2的示意性平面图。
此外，在此实例中，金属层30被提供于源极层20与堆叠主体100之间，如图6A中所展示。进一步形成接触插塞Csb，其在Z方向上延伸穿过绝缘层60。接触插塞Csb被电连接到其底端处的源极层20。此外，接触插塞Csb在其顶端处被电连接到源极线SL2，其提供于堆叠主体100上方(参见图6C)。
如图6B中所展示，提供接触插塞Csb，例如，其具有带有圆形横截面的列形状。接触插塞Csb在接近堆叠主体100的位置处被提供于存储器单元部分MCP中。借此，可通过使接触插塞Cs与列主体CL之间的距离变短分别通过源极线SL2、接触插塞Csb及源极层20将均匀偏置电压施加到列主体CL的半导体层70。
如图6C中所展示，半导体存储器装置2包含源极线SL及源极线SL2。源极线SL1被电连接到接触插塞Csa，其被提供于远离存储器单元部分的位置处。源极线SL2被电连接到被提供于存储器单元部分MCP中的接触插塞Csb。
6C中所展示的源极线SL2包含第一部分SL2a及第二部分SL2b。第一部分SL2a在Y方向上延伸，且第二部分SL2b在X方向上延伸。第一部分SL2a及第二部分SL2b在存储器单元部分MCP上方以网状结构交叉。第二部分SL2b被提供(例如)于绝缘层60上方，绝缘层60沿着狭缝空间ST延伸且被电连接到接触插塞Csb。
在半导体存储器装置2中，可通过源极线SL1与源极线SL2的组合将均匀偏置电压施加到列主体CL中的半导体层70。此外，可在存储器单元部分MCP中使接触插塞Csb具有较小大小并通过提供接触插塞Csa及接触插塞Csb两者来减小其数目。借此，可减小邻近堆叠主体100之间的距离，且因此，以扩大半导体存储器装置2中的存储器容量。
虽然已描述某些实施例，但这些实施例已通过实例呈现，且不希望限制本发明的范围。事实上，本文中所描述的新颖实施例可以多种其它形式体现；此外，可做出本文中所描述的实施例的形式的各种省略、替代及改变而不背离本发明的精神。所附权利要求书及其等效物希望覆盖如将落于本发明的范围及精神内的此类形式或修改。
Claims (13)
1.一种半导体存储器装置，所述装置包括：
衬底；
第一半导体层；
第一绝缘层，其提供于所述衬底与所述第一半导体层之间；
堆叠主体，其包含堆叠于第一方向上的多个电极层；
金属层，其提供于所述第一半导体层与所述堆叠主体之间；及
列主体，其在所述第一方向上延伸穿过所述堆叠主体及所述金属层，且包括芯主体及环绕所述芯主体的第二半导体层；且
所述芯主体及所述第二半导体层延伸穿过所述堆叠主体及所述金属层；
所述第二半导体层与所述第一半导体层接触；
所述第二半导体层被提供于所述芯主体与所述第一半导体层之间；
所述第一半导体层具有第一导电类型；
所述第一半导体层包含第一部分及第二部分，所述第二部分被定位于所述第一部分与所述金属层之间，且其具有比所述第一部分中的第一导电类型杂质浓度高的第一导电类型杂质浓度；
所述金属层直接形成于所述第一半导体层的所述第二部份上。
2.根据权利要求1所述的半导体存储器装置，其中所述第二部分包含与所述第一部分的材料不同的材料。
3.根据权利要求1所述的半导体存储器装置，其中所述第二半导体层包含与所述第一半导体层的材料相同的材料。
4.根据权利要求1所述的半导体存储器装置，其进一步包括：
第二绝缘层，其沿着所述第二半导体层在所述第一方向上延伸，第二绝缘层被定位于所述多个电极层中的每一者与所述第二半导体层之间及所述金属层与所述第二半导体层之间。
5.根据权利要求4所述的半导体存储器装置，其中
所述多个电极层包含第一电极层及定位于所述金属层与所述第一电极层之间的第二电极层；且
所述第二绝缘层包含定位于所述第一电极层与所述第二半导体层之间的第一部分，所述第一部分包含电荷存储部分。
6.根据权利要求5所述的半导体存储器装置，其中
所述第二绝缘层进一步包含第二部分及第三部分，所述第二部分被定位于所述第二电极层与所述第二半导体层之间，且所述第三部分被定位于所述金属层与所述第二半导体层之间；且
所述第三部分的外围沿着所述金属层的面向所述第二电极层的表面在第二方向上比所述第二部分的外围宽。
7.根据权利要求5所述的半导体存储器装置，其进一步包括：
第一接触插塞，其电连接到所述第一电极层；
第二接触插塞，其电连接到所述第二电极层；及
第三接触插塞，其电连接到所述金属层；
所述第二接触插塞被定位于所述第一接触插塞与所述第三接触插塞之间。
8.根据权利要求1所述的半导体存储器装置，其进一步包括：
多个堆叠主体，其包含所述堆叠主体；及
第四接触插塞，其电连接到所述多个堆叠主体中的邻近堆叠主体之间的所述第一半导体层。
9.根据权利要求1所述的半导体存储器装置，其中所述金属层包含钨。
10.一种用于制造半导体存储器装置的方法，所述方法包括：
在插入有第一绝缘层的衬底上形成第一导电类型的第一半导体层；
在所述第一半导体层上形成金属层；
形成包含第一层及第二层的堆叠主体，所述第一层及所述第二层交替地堆叠于所述金属层上；
从所述堆叠主体的顶表面到所述金属层形成存储器洞；
通过选择性地移除所述存储器洞的底表面处的所述金属层使所述第一半导体层暴露；
形成覆盖所述存储器洞的内壁的第二绝缘层；
形成覆盖所述存储器洞中的所述第二绝缘层的第二半导体层，且所述第二半导体层与所述第一半导体层接触；
形成芯主体以便将其嵌入于所述第二半导体层的洞中；及
将所述第一导电类型的杂质离子注入到所述顶表面侧上的所述第一半导体层中；
所述金属层接触所述第一半导体层的所述顶表面。
11.根据权利要求10所述的制造半导体存储器装置的方法，其进一步包括：
通过形成从所述堆叠主体的所述顶表面到所述金属层的狭缝空间来将所述堆叠主体划分成多个部分；
经由所述狭缝空间选择性地移除所述第一层；及
在通过经由所述狭缝空间移除所述第一层所形成的空间中形成电极层。
12.一种用于制造半导体存储器装置的方法，所述方法包括：
在插入有第一绝缘层的衬底上形成第一导电类型的第一半导体层；
在所述第一半导体层上形成金属层；
形成包含第一层及第二层的堆叠主体，所述第一层及所述第二层交替地堆叠于所述金属层上；
从所述堆叠主体的顶表面到所述金属层形成存储器洞；
通过选择性地移除所述存储器洞的底表面处的所述金属层使所述第一半导体层暴露；
形成覆盖所述存储器洞的内壁的第二绝缘层；
形成覆盖所述存储器洞中的所述第二绝缘层的第二半导体层，且所述第二半导体层与所述第一半导体层接触；
形成芯主体以便将其嵌入于所述第二半导体层的洞中；及
在沿着所述半导体层的表面的方向上通过移除所述金属层的部分来加宽所述存储器洞的底部部分。
13.根据权利要求12所述的制造半导体存储器装置的方法，其进一步包括：
通过形成从所述堆叠主体的所述顶表面到所述金属层的狭缝空间来将所述堆叠主体划分成多个部分；
经由所述狭缝空间选择性地移除所述第一层；及
在通过经由所述狭缝空间移除所述第一层所形成的空间中形成电极层。
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| CN107871744B (zh) * | 2017-11-09 | 2019-03-19 | 长江存储科技有限责任公司 | 一种nand串结构及其制备方法 |
| JP2019201074A (ja) * | 2018-05-15 | 2019-11-21 | 東芝メモリ株式会社 | 半導体記憶装置 |
| JP2020126938A (ja) * | 2019-02-05 | 2020-08-20 | キオクシア株式会社 | 半導体記憶装置 |
| JP2020150199A (ja) * | 2019-03-15 | 2020-09-17 | キオクシア株式会社 | 半導体記憶装置 |
| JP2020155494A (ja) * | 2019-03-18 | 2020-09-24 | キオクシア株式会社 | 半導体記憶装置 |
| JP2020155714A (ja) * | 2019-03-22 | 2020-09-24 | キオクシア株式会社 | 半導体記憶装置 |
| US10770476B1 (en) | 2019-04-01 | 2020-09-08 | Macronix International Co., Ltd. | Semiconductor structure for three-dimensional memory device and manufacturing method thereof |
| TWI701816B (zh) * | 2019-04-01 | 2020-08-11 | 旺宏電子股份有限公司 | 用於三維記憶體元件的半導體結構及其製造方法 |
| US11678486B2 (en) | 2019-06-03 | 2023-06-13 | Macronix Iniernational Co., Ltd. | 3D flash memory with annular channel structure and array layout thereof |
| JP2021048228A (ja) | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | メモリデバイス |
| JP7305774B2 (ja) * | 2020-05-27 | 2023-07-10 | 長江存儲科技有限責任公司 | ３次元メモリデバイス |
| CN112567519B (zh) | 2020-11-13 | 2021-11-23 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| JP2023045239A (ja) * | 2021-09-21 | 2023-04-03 | キオクシア株式会社 | 半導体記憶装置 |
| WO2023070619A1 (en) * | 2021-10-30 | 2023-05-04 | Yangtze Memory Technologies Co., Ltd. | Semiconductor memory device and method for forming the same |
| JP2024510229A (ja) * | 2021-10-30 | 2024-03-06 | 長江存儲科技有限責任公司 | 半導体デバイスを形成するための方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105185784A (zh) * | 2009-12-18 | 2015-12-23 | 三星电子株式会社 | 三维半导体器件 |
| CN105244351A (zh) * | 2014-07-01 | 2016-01-13 | 三星电子株式会社 | 半导体器件以及制造该半导体器件的方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100314678A1 (en) | 2009-06-12 | 2010-12-16 | Se-Yun Lim | Non-volatile memory device and method for fabricating the same |
| US8482051B2 (en) | 2010-01-11 | 2013-07-09 | Hynix Semiconductor Inc. | 3D nonvolatile memory device including a plurality of channel contacts coupled to a plurality of channel layers and a plurality of section lines coupled to the plurality of channel contacts and method for fabricating the same |
| KR101763420B1 (ko) | 2010-09-16 | 2017-08-01 | 삼성전자주식회사 | 3차원 반도체 기억 소자 및 그 제조 방법 |
| KR101113765B1 (ko) | 2010-12-31 | 2012-02-27 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR101842900B1 (ko) * | 2011-02-16 | 2018-03-29 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| US8692313B2 (en) * | 2011-04-29 | 2014-04-08 | SK Hynix Inc. | Non-volatile memory device and method for fabricating the same |
| KR20140076799A (ko) | 2012-12-13 | 2014-06-23 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US9281345B2 (en) * | 2013-07-09 | 2016-03-08 | Kabushiki Kaisha Toshiba | Resistance change type memory device with three-dimensional structure |
| KR20150020423A (ko) | 2013-08-14 | 2015-02-26 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP2017010951A (ja) * | 2014-01-10 | 2017-01-12 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP2015133458A (ja) * | 2014-01-16 | 2015-07-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR102161781B1 (ko) | 2014-02-03 | 2020-10-05 | 삼성전자주식회사 | 수직형 메모리 장치 |
| US11018149B2 (en) * | 2014-03-27 | 2021-05-25 | Intel Corporation | Building stacked hollow channels for a three dimensional circuit device |
| US9847340B2 (en) | 2014-03-27 | 2017-12-19 | Intel Corporation | Methods of tunnel oxide layer formation in 3D NAND memory structures and associated devices |
| KR20160011095A (ko) * | 2014-07-21 | 2016-01-29 | 에스케이하이닉스 주식회사 | 3차원 비휘발성 메모리 장치 |
| KR20160080365A (ko) * | 2014-12-29 | 2016-07-08 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| US9793139B2 (en) * | 2015-10-29 | 2017-10-17 | Sandisk Technologies Llc | Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines |
-
2016
- 2016-12-15 TW TW105141543A patent/TWI624007B/zh active
-
2017
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105185784A (zh) * | 2009-12-18 | 2015-12-23 | 三星电子株式会社 | 三维半导体器件 |
| CN105244351A (zh) * | 2014-07-01 | 2016-01-13 | 三星电子株式会社 | 半导体器件以及制造该半导体器件的方法 |
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