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CN107093579B - 半导体圆片级封装方法及封装用刀具 - Google Patents

半导体圆片级封装方法及封装用刀具 Download PDF

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CN107093579B CN201710166719.6A CN201710166719A CN107093579B CN 107093579 B CN107093579 B CN 107093579B CN 201710166719 A CN201710166719 A CN 201710166719A CN 107093579 B CN107093579 B CN 107093579B
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Abstract

本发明公开了一种半导体圆片级封装方法及封装用刀具，所述封装方法包括提供半导体圆片，所述圆片设有若干矩阵排列的芯片，所述芯片之间设有划片槽；所述圆片包括正面及背面，所述芯片的正面即所述圆片的正面，所述芯片的背面即所述圆片的背面；对所述圆片的所述划片槽底部进行第一次切割以形成凹槽，并在所述凹槽底部设置对准标识，所述对准标识与所述凹槽侧壁间隔设置；对准所述对准标识对所述圆片进行第二次切割，以分裂所述圆片。通过上述方式，本发明所提供的实施方式能够提高圆片封装的成品率。

Description

半导体圆片级封装方法及封装用刀具
技术领域
本发明涉及半导体封装领域，特别是涉及一种半导体圆片级封装方法及封装用刀具。
背景技术
半导体集成电路芯片用的安装外壳，起着安放、固定、密封、保护芯片和增强电热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁，芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印制板上的导线与其他器件建立连接。因此，半导体器件的封装对中央处理器和其他大规模集成电路起着重要的作用。
在芯片封装结构中，圆片级封装是在整片晶圆上进行封装和测试，再对其进行塑封，然后将其切割成单颗芯片。
本申请的发明人在长期研发中发现，现有的圆片级封装方法中一般采用二次切割法，先进行预切割形成划片槽，然后进行二次切割将圆片切割为单颗芯片，通常预切割形成的划片槽宽度较大，二次切割时刀片容易切偏，使得部分芯片侧面没有树脂材料保护，使得圆片封装成品率不高。
发明内容
本发明主要解决的技术问题是提供一种半导体圆片级封装方法及封装用刀具，能够提高圆片封装的成品率。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种半导体圆片级封装方法，所述方法包括：提供半导体圆片，所述圆片设有若干矩阵排列的芯片，所述芯片之间设有划片槽；所述圆片包括正面及背面，所述芯片的正面即所述圆片的正面，所述芯片的背面即所述圆片的背面；对所述圆片的所述划片槽底部进行第一次切割以形成凹槽，并在所述凹槽底部设置对准标识，所述对准标识与所述凹槽侧壁间隔设置；对准所述对准标识对所述圆片进行第二次切割，以分裂所述圆片。
为解决上述技术问题，本发明采用的又一个技术方案是：提供一种半导体圆片级封装用刀具，所述刀具包括：刀片，所述刀片的端部设有用于在所述圆片的划片槽底部形成对准标识的留痕部，所述留痕部与所述刀片的端部两对侧间隔设置。
本发明的有益效果是：区别于现有技术的情况，本发明所提供的半导体圆片级封装方法实施方式使用刀片对圆片的划片槽底部进行第一次切割时形成凹槽，并在所述凹槽底部设置对准标识，当进行第二次切割时刀片直接对准对准标识进行切割，进而能够提高切割的精准度，从而提高圆片封装的成品率；另一方面，本发明实施例中对准标识是一次切割形成，与现有技术相比，更为简单、快速。
附图说明
图1是本发明半导体圆片级封装方法一实施方式的流程示意图；
图2是本发明半导体圆片级封装方法所用半导体圆片一实施方式的结构示意图；
图3是利用本发明半导体圆片级封装方法用刀具一实施方式对圆片进行第一次切割的结构示意图；
图4是利用本发明半导体圆片级封装方法用刀具另一实施方式对圆片进行第一次切割的结构示意图；
图5是本发明半导体圆片封装方法另一实施方式的流程示意图；
图6为图5中步骤S501～S505对应的的半导体圆片的封装结构示意图；
图7为图5中步骤S506～S512对应的的半导体圆片的封装结构示意图；
图8为图5中步骤S506～S512对应的半导体圆片封装另一实施方式的结构示意图；
图9为本发明半导体圆片级封装器件一实施方式的结构示意图。
具体实施方式
请参阅图1，图1为本发明半导体圆片级封装方法一实施方式的流程示意图，该方法包括：
S101：提供半导体圆片，圆片设有若干矩阵排列的芯片，芯片之间设有划片槽；圆片包括正面及背面，芯片的正面即圆片的正面，芯片的背面即圆片的背面；
具体地，本发明所提供的半导体圆片级封装方法是在半导体圆片上进行封装切割形成单颗封装芯片，请结合图2，图2为半导体圆片一实施方式的结构示意图。该圆片100设有正面及背面，图2为正面示意图，其中，正面为功能面，背面为非功能面，该圆片100的正面阵列分布若干芯片10，这些芯片10之间设有若干划片槽20。其中，芯片10为硅基底、锗基底、绝缘体上硅基底其中的一种，芯片10内形成有半导体器件(未图示)及焊盘，半导体器件与焊盘可以位于芯片的同一侧表面，也可以位于芯片的不同侧表面。当半导体器件与焊盘位于芯片的不同侧表面时，利用贯穿芯片的硅通孔将焊盘与半导体器件电学连接。在本实施例中，半导体器件与焊盘同位于圆片的正面，半导体器件与焊盘电学连接，利用焊盘将芯片中的电路结构与外电路电连接。
S102：对圆片的划片槽底部进行第一次切割以形成凹槽，并在凹槽底部设置对准标识，对准标识与凹槽侧壁间隔设置；
具体地，请结合图3-图4，其中图3为利用本发明半导体封装用刀具一实施方式对圆片进行第一次切割的结构示意图，图4为利用本发明半导体封装用刀具另一实施方式对圆片进行第一次切割的结构示意图。本发明所提供的刀片的端部设有用于在圆片的划片槽底部形成对准标识的留痕部，留痕部与刀片的端部两对侧间隔设置，在一个应用场景中，留痕部为凸肋，即利用刀片端部具有凸肋的刀片对圆片的划片槽底部进行第一次切割以形成凹槽，凸肋在凹槽底部形成对准标识。在一个实施方式中，如图3所示，如图3所示，刀片30的刀片端部为“凸”字型结构，其中，刀片30的刀片端部的线槽中每个角的角度均为90°，刀片30在圆片31上切割形成的对应的凹槽32的中部为一凹陷结构320，对准标识为凹陷结构320的两条侧壁a、b；在另一个实施方式中，如图4所示，刀片40的刀片端部的线槽中的每个角度为钝角；刀片40在圆片41上切割形成的对应的凹槽42的中部为一凹陷结构420，对于凹陷结构420来说，其凹陷结构是一个倒梯字型结构，其对准标识为侧壁e、f或者侧壁c、d；本实施例中，只是举例示意画出两种事例，在其他实施例中，刀片端部也可为与上述实例类似的“凸”字型结构，本发明对此不作限定。
S103：对准对准标识对圆片进行第二次切割，以分裂圆片。
下面将以刀片端部为凸肋为例具体说明本发明封装方法的步骤，请参阅图5-图8，其中图5为本发明半导体圆片封装方法另一实施方式的流程示意图，图6为图5中步骤S501～S505对应的的半导体圆片的封装结构示意图，图7为图5中步骤S506～S512对应的的半导体圆片的封装结构示意图，图8为图5中步骤S506～S512对应的半导体圆片封装另一实施方式的结构示意图。
S501：提供芯片，芯片表面设有焊盘；请参阅6a，在本实施例中，半导体圆片的正面阵列分布若干芯片(图未示)，芯片包括焊盘601、基底600，其中基底600材料为硅，在其他实施例中还可为其他。另外，关于圆片的详细介绍可参见图2以及图2对应的相关说明。通常在芯片上形成焊盘601的方式为：首先在圆片600表面的芯片(图未示)上形成焊盘601，然后在圆片600表面涂覆一层钝化层602以保护圆片600，接着通过曝光显影或者其他手段将钝化层602对应焊盘601的位置形成第一开口603，最后所形成的结构如图6a所示。
S502：在焊盘表面形成种子层；请参阅图6b，在圆片600的表面形成种子层604，种子层604的材料为铝、铜、金、银其中的一种或几种的混合物，形成种子层604的工艺为溅射工艺或物理气相沉积工艺。当种子层604的材料为铝时，形成种子层604的工艺为溅射工艺，当种子层604的材料为铜、金、银其中的一种，形成种子层604的工艺为物理气相沉积工艺。在本实施例中，种子层604的材料为铝。
S503：在种子层表面形成掩膜层，并在掩膜层对应焊盘的位置设置开口；请参阅图6c，在上述种子层604的表面形成掩膜层605，并在掩膜层605位于焊盘601上方的位置设置开口606；具体地，掩膜层605的材料为光刻胶、氧化硅、氮化硅、无定形碳其中的一种或几种，在本实施例中，掩膜层605的材料为光刻胶。利用光刻工艺在掩膜层605内形成贯穿掩膜层605的开口606，开口606位于焊盘601上方，开口606后续用于形成柱状电极。
S504：在开口内形成金属端子；请参阅图6d，利用电镀工艺在开口606内形成金属端子607，金属端子607的材料为铜或其他合适的金属；在一个应用场景中，将种子层604与电镀的直流电源的阴极相连接，直流电源的阳极位于硫酸铜的水溶液中，将S504步骤形成的整体浸泡在硫酸铜溶液中，然后通直流电，在开口606暴露出的种子层604表面形成铜柱，作为金属端子607。在本实施方式中金属端子607的高度低于开口606的深度，在其他实施方式中金属端子607的高度也可以与开口606的深度相同。
S505：去除掩膜层以及金属端子以外的种子层；请参阅图6e，利用光刻工艺将圆片600表面的掩膜层605去除，暴露出的种子层604；然后利用湿法刻蚀工艺或干法刻蚀工艺去除暴露出的部分种子层604，仅保留位于金属端子607下方的种子层604；在本实施例中，焊盘601的材料为铝、铜、金或银等，可利用焊盘601和后续形成的种子层604及金属端子607与外电路实现电连接。
下面首先以图3中所示刀片为例对步骤S506～S512作详细说明。
S506：利用刀片端部具有凸肋的刀片对圆片进行第一次切割以形成凹槽，并在凹槽底部设置对准标识；请参阅图7a，为示意清楚，S506步骤以及之后的步骤示意图将S501-S505步骤中的部分元件省略画出，仅保留圆片700和金属端子701。其中，图7a中凹槽为刀片端部为图3中刀片所切割出来的凹槽，其对准标识设置方法参见图3对应的相关说明，在此不再赘述。
S507：在圆片正面形成塑封层；请参阅图7b，在圆片700的正面填充液态或者粉末态树脂，使圆片700正面的金属端子701全部覆盖在树脂材料内，固化后形成塑封层702。
S508：研磨塑封层以使金属端子表面裸露；请参阅图7c。
S509：在金属端子表面设置焊球或形成焊接层；如图7d所示，在金属端子701表面设置焊球703，形成焊球703的工艺包括焊锡膏形成工艺及回流焊工艺两个步骤，先利用焊锡膏形成工艺将焊锡膏形成于金属端子701表面，再利用回流焊工艺将焊锡膏进行回流，使得形成的焊球703包裹在金属端子701的顶部。在本实施方式中，在金属端子701表面植球，在其他实施方式中，也可以利用无电解化学镀的方法对金属端子701进行表面处理，形成焊接层，焊接层的材质可以是锡或锡合金。
S510：研磨圆片的背面直至暴露出凹槽内填充的塑封层同时凹陷结构仍存在；如图7e所示，将上述植球后的圆片700放入载具中，研磨圆片700的背面直至切割的凹槽内树脂刚刚露出。
S511：在研磨后的圆片的背面形成背胶层；请参阅图7f，将步骤S511中减薄后的圆片700的背面印刷一层液态树脂材料，烘干后形成背胶层704。该背胶层704的厚度为20～40微米，可以为30微米等数值，该背胶层704可以保护圆片700的背面不发生崩边、划伤。在本实施方式中，树脂材料可以是透明或者非透明材料，当树脂材料为透明材料时，所形成的背胶层704也是透明的，从圆片700的背面可以清楚地显露出对准标识的位置，从而也可以从圆片700的背面对圆片进行第二次切割。
S512：从圆片正面或者背面对准对准标识对圆片进行第二次切割；请参阅图7g，当从圆片700正面进行第二次切割时，切断对准标识边界a、b内的塑封层702及背胶层704，从而分离圆片700上阵列式排布的各个芯片；在另一个应用场景中，请参阅图7g'，当背胶层704为透明材质时，也可以从圆片700的背面进行第二次切割，这是因为从背面也可以清楚看到圆片700与塑封层702颜色的不同，进而可以清楚地看到对准标识，其切割方式与从正面切割相同，在此不再赘述。另外，在本实施例中是采用刀片进行第二次切割，在其他实施例中还可采用激光、等离子体或火焰的方法进行切割。
下面以图4中所示刀片为例对步骤S506～S512作进一步说明。
请参阅图8，其对应步骤S506～S512中的每一步步骤过程与上述实施例中相同，仅涉及凹槽结构的变化，在此不再赘述；请参阅图8g，当从圆片的正面对准对准标识进行切割时，本示意图中是以边界c、d为对准标识进行切割，当然在其他实施例中，也可以以边界e、f为对准标识进行切割；请参阅图8g'，当背胶层为透明材质时，也可以从圆片的背面进行第二次切割，这是因为从背面也可以清楚看到圆片与塑封层颜色的不同，进而可以清楚地看到对准标识e、f。
请参阅图9，图9为本发明半导体圆片级封装器件一实施方式的结构示意图，其中图9a为利用图3中刀片切割后所形成的封装器件结构示意图，图9b为利用图4中刀片切割后所形成的封装器件结构示意图。
以图9a为例，该器件包括：圆片90，圆片90包括正面900、背面901和侧面902，其中侧面902包括台阶部903，台阶部903的顶面连接划片槽的底面。在一个应用场景中，该器件还包括：塑封层92，塑封层92覆盖圆片90的正面900及台阶部902；焊盘94，设置于圆片90的正面900；种子层96，设置于焊盘94背对圆片90的一侧上；金属端子98，设置于种子层96背对圆片90的一侧上；其中，焊盘94、种子层96和金属端子98电连接，塑封层92覆盖焊盘94、种子层96、以及金属端子98，需要注意的是，金属端子98背对圆片90的一侧的表面无塑封层92覆盖；焊料球或焊接层91，设置于金属端子98背对圆片90的一侧，且与金属端子98电连接；背胶层93，覆盖圆片90的背面901。
图9b中的结构与图9a中除台阶部95结构不同之外，其余结构相同，在此不再赘述。图9b中台阶部95具有一倾斜的坡度，这是由于图4中刀片切割所形成的。
总而言之，区别于现有技术的情况，本发明所提供的半导体圆片级封装方法实施方式使用刀片对圆片的划片槽底部进行第一次切割时形成凹槽，并在所述凹槽底部设置对准标识，当进行第二次切割时刀片直接对准对准标识进行切割，进而能够提高切割的精准度，从而提高圆片封装的成品率；另一方面，本发明实施例中对准标识是一次切割形成，与现有技术相比，更为简单、快速。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种半导体圆片级封装方法，其特征在于，包括：
提供半导体圆片，所述圆片设有若干矩阵排列的芯片，所述芯片之间设有划片槽；所述圆片包括正面及背面，所述芯片的正面即所述圆片的正面，所述芯片的背面即所述圆片的背面；
使用刀片端部具有凸肋的刀片对所述圆片的划片槽底部进行第一次切割以形成凹槽，所述凸肋在所述凹槽底部形成对准标识，所述对准标识与所述凹槽侧壁间隔设置；
对准所述对准标识对所述圆片进行第二次切割，以分裂所述圆片；
其中，所述刀片的所述刀片端部为“凸”字型结构，所述刀片的刀片端部的线槽中每个角的角度均为90°，所述刀片在所述圆片上切割形成的所述凹槽的中部为一凹陷结构，所述对准标识为所述凹陷结构的两条侧壁。
2.根据权利要求1所述的方法，其特征在于，所述对准所述对准标识对所述圆片进行第二次切割之前包括：
在所述圆片的正面形成塑封层，所述塑封层填充所述凹槽；
研磨所述圆片的背面直至暴露出所述凹陷结构内填充的所述塑封层。
3.根据权利要求2所述的方法，其特征在于，
所述对准所述对准标识对所述圆片进行第二次切割之前包括：在研磨后的所述圆片的背面形成背胶层。
4.根据权利要求3所述的方法，其特征在于，
所述对准所述对准标识对所述圆片进行第二次切割包括：从所述圆片的正面对准所述对准标识进行切割，直至切割掉所述对准标识边界内的所述背胶层。
5.根据权利要求3所述的方法，其特征在于，
所述对准所述对准标识对所述圆片进行第二次切割包括：从所述圆片的背面对准所述对准标识进行切割，直至切割掉所述对准标识边界内的所述塑封层。
6.根据权利要求2所述的方法，其特征在于，所述在所述圆片的正面形成塑封层之前包括：
提供所述芯片，所述芯片表面设有焊盘；
在所述焊盘表面形成种子层；
在所述种子层表面形成掩膜层，并在所述掩膜层对应所述焊盘的位置设置开口；
在所述开口内形成金属端子；
去除所述掩膜层以及所述金属端子以外的所述种子层。
7.根据权利要求6所述的方法，其特征在于，
所述在所述圆片的正面形成塑封层包括：在所述圆片的正面形成塑封层，并使所述塑封层覆盖所述金属端子。
8.根据权利要求7所述的方法，其特征在于，所述在所述圆片的正面形成塑封层之后包括：
研磨所述塑封层以使所述金属端子表面裸露；在所述金属端子表面设置焊球或形成焊接层。
9.一种半导体圆片级封装用刀具，其特征在于，包括：
刀片，所述刀片的端部设有用于在所述圆片的划片槽底部形成对准标识的留痕部，所述留痕部与所述刀片的端部两对侧间隔设置；
其中，所述留痕部为凸肋，所述刀片的刀片端部的线槽中每个角的角度均为90°。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108032358A (zh) * 2018-01-18 2018-05-15 无锡奥芬光电科技有限公司 一种树脂滤光片的切割工艺
CN111199951B (zh) * 2018-11-20 2021-12-03 中芯集成电路（宁波）有限公司 半导体器件及其制作方法、对位标记的制作方法
CN112490130A (zh) * 2020-11-25 2021-03-12 通富微电子股份有限公司 芯片封装方法、芯片封装结构及散热封装器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107164A (en) * 1998-08-18 2000-08-22 Oki Electric Industry Co., Ltd. Using grooves as alignment marks when dicing an encapsulated semiconductor wafer
CN102037563A (zh) * 2008-05-13 2011-04-27 富士电机系统株式会社 半导体器件及其制造方法
CN103325673A (zh) * 2012-03-23 2013-09-25 万国半导体股份有限公司 一种支持从晶圆背面实施切割的芯片封装方法
CN103871993A (zh) * 2009-01-22 2014-06-18 瑞萨电子株式会社 半导体器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4694845B2 (ja) * 2005-01-05 2011-06-08 株式会社ディスコ ウエーハの分割方法
US8647963B2 (en) * 2009-07-08 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of wafer level chip molded packaging

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107164A (en) * 1998-08-18 2000-08-22 Oki Electric Industry Co., Ltd. Using grooves as alignment marks when dicing an encapsulated semiconductor wafer
CN102037563A (zh) * 2008-05-13 2011-04-27 富士电机系统株式会社 半导体器件及其制造方法
CN103871993A (zh) * 2009-01-22 2014-06-18 瑞萨电子株式会社 半导体器件及其制造方法
CN103325673A (zh) * 2012-03-23 2013-09-25 万国半导体股份有限公司 一种支持从晶圆背面实施切割的芯片封装方法

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