CN107017024B

CN107017024B - 半导体装置和半导体集成电路

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Publication number: CN107017024B
Application number: CN201611108091.6A
Authority: CN
Inventors: 河江政幸; 野口隆史; 米山敦夫
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2015-12-18
Filing date: 2016-12-06
Publication date: 2021-04-16
Anticipated expiration: 2036-12-06
Also published as: JP2017111848A; US20180090215A1; US9837162B2; US20170178735A1; JP6495160B2; US10157679B2; CN107017024A

Abstract

本发明涉及半导体装置和半导体集成电路。提供一种半导体装置，能够迅速稳定用于控制电流源的控制电压。半导体装置包括滤波器电路，该滤波器电路被设置在控制电压产生电路与电流源之间，并且去除控制电压的噪声。所述滤波器电路包括：第一电阻元件，其被设置在控制电压产生电路与输出控制电压的输出节点之间；第一电容元件，其被设置在输出节点与第一电压之间；第二电容元件，其经由第一开关元件来被耦合在输出节点与第一电压之间。当第一开关元件为非导通时，第二电容元件被耦合在第一电压与第二电压之间。当第一开关元件为导通时，第二电容元件通过输出节点来与第一电容元件耦合。

Description

半导体装置和半导体集成电路

相关申请的交叉引用

通过引用将于2015年12月18日提交的日本专利申请No.2015-247356的公开的包括说明书、附图和摘要的全部内容合并于此。

技术领域

本公开涉及半导体装置以及具有滤波器电路的半导体集成电路。

背景技术

在现有技术中，就半导体集成电路而言，对于通用存储器——例如闪速存储器——非常需要低功耗和高速性能。

通常，向闪速存储器等等提供了各种模式来满足低功耗要求。例如采用这样的方法，其中提供低功耗模式并停止电源电路。

此外，为了满足高速性能，例如需要迅速稳定从闪速存储器中包括的电源电路输出的电压。

就此而言，日本未审专利申请No.2001-319488提出一种稳定从偏置电路输出的偏置电压的方法，以保证读取系统电路的高速性能。

发明内容

另一方面，已知来自整个半导体集成电路的反馈噪声出现在从偏置电路输出的偏置电压中，并且作为针对这个问题的反制措施，采用这样的配置，其中向电源电路(例如偏置电路)提供去除噪声的滤波器电路。

但是，存在这样的问题，由于受到滤波器电路的电容分量影响，对于从电源电路输出的电压电平而言要花时间来稳定到期望的电压电平。

根据本说明书和附图的描述，其他对象和新颖性特征将变得显而易见。

根据实施例，半导体装置包括：电流源；控制电压产生电路，其输出用于控制电流源的控制电压；以及滤波器电路，其设置在控制电压产生电路与电流源之间，并去除所述控制电压的噪声。滤波器电路包括：第一电阻元件，其设置在控制电压产生电路与输出控制电压的输出节点之间；第一电容元件，其设置在输出节点与第一电压之间；第二电容元件，其与第一电容元件并联耦合在输出节点与第一电压之间；第一开关元件，其设置在第二电容元件与输出节点之间。当第一开关元件是非导通时，第二电容元件耦合在第一电压与第二电压之间。当第一开关元件导通时，第二电容元件通过输出节点与第一电容元件耦合。

根据实施例，能够迅速稳定用于控制电流源的控制电压。

附图说明

图1是基于实施例的半导体集成电路的整体配置的示意图。

图2是用于说明基于实施例的存储器模块8的配置的示意图。

图3是用于说明基于实施例的存储器模块8的模式的转变的示意图。

图4是用于说明基于实施例的存储器模块8的待机模式和读取待机模式的转变的示意图。

图5是用于说明基于实施例的数据读取的示意图。

图6是用于说明基于实施例的电源电路24的一部分配置的示意图。

图7是用于说明基于实施例的具有电荷共享的滤波器电路55的配置的示意图。

图8是用于说明比较例的电源电路的一部分配置的示意图。

图9是用于说明基于实施例，根据激活信号AMP产生控制电压产生电路的控制电压的示意图。

图10是用于说明在电源电路24中启动时间和电流消耗之间关系的示意图。

具体实施方式

下面参照附图详细描述实施例。在附图中，用相同的标记表示相同或对应的部件，且不再重复其描述。

A.整体配置

图1是基于实施例的半导体集成电路的整体配置的示意图。

如图1所示，在本示例中，将描述单芯片微型计算机(又称为数据处理器或微处理器)作为半导体集成电路1的示例。虽然没有特别限制，但是微型计算机是通过已知的半导体集成电路制造技术形成在例如单晶硅的一个半导体衬底(芯片)上。

半导体集成电路1包括具有闪速存储器的存储器模块。

半导体集成电路1包括内部总线2、CPU(中央处理器)3、RAM(随机访问存储器)4、总线控制器5、振荡器6、分频电路7、存储器模块8、电源电路9、输入/输出端口(I/O)10、以及外围电路11。

外围电路11包括AD转换器和定时计数器。

内部总线2包括地址总线、数据总线和控制总线。

电路模块通过内部总线2相互耦合，并执行数据传输/接收。

CPU 3控制整个半导体集成电路1。CPU 3包括指令控制单元和执行单元。CPU 3将获取的指令解码，并根据解码结果在执行单元中执行算术处理。

RAM 4用作CPU 2的工作区域等等。

总线控制器5执行内部总线2的仲裁控制，并利用内部总线2控制数据传输/接收。具体而言，总线控制器5响应来自CPU 3的访问请求，并根据访问的目标地址执行访问周期数目、等待状态数目、总线宽度等等的仲裁控制。

振荡器6产生时钟信号。振荡器6与分频电路7耦合，并通过将时钟信号的频率分频来产生和输出用于控制各种电路的操作参考时钟信号和其它内部时钟信号。

存储器模块8具有闪速存储器(作为示例)，并存储CPU 3的操作程序、数据等等。

电源电路9产生各种电路模块的电压。

CPU 3对存储器模块8执行擦除和写入控制。

在装置测试阶段或制造阶段，外部写入装置(附图中未示出)可通过输入/输出端口10直接对存储器模块8执行擦除和写入控制。

在上电之后，半导体集成电路1内部在复位信号的低电平期间被初始化。当通过复位信号的高电平释放复位时，CPU 3启动由地址0等等中的向量指定的程序区域中程序的执行。

图2是用于说明基于实施例的存储器模块8的配置的示意图。

如图2所示，存储器模块8包括输入/输出电路21、控制电路22、地址缓冲器23、电源电路24、预解码器25、行解码器/驱动器26、写锁存器27、感测放大器电路28、列解码器29、存储器阵列30、源解码器/驱动器31、以及电流源32。

存储器阵列30包括按照矩阵形式布置的多个闪速存储器。

输入/输出电路21耦合到外侧内部总线2，并传输和接收数据和命令。

控制电路22控制存储器模块8中的每个电路。

地址缓冲器23耦合到外侧内部总线2并保持用于访问存储器阵列30的地址。

电源电路24向存储器模块8中的每个电路提供必要的电压。具体而言，电源电路24产生用于写入和擦除的电压，并产生用于驱动电流源32的电压。

预解码器25将用于访问存储器阵列30的地址预解码。

行解码器/驱动器26将来自地址缓冲器23的行地址X解码并驱动字线。

写锁存器27耦合到电流源32并保持要写入存储器阵列30的数据。

感测放大器电路28在数据读取期间将从存储器阵列30读取的信号放大，并输出该信号作为读取数据。

列解码器29将来自地址缓冲器23的列地址Y解码并选择位线等等。

源解码器/驱动器31驱动源线。

如图3所示，这里示出这样的情况，其中模式从待机模式转变为读取待机模式以及模式从读取待机模式转变为读取模式或写入/擦除模式。

待机模式是低功耗模式。在待机模式中，将存储器模块8内部的电源电路24和电流源32设置为非激活的模式。作为示例，根据从CPU 3输入的待机信号STBYP(“L”电平)的输入，执行从低功耗模式的返回操作。在本示例中，模式从待机模式转变为读取待机模式。因此，将存储器模块8内部的电源电路24和电流源32设置为激活的模式。

然后，模式从读取待机模式转变为读取模式，并执行数据读取。

另一方面，根据从CPU 3输入的待机信号STBYP(“H”电平)的输入，模式从读取待机模式转变为待机模式(其是低功耗模式)。

如图4所示，示出这样的情况，其中存储器模块8的模式根据从CPU3输入的待机信号STBYP而转变。具体而言，示出这样的情况，其中当待机信号STBYP为“L”电平时设置读取待机模式。当待机信号STBYP在时间T1处转变为“H”电平时，模式从读取待机模式转变为待机模式。

接着，当在时间T2处待机信号STBYP转变为“L”电平时，模式从待机模式转变为读取待机模式。

另一方面，当模式从待机模式转变为读取待机模式时，将存储器模块8内部的电源电路24和电流源32设置为激活的模式，从而提供预定的等待状态，直到来自电源电路24的电压和来自电流源32的电流稳定。在本示例中，在等待一个等待时间tW＝Pμs之后，模式在时间T3处转变为读取待机模式。

图5是用于说明基于实施例的数据读取的示意图。

如图5所示，在读取待机模式下，根据来自CPU 3的指令中包括的芯片启用信号CE，模式转变为读取模式，以从存储器模块8读取数据。

作为示例，在时间T4处，根据芯片启用信号CE的“L电平”，模式从读取待机模式转变为读取模式。

然后，存储器模块8与通过分频电路7产生的内部时钟信号CLK同步操作。

当内部时钟信号CLK从“L电平”上升为“H电平”时，通过存储器模块8的地址缓冲器23锁存从外部输入的外部地址信号AD。

锁存的外部地址信号AD分别作为X地址和Y地址输出到预解码器25和列解码器29。然后，将通过预解码器25预解码的信号输入到行解码器/驱动器26。然后，行解码器/驱动器26基于X地址执行行选择。此外，列解码器29将Y地址解码并执行列选择。由此，访问存储器阵列30中的指定存储器单元，并从存储器单元读取数据。

然后，通过输入/输出电路21将已经读取的读取数据DOUT输出到内部总线2。

在本示例中，示出这样的情况，其中在读取模式下根据外部地址信号AD的输入来读取数据两次。

在时间T5处，根据芯片启用信号CE的“H电平”，模式从读取模式转变为读取待机模式。

如图6所示，电源电路24包括控制电压产生电路以及具有电荷共享的滤波器电路55。

具有电荷共享的滤波器电路55设置在控制电压产生电路和电流源32之间，并去除控制电压的噪声。在本示例中，提供包括电阻元件和电容元件的低通滤波器电路。基于电阻元件的电阻分量和电容元件的电容分量来设置滤波器电路的截止频率。

稍后描述的具有电荷共享的滤波器电路55设置了可以共享电荷的电路。可以共享电荷的电路根据激活信号EAMP操作。

控制电压产生电路输出用于控制电流源的控制电压。

控制电压产生电路包括运算放大器(AMP)50、P沟道MOS晶体管MOS1、以及电阻元件R1和R2。

P沟道MOS晶体管MOS1的源极耦合到电源电压VCC，且漏极耦合到电阻元件R1。P沟道MOS晶体管MOS1的栅极接收AMP 50的输出信号。

根据激活信号EAMP激活AMP 50。在本示例中，根据激活信号EAMP(“H”电平)激活AMP 50，且根据激活信号EAMP(“L”电平)使AMP 50去激活。

在待机模式中，将激活信号EAMP设置为“L”电平。在读取待机模式中，将激活信号EAMP设置为“H”电平。

电阻元件R1和R2的耦合节点被反馈到AMP 50并耦合到其中一个输入端子。

AMP 50的其他输入端子接收基准电压Vref的输入。AMP 50调节输出到P沟道MOS晶体管MOS1的电压，使得电阻元件R1和R2的耦合节点的电压与基准电压Vref相同。

具有电荷共享的滤波器电路55耦合到AMP 50的输出，去除从AMP 50输出的控制电压的噪声分量，然后将控制电压输出到电流源32。

电流源32接收从AMP 50输出的控制电压，并且被调节为使得与流过电阻元件R1和R2的电流相同的电流进行流动。

如图7所示，具有电荷共享的滤波器电路55包括电阻元件R、电容元件C1和C2、以及开关元件SW1和SW2。电容元件C1和C2以及开关元件SW1和SW2形成电荷共享电路。

开关元件SW1包括传输栅极。具体而言，开关元件SW1包括相互并联耦合的N沟道MOS晶体管和P沟道MOS晶体管。激活信号EAMP被输入到N沟道MOS晶体管的栅极。激活信号EAMP的反相信号/EAMP被输入到P沟道MOS晶体管的栅极。开关元件SW2包含N沟道MOS晶体管。激活信号EAMP的反相信号/EAMP被输入到N沟道MOS晶体管的栅极。

电阻元件R设置在控制电压产生电路与输出节点N1之间。

电容元件C1设置在输出节点N1与电源电压VCC之间。

电容元件C2通过与电容元件C1并联的开关元件SW1耦合在输出节点N1与电源电压VCC之间。

电容元件C2耦合在电源电压VCC与内部节点N2之间。

开关元件SW1设置在输出节点N1与内部节点N2之间，并根据激活信号EAMP被设置为导通/非导通状态(ON/OFF)。

开关元件SW2设置在内部节点N2与接地电压VSS之间，并根据激活信号EAMP的反相信号/EAMP设置为导通/非导通状态(ON/OFF)。

开关元件SW2根据激活信号EAMP的反相信号/EAMP与开关元件SW1互补地操作。当开关元件SW1处于导通状态时，开关元件SW2处于非导通状态，而当开关元件SW1处于非导通状态时，开关元件SW2处于导通状态。

在待机模式中，将激活信号EAMP设置为“L”电平。在这种情况下，将AMP 50的输出设置为“H”电平，使得P沟道MOS晶体管MOS1处于非导通状态。因此，到电阻元件R1和R2的电流被关断。

下面描述具有电荷共享的滤波器电路55。根据激活信号EAMP(“L”电平)，开关元件SW1变为非导通状态，且开关元件SW2变为导通状态。因此，电容元件C1被充电至电源电压VCC。

另一方面，开关元件SW2处于导通状态，使得电容元件C2耦合到接地电压VSS并且被充电至接地电压VSS。

接着，在读取待机模式中，将激活信号EAMP设置为“H”电平。在这种情况下，AMP 50被激活并调整输出到P沟道MOS晶体管MOS1的电压，使得电阻元件R1和R2的耦合节点的电压与基准电压Vref相同。

与此同时，根据激活信号EAMP(“H”电平)，开关元件SW1变为导通状态，且开关元件SW2变为非导通状态。由此，启动电荷共享电路的操作。电容元件C1与C2耦合，使得充电至电源电压VCC的电容元件C1的电荷被通过开关元件SW1充电至接地电压VSS的电容元件C2共享并为电容元件C2充电。

在输出节点N1的电压与内部节点N2的电压变为相同之后，调节从AMP 50输出的控制电压，使得电阻元件R1与R2的耦合节点的电压变为与基准电压Vref相同，且控制电压通过输出节点N1输出到电流源32。

图8是用于说明比较例的电源电路的一部分配置的示意图。

如图8所示，电源电路的滤波器电路的配置与图6所示配置不同。在本示例中示出这样的情况，其中提供滤波器电路51(其是正常低通滤波器电路)来代替具有电荷共享的滤波器电路55。滤波器电路51不包括电荷共享电路。

如图9所示，响应于激活信号EAMP从“L”电平上升到“H”电平，激活AMP 50，同时，电荷共享电路开始操作。因此，输出节点N1与内部节点N2电耦合，并且被设置为电源电压VCC与接地电压VSS之间的中间电压。在电容元件C1的电荷和电容元件C2的电荷变为相同之后，调节从AMP 50输出的控制电压，使得电阻元件R1与R2的耦合节点的电压变为与基准电压Vref相同。然后，将控制电压调节为目标电压。

另一方面，如图9所示，尽管在比较电路中也响应于激活信号EAMP从“L”电平上升到“H”电平而激活AMP 50，但是通过滤波器电路51的电容分量，将控制电压逐渐从电源电压VCC调节为目标电压。

因此，基于本实施例，通过设置具有电荷共享的滤波器电路55，可以迅速将控制电压调节为目标电压。由此，可以显著缩短图4所述的等待时间tW，使得可以迅速将模式从待机模式转变为读取待机模式。

如图10所示，作为启动时间和电流消耗之间的关系，有必要增加电流消耗以缩短启动时间。也就是说，有必要增加AMP 50的操作电压以增加电流消耗。

基于本实施例的具有电荷共享的滤波器电路55通过电荷共享电路的电荷移动来调整电压，使得可以迅速将控制电压调节为目标电压，而不增加电流消耗。

当开关SW1导通时，电容元件C1和C2充当低通滤波器电路。

基于电容元件C1和C2以及电阻元件R1来设置滤波器电路的截止频率。因此，与比较电路的滤波器电路51相比，不必设置冗余的电容元件，并且只添加开关元件SW1和SW2，因此可以抑制电路尺寸的扩大。

在本示例中，开关元件SW1包括P沟道MOS晶体管和N沟道MOS晶体管两者。但是，开关元件SW1可包括它们的任何一个。

在本示例中，其中将电容元件C1和C2与电源电压VCC耦合的配置被描述为低通滤波器的配置。但是，在高通滤波器电路等的情况下，可将电容元件C1和C2与接地电压VSS耦合。

在本示例中，描述这样一种方法，其中在从待机模式到读取待机模式的转变中可以执行高速启动。但是，不限于上述模式转变，例如，该方法也可以类似地应用于这样的情况，其中模式从待机模式转变为读取模式或写入/擦除模式。

在本示例中，描述了由存储器模块8使用的电源电路的配置。但是，不限于存储器模块8，该配置可以类似地应用于另一个半导体装置的电源电路。

尽管基于实施例具体描述了本公开，但是本公开不限于该实施例，并且无需说明，在不脱离本公开范围的情况下，可以对本公开进行各种修改。

Claims

1.一种半导体集成电路，包括：

存储器模块；以及

控制所述存储器模块的控制器，

其中所述存储器模块包括电源电路，

其中所述电源电路包括：

控制电压产生电路，所述控制电压产生电路输出用于控制电流源的控制电压；以及

滤波器电路，所述滤波器电路被设置在所述控制电压产生电路与所述电流源之间，并且去除所述控制电压的噪声；

其中，所述滤波器电路包括：

第一电阻元件，所述第一电阻元件被设置在所述控制电压产生电路与输出所述控制电压的输出节点之间，

第一电容元件，所述第一电容元件被设置在所述输出节点与第一电压之间，

第二电容元件，所述第二电容元件以与所述第一电容元件并联的方式来被耦合在所述输出节点与所述第一电压之间，以及

第一开关元件，所述第一开关元件被设置在所述第二电容元件与所述输出节点之间，

其中，所述第一开关元件在低功耗模式下被设置为非导通状态，并且当从所述低功耗模式返回时被设置为导通状态，以及

其中，所述第二电容元件在所述低功耗模式下被耦合在所述第一电压与第二电压之间，并且当从所述低功耗模式返回时通过所述输出节点来与所述第一电容元件耦合。

2.根据权利要求1所述的半导体集成电路，其中，

所述滤波器电路还包括第二开关元件，所述第二开关元件被设置在位于所述第二电容元件与所述第一开关元件之间的内部节点和所述第二电压之间，并且所述第二开关元件与所述第一开关元件互补地操作。

3.根据权利要求1所述的半导体集成电路，其中，

当所述第一开关元件为导通时，基于所述第一电阻元件的电阻分量以及所述第一电容元件和所述第二电容元件的电容分量来设置所述滤波器电路的截止频率。

4.根据权利要求2所述的半导体集成电路，其中，所述控制电压产生电路包括：

晶体管，所述晶体管的源极与所述第一电压耦合，

第二电阻元件，所述第二电阻元件被设置在所述晶体管的漏极和所述第二电压之间，以及

运算放大器，所述运算放大器基于在所述晶体管与所述第二电阻元件之间的耦合节点的电压以及基准电压的输入，来将所述控制电压输出到所述晶体管的栅极。

5.根据权利要求4所述的半导体集成电路，

其中，根据激活信号来激活所述运算放大器，以及

其中，所述第一开关元件和所述第二开关元件接收所述激活信号的输入。

6.根据权利要求2所述的半导体集成电路，其中，

所述第一开关元件和所述第二开关元件中的每一个是由MOS晶体管形成的。

7.根据权利要求1所述的半导体集成电路，其中，

所述控制器指令所述存储器模块来从所述低功耗模式移动到读取待机模式。