[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN106888013A - 时脉及数据恢复装置及方法 - Google Patents

时脉及数据恢复装置及方法 Download PDF

Info

Publication number
CN106888013A
CN106888013A CN201610255710.8A CN201610255710A CN106888013A CN 106888013 A CN106888013 A CN 106888013A CN 201610255710 A CN201610255710 A CN 201610255710A CN 106888013 A CN106888013 A CN 106888013A
Authority
CN
China
Prior art keywords
signal
phase
clock signal
data
sampled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610255710.8A
Other languages
English (en)
Other versions
CN106888013B (zh
Inventor
谢鸿元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Publication of CN106888013A publication Critical patent/CN106888013A/zh
Application granted granted Critical
Publication of CN106888013B publication Critical patent/CN106888013B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本申请公开了一种时脉及数据恢复装置及方法，该时脉及数据恢复装置包含振荡器、取样器、相位检测器、相位旋转器及回路滤波器。振荡器产生相位相差90度的参考时脉信号及辅助时脉信号。取样器在各个转态边缘对输入数据信号进行取样以产生多主要取样信号。相位检测器判断输入数据信号的数据转态点相对于参考时脉信号间的相位差。相位旋转器根据相位差旋转主要取样信号及该参考时脉信号的相位。回路滤波器产生控制信号至振荡器，以根据数据转态点相对于旋转后的参考时脉信号的相位差改变参考时脉信号和辅助时脉信号的相位。

Description

时脉及数据恢复装置及方法
技术领域
本申请涉及一种时脉及数据恢复技术，且特别涉及一种时脉及数据恢复装置及方法。
背景技术
突发通信模式在点对多点光纤接入系统中被广为使用。近来，在建立芯片与芯片间的通信连结时，也需要突发模式的运作来节省功率消耗。功率的节省成效仰赖于此连结能多快被开启和关闭。根据突发数据来使连结开启及关闭，可使时脉及数据恢复装置降低锁定时间。然而，如何将锁定时间降低至几十个位元时间内，是最大的挑战。
因此，如何设计一个新的时脉及数据恢复装置及方法来解决上述的问题，乃为此一业界亟待解决的问题。
发明内容
因此，本申请提供一种时脉及数据恢复装置，包含振荡器、取样器、相位检测器、相位旋转器及回路滤波器。振荡器产生相位相差90度的参考时脉信号及辅助时脉信号，且参考时脉信号及辅助时脉信号具有多转态边缘，转态边缘其中之一为数据取样边缘。取样器在各个转态边缘对输入数据信号进行取样，以产生多主要取样信号。相位检测器将各主要取样信号与数据取样边缘进行比较，进一步判断输入数据信号的数据转态点相对于参考时脉信号间的相位差。相位旋转器根据相位差旋转主要取样信号及该参考时脉信号的相位，以使相位检测器接收旋转后的主要取样信号及旋转后的参考时脉信号。回路滤波器产生控制信号至振荡器，以根据数据转态点相对于旋转后的参考时脉信号的相位差改变参考时脉信号和辅助时脉信号的相位。
本申请的另一态样是在提供一种时脉及数据恢复装置，包含锁相回路单元、一对相位内插器、取样器、相位检测器、控制单元及回路滤波器。锁相回路单元配置以产生原始时脉信号。相位内插器配置以接收原始时脉信号并分别产生相位相差90度的参考时脉信号及辅助时脉信号，且参考时脉信号及辅助时脉信号具有多转态边缘，转态边缘其中之一为数据取样边缘。取样器配置以在各个转态边缘对输入数据信号进行取样，以产生多主要取样信号。相位检测器配置以将各主要取样信号与数据取样边缘进行比较，进一步判断输入数据信号的数据转态点相对于参考时脉信号间的相位差。控制单元配置以根据相位差，通过相位内插器叠加调整相位于参考时脉信号及辅助时脉信号的相位，以使相位检测器接收由取样器产生的调整后的主要取样信号，以判断数据转态点与调整后的参考时脉信号间的相位差位于预设范围。回路滤波器配置以根据相位差，通过相位内插器叠加变化相位于参考时脉信号及辅助时脉信号的相位。
本申请的又一态样是在提供一种时脉及数据恢复方法，包含：产生相位相差90度的参考时脉信号及辅助时脉信号，且参考时脉信号及辅助时脉信号具有多转态边缘，转态边缘其中之一为数据取样边缘。在各个转态边缘对输入数据信号进行取样，以产生多主要取样信号。使相位检测器将各主要取样信号与数据取样边缘进行比较，进一步判断输入数据信号的数据转态点相对于参考时脉信号间的相位差。根据相位差旋转主要取样信号及该参考时脉信号的相位，以使相位检测器接收旋转后的主要取样信号及旋转后的参考时脉信号。产生控制信号至振荡器，以根据数据转态点相对于旋转后的参考时脉信号的相位差改变参考时脉信号和辅助时脉信号的相位。
应用本申请的优点在于利用相位检测器寻找数据转态点相对于参考时脉信号间的相位差，并通过相位旋转器或是相位内插器快速地调整主要取样信号及该参考时脉信号间的相位差至预设范围，以提升相位锁定的效率，达到上述的目的。
附图说明
图1为本申请一实施例中一种电子装置的方块图；
图2为本申请一实施例中在电子装置传送的信号波形图；
图3为本申请一实施例中取样器的方块图；
图4为本申请一实施例中相位检测器的示意图；
图5为本申请一实施例中相位相对于转态边缘的范围的示意图；
图6为本申请一实施例中相位旋转器的方块图；及
图7为本申请一实施例中一种电子装置的方块图。
附图标记说明：
1：电子装置
100：振荡器
102：取样器
104：相位检测器
106：控制单元
108：相位旋转器
110：开关
112：回路滤波器
114：频宽控制器
300、302、304、306：正反器
400、402、404、406：取样单元
408：逻辑模块
410、412、414、416：XOR门
420、422：AND门
600、602、604、606：取样信号多工器
608：时脉多工器
7：电子装置
700：锁相回路单元
702、704：相位内插器
706、708：相位叠加器
710：振荡器
712：相位频率检测器
714：锁相回路滤波器
具体实施方式
图1为本申请一实施例中一种电子装置1的方块图。电子装置1为锁相回路式的时脉及数据恢复装置，包含振荡器100、取样器102、相位检测器104、控制单元106、相位旋转器108、开关110及回路滤波器112。于一实施例中，振荡器100为电压控制式的振荡器，以产生参考时脉信号I-CLK及辅助时脉信号Q-CLK。
一并参照图2，图2为本申请一实施例中电子装置1传送的信号波形图。参考时脉信号I-CLK及辅助时脉信号Q-CLK的相位相差90度。参考时脉信号I-CLK包含正缘IRE及负缘IFE。辅助时脉信号Q-CLK包含正缘QRE及负缘QFE。这些转态边缘将参考时脉信号I-CLK的一周期分隔为四部分，各占据90度的相位。于一实施例中，正缘IRE被选择为数据取样边缘。
取样器102在参考时脉信号I-CLK及辅助时脉信号Q-CLK的各个转态边缘对输入数据信号IDATA进行取样，以产生对应于转态边缘IRE、IFE、QRE及QFE的主要取样信号Ir、If、Qr及Qf。主要取样信号Ir对应于数据取样边缘(即正缘IRE)。
参照图3。图3为本申请一实施例中取样器102的方块图。取样器102包含正反器300、302、304及306，各接收输入数据信号IDATA并根据参考时脉信号I-CLK及辅助时脉信号Q-CLK对输入数据信号IDATA进行取样，以产生主要取样信号Ir、If、Qr及Qf。
于一实施例中，如图1所示，相位旋转器108耦接于取样器102和相位检测器104间，并在初始状态时直接将主要取样信号Ir、If、Qr及Qf传送至相位检测器104。相位检测器104判断输入数据信号IDATA的数据转态点(如图2的数据转态点DT)相对于参考时脉信号I-CLK间的相位差。
参照图4。图4为本申请一实施例中相位检测器104的示意图。相位检测器104包含取样单元400、402、404及406及逻辑模块408。取样单元400、402、404及406在参考时脉信号I-CLK的数据取样边缘(即正缘IRE)对主要取样信号Ir、If、Qr及Qf进行取样，以产生图2所示的次要取样信号Ir_d、If_d、Qr_d及Qf_d。
次要取样信号Ir_d是对应于主要取样信号Ir。根据次要取样信号Ir_d、If_d、Qr_d及Qf_d及主要取样信号Ir的值，将可判断输入数据信号IDATA的数据转态点DT的位置。
因此，逻辑模块408进行逻辑运算，以将各主要取样信号Ir、If、Qr及Qf与主要数据取样信号Ir和次要数据取样信号Ir_d的至少其中一者进行比较，以产生相位检测信号。
如图4所示，逻辑模块408包含XOR门(异或门)410、412、414及416和AND门(与门)420及422。
XOR门410接收次要数据取样信号Ir_d及次要取样信号If_d以产生相位检测信号PD1。次要取样信号If_d对应于由落后于数据取样边缘180度的转态边缘所取样的主要取样信号If。
XOR门412接收次要数据取样信号Ir_d及次要取样信号Qr_d以产生相位检测信号PD2。次要取样信号Qr_d对应于由落后于数据取样边缘90度的转态边缘所取样的主要取样信号Qr。
XOR门414接收主要数据取样信号Ir及次要取样信号If_d以产生相位检测信号PD3。
XOR门416接收主要数据取样信号Ir及次要取样信号Qf_d以产生相位检测信号PD4。次要取样信号Qf_d对应于由落后于数据取样边缘270度的转态边缘所取样的主要取样信号Qf。
AND门420接收相位检测信号PD1及反相的相位检测信号PD2，以产生相位检测信号PD5。
AND门422接收相位检测信号PD3及反相的相位检测信号PD4，以产生相位检测信号PD6。
根据相位检测信号PD1-PD6的逻辑电平的组合，可得到数据转态点DT相对于参考时脉信号I-CLK的相位差。于一实施例中，数据转态点DT的相位差是由数据转态点DT相对于边缘取样边缘(亦即负缘IFE)的四个状况表示。边缘取样边缘与数据取样边缘IRE的相位相差180度。
参考图5。图5为本申请一实施例中相位相对于转态边缘IFE、QRE、IRE及QFE的范围的示意图。四个状况包含：(1)「早」对应于第一象限，表示负缘IFE相对数据转态点DT领先90度以内；(2)「非常早」对应于第二象限，表示负缘IFE相对数据转态点DT领先90度至180度；(3)「晚」对应于第四象限，表示负缘IFE相对数据转态点DT落后90度以内；(4)「非常晚」对应于第三象限，表示负缘IFE相对数据转态点DT落后90度至180度。
于一实施例中，上述的状况是由相位检测信号PD1-PD6的逻辑电平所检测。当相位检测信号PD6具有非低态时，状况是「早」。当相位检测信号PD4具有非低态时，状况是「非常早」。当相位检测信号PD5具有非低态时，状况是「晚」。当相位检测信号PD2具有非低态时，状况是「非常晚」。如图2所示，其状况是具有非低态的相位检测信号PD6，检测到的状况是「早」。
在判断数据转态点DT的相位位置后，控制单元106接收相位检测信号PD1-PD6并据以产生旋转控制信号RC。于一实施例中，控制单元106仅需要相位检测信号PD2、PD4、PD5及PD6即可产生旋转控制信号RC。
相位旋转器108接收旋转控制信号RC，以旋转相位检测器104所接收到的主要取样信号Ir、If、Qr及Qf及参考时脉信号I-CLK的相位，以使相位检测器104接收旋转后的主要取样信号R_Ir、R_If、R_Qr及R_Qf及旋转后的参考时脉信号R_CLK。旋转的目的是使数据转态点DT及旋转后的参考时脉信号R_CLK间的相位差落于预设范围中，如图5所绘示的第一及第四象限。
参照图6，图6为本申请一实施例中相位旋转器108的方块图。相位旋转器108包含取样信号多工器600、602、604及606及时脉多工器608。各取样信号多工器600、602、604及606接收Ir、If、Qr及Qf，并根据用以代表欲旋转的相位的旋转控制信号RC输出主要取样信号Ir、If、Qr及Qf其中之一以产生旋转后的主要取样信号R_Ir、R_If、R_Qr及R_Qf。
在一实施例中，当相位差位于预设范围(亦即对应于状况「早」和「晚」)时，主要取样信号Ir、If、Qr及Qf的相位不需要旋转。旋转控制信号RC将控制取样信号多工器600、602、604及606分别把自标示为「a」的输入端口的信号。
于一实施例中，当相位差并未位于预设范围，且负缘IFE领先数据转态点DT达90度至180度(亦即对应于第二象限的状况「非常早」)时，主要取样信号Ir、If、Qr及Qf的相位需要旋转以延迟90度。旋转控制信号RC将控制取样信号多工器600、602、604及606分别把自标示为「b」的输入端口的信号，亦即主要取样信号Qr、If、Qf及Ir进行输出。这样的输出方式相当于把这些信号延迟90度。
于一实施例中，当相位差并未位于预设范围，且负缘IFE落后数据转态点DT达90度至180度(亦即对应于第三象限的状况「非常晚」)时，主要取样信号Ir、If、Qr及Qf的相位需要旋转以前移90度。旋转控制信号RC将控制取样信号多工器600、602、604及606分别把自标示为「d」的输入端口的信号，亦即主要取样信号Qf、Ir、Qr及If进行输出。这样的输出方式相当于把这些信号前移90度。
于一实施例中，当相位差并未位于预设范围，且负缘IFE领先或是落后数据转态点DT达90度至180度(亦即对应于第二象限及第三象限的状况「非常早」和「非常晚」)时，主要取样信号Ir、If、Qr及Qf的相位需要旋转以延迟或是前移180度。旋转控制信号RC将控制取样信号多工器600、602、604及606分别把自标示为「c」的输入端口的信号，亦即主要取样信号If、Qf、Ir及Qr进行输出。这样的输出方式相当于把这些信号延迟或是前移180度。
与上述的机制类似，时脉多工器608接收时脉信号I-CLK、Q-CLK及其反向信号，并根据旋转控制信号RC输出其中之一，以产生旋转后的参考时脉信号R-CLK。如图所示，时脉信号I-CLK、Q-CLK及其反向信号分别根据对应于输入端口a、b、c及d的状况输出。
控制单元106进一步产生开关控制信号SC，以在上述的状况被判断前，控制开关110为断路，并在状况被判断后，控制开关110为通路，以耦接相位检测器104及回路滤波器112。
在开关110耦接相位检测器104及回路滤波器112后，回路滤波器112产生控制电压CV以根据状况控制振荡器100改变时脉信号I-CLK、Q-CLK的相位。
由于在旋转后，相位差位于预设范围中，因此相位差只有两种可能的状况，即为「早」和「晚」。当回路滤波器112改变时脉信号I-CLK、Q-CLK的相位，以使相位差显示参考时脉信号I-CLK切换在相对于输入数据信号IDATA的数据转态点DT的领先位置和落后位置间(亦即「早」和「晚」之间)时，相位检测器104将检测到相位锁定状况。旋转后的参考时脉信号R-CLK的边缘取样边缘(亦即负缘)将与输入数据信号IDATA的数据转态点DT对齐。
于一实施例中，电子装置1可选择性地包含频宽控制器114。控制单元106更产生频宽设定信号BW控制频宽控制器114以在开关110被控制为通路时放大回路滤波器112的频宽。更进一步地，控制单元106产生频宽设定信号BW控制频宽控制器114以在相位检测器104检测到相位锁定状况时，调整频宽到最佳值。
因此，本申请的电子装置1可通过旋转主要取样数据信号，快速地缩减数据转态点和边缘取样边缘间的相位差而降低锁定时间，并进一步降低功率消耗。更进一步地，对于回路滤波器112的频宽的动态控制更进一步降低锁定时间至几十个位元时间内，并在较高的抖动频率中有较高的抖动容忍度。
参照图7。图7为本申请一实施例中电子装置7的方块图。电子装置7为双回路(dual-loop)时脉及数据恢复装置。类似于电子装置1，电子装置7包含与图1类似获相同的取样器102、相位检测器104、控制单元106、开关110及回路滤波器112。因此这些元件将不在此赘述。
电子装置7包括锁相回路单元700及一对相位内插器702及704。于一实施例中，锁相回路单元700包含振荡器710、相位频率检测器712及锁相回路滤波器714。
振荡器710产生原始时脉信号O-CLK。相位频率检测器712接收锁相回路参考时脉信号PLLCLK及原始时脉信号O-CLK，以产生误差信号ES。锁相回路滤波器714接收误差信号ES，以产生控制信号CV控制振荡器710调整原始时脉信号O-CLK的时脉相位。
相位内插器702及704接收原始时脉信号O-CLK并分别产生相位相差90度的参考时脉信号I-CLK及辅助时脉信号Q-CLK。于一实施例中，相位内插器702直接输出原始时脉信号O-CLK做为参考时脉信号I-CLK。相位叠加器706则叠加90度的相位至相位内插器704，以使辅助时脉信号Q-CLK为参考时脉信号I-CLK叠加90度后的结果。
取样器102在时脉信号I-CLK及时脉信号Q-CLK的各个转态边缘对输入数据信号IDATA进行取样，以产生取样信号Ir、If、Qr及Qf。相位检测器104根据主要取样信号Ir、If、Qr及Qf和时脉信号I-CLK的数据取样边缘IRE，判断输入数据信号IDATA的数据转态点DT相对于数据取样边缘IRE的相位差。其中，相位差的状况是由相位检测信号PD1-PD6的一组逻辑电平表示。
于本实施例中，当相位差并未位于预设范围时，控制单元106利用相位叠加器708，通过相位内插器702及704叠加调整相位AP于参考时脉信号I-CLK及辅助时脉信号Q-CLK的相位。
因此，相位检测器104接收由取样器102产生的调整后的主要取样信号Ir、If、Qr及Qf，以判断数据转态点DT与调整后的参考时脉信号I-CLK间的相位差。
回路滤波器112根据相位差，利用相位叠加器708叠加变化相位VP于输入至相位内插器702及704的时脉信号的相位(进一步输入至取样器102)。当变化相位VP改变输入至相位内插器702及704的时脉信号的相位，以使相位差显示参考时脉信号I-CLK切换在相对于输入数据信号IDATA的数据转态点DT的领先位置和落后位置间(亦即「早」和「晚」之间)时，相位检测器104将检测到相位锁定状况。
在一些实施例中，电子装置1、7亦称作时脉及数据恢复装置。
虽然本申请内容已以实施方式公开如上，然其并非配置以限定本申请内容，任何本领域技术人员，在不脱离本申请内容的精神和范围内，当可作各种的变动与润饰。

Claims (10)

1.一种时脉及数据恢复装置，包含：
一振荡器，用以产生相位相差90度的一参考时脉信号及一辅助时脉信号，且该参考时脉信号及该辅助时脉信号具有多个转态边缘，所述多个转态边缘其中之一为一数据取样边缘；
一取样器，用以在各个所述转态边缘对一输入数据信号进行取样，以产生多个主要取样信号；
一相位检测器，用以将各所述主要取样信号与该数据取样边缘进行比较，进一步判断该输入数据信号的一数据转态点相对于该参考时脉信号间的一相位差；
一相位旋转器，用以根据该相位差旋转所述多个主要取样信号及该参考时脉信号的相位，以使该相位检测器接收旋转后的所述多个主要取样信号及旋转后的该参考时脉信号；及
一回路滤波器，用以产生一控制信号至该振荡器，以根据该数据转态点相对于旋转后的该参考时脉信号的该相位差改变该参考时脉信号和该辅助时脉信号的相位。
2.如权利要求1所述的时脉及数据恢复装置，其中所述多个主要取样信号包含由该数据取样边缘取样的一主要数据取样信号，且该相位检测器包含：
多个取样单元，用以在所接收到的该参考时脉信号的该数据取样边缘取样所述多个主要取样信号，以产生多个次要取样信号，其中所述多个次要取样信号包含对应于该主要数据取样信号的一次要数据取样信号；及
一逻辑模块，用以执行逻辑运算，以将该次要取样信号与该主要数据取样信号和该次要数据取样信号至少其中之一进行比较，以产生多个相位检测信号；
其中该相位差的一状况是由所述多个相位检测信号的一组逻辑电平表示。
3.如权利要求1所述的时脉及数据恢复装置，还包含一控制单元，用以根据该相位差产生一旋转控制信号。
4.如权利要求3所述的时脉及数据恢复装置，其中该相位旋转器包含：
多个取样信号多工器，用以根据用以代表一旋转相位的该旋转控制信号各输出所述多个主要取样信号其中之一以产生旋转后的所述多个主要取样信号；及
一时脉多工器，用以根据该旋转控制信号输出该参考时脉信号、该辅助时脉信号、一反相参考时脉信号及一反相辅助时脉信号其中之一，以产生旋转后的该参考时脉信号。
5.如权利要求3所述的时脉及数据恢复装置，还包含一开关，其中该控制单元还产生一开关控制信号，以在该相位差被判断为位于一预设范围前控制该开关为断路，或在相位差被判断为位于该预设范围时控制该开关为通路，以耦接该相位检测器及该回路滤波器。
6.如权利要求5所述的时脉及数据恢复装置，还包含一频宽控制器，其中该频宽控制器在该开关被控制为通路时放大该回路滤波器的一频宽，并在该相位检测器检测到一相位锁定状况时缩减该频宽。
7.一种时脉及数据恢复装置，包含：
一锁相回路单元，用以产生一原始时脉信号；
一对相位内插器，用以接收该原始时脉信号并分别产生相位相差90度的一参考时脉信号以及一辅助时脉信号，且该参考时脉信号以及该辅助时脉信号具有多个转态边缘，所述多个转态边缘其中之一为一数据取样边缘；
一取样器，用以在各个所述转态边缘对一输入数据信号进行取样，以产生多个主要取样信号；
一相位检测器，用以将各所述多个主要取样信号与该数据取样边缘进行比较，进一步判断该输入数据信号的一数据转态点相对于该参考时脉信号间的一相位差；
一控制单元，用以根据该相位差，通过该相位内插器叠加一调整相位于该参考时脉信号以及该辅助时脉信号的相位，以使该相位检测器接收由取样器产生的调整后的该等主要取样信号，以判断该数据转态点与调整后的该参考时脉信号间的该相位差位于一预设范围；以及
一回路滤波器，用以根据该相位差，通过该相位内插器叠加一变化相位于该参考时脉信号以及该辅助时脉信号的相位。
8.如权利要求7所述的时脉及数据恢复装置，其中所述多个主要取样信号包含由该数据取样边缘取样的一主要数据取样信号，且该相位检测器包含：
多个取样单元，用以在所接收到的该参考时脉信号的该数据取样边缘取样所述多个主要取样信号，以产生多个次要取样信号，其中所述多个次要取样信号包含对应于该主要数据取样信号的一次要数据取样信号；以及
一逻辑模块，用以执行逻辑运算，以将该次要取样信号与该主要数据取样信号和该次要数据取样信号至少其中之一进行比较，以产生多个相位检测信号；
其中该相位差的一状况是由所述多个相位检测信号的一组逻辑电平表示。
9.如权利要求7所述的时脉及数据恢复装置，还包含一开关，其中该控制单元还产生一开关控制信号，以在该相位差被判断为位于一预设范围前控制该开关为断路，或在相位差被判断为位于该预设范围时控制该开关为通路，以耦接该相位检测器以及该回路滤波器。
10.一种时脉及数据恢复方法，包含：
产生相位相差90度的一参考时脉信号及一辅助时脉信号，且该参考时脉信号及该辅助时脉信号具有多个转态边缘，所述多个转态边缘其中之一为一数据取样边缘；
在各个所述转态边缘对一输入数据信号进行取样，以产生多个主要取样信号；
使一相位检测器将各所述多个主要取样信号与该数据取样边缘进行比较，进一步判断该输入数据信号的一数据转态点相对于该参考时脉信号间的一相位差；
根据该相位差旋转所述多个主要取样信号及该参考时脉信号的相位，以使该相位检测器接收旋转后的所述多个主要取样信号及旋转后的该参考时脉信号；及
产生一控制信号至该振荡器，以根据该数据转态点相对于旋转后的该参考时脉信号的该相位差改变该参考时脉信号和该辅助时脉信号的相位。
CN201610255710.8A 2015-12-16 2016-04-22 时脉及数据恢复装置及方法 Active CN106888013B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/972,023 2015-12-16
US14/972,023 US9590640B1 (en) 2015-12-16 2015-12-16 Clock and data recovery apparatus and method of the same

Publications (2)

Publication Number Publication Date
CN106888013A true CN106888013A (zh) 2017-06-23
CN106888013B CN106888013B (zh) 2020-04-10

Family

ID=58163573

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610255710.8A Active CN106888013B (zh) 2015-12-16 2016-04-22 时脉及数据恢复装置及方法

Country Status (3)

Country Link
US (2) US9590640B1 (zh)
CN (1) CN106888013B (zh)
TW (1) TWI616085B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110611496A (zh) * 2018-06-14 2019-12-24 创意电子股份有限公司 时脉数据回复装置与相位控制方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10313105B2 (en) * 2017-09-12 2019-06-04 Credo Technology Group Limited Fractional-N PLL based clock recovery for SerDes
US10135604B1 (en) * 2017-11-10 2018-11-20 Huawei Technologies Co., Ltd. Receiver recovering a signal clock from a received data signal, and a clock recovery method implemented in the receiver
TWI672035B (zh) 2018-06-14 2019-09-11 創意電子股份有限公司 時脈資料回復裝置與相位控制方法
US10637637B2 (en) * 2018-09-24 2020-04-28 Qualcomm Incorporated Fixing dead-zone in clock data recovery circuits
US11088682B2 (en) * 2018-12-14 2021-08-10 Intel Corporation High speed digital phase interpolator with duty cycle correction circuitry
TWI692206B (zh) * 2019-02-01 2020-04-21 群聯電子股份有限公司 時脈資料回復電路、記憶體儲存裝置及快閃記憶體控制器
TWI699989B (zh) * 2019-07-22 2020-07-21 創意電子股份有限公司 時脈資料回復裝置與方法
US10931498B1 (en) * 2019-08-08 2021-02-23 Qualcomm Incorporated Phase synchronization for round trip delay estimation
US10715038B1 (en) * 2019-11-29 2020-07-14 Realtek Semiconductor Corp. Apparatus and method for frequency quintupling
KR20220091880A (ko) * 2020-12-24 2022-07-01 삼성전자주식회사 위상 보간 기반의 클럭 데이터 복원 회로 및 이를 포함하는 통신 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1801691A (zh) * 2004-12-31 2006-07-12 晨星半导体股份有限公司 一种正交相位信号产生装置及数据回复电路
US7486747B1 (en) * 2004-07-09 2009-02-03 L-3 Communications Corporation Digital timing recovery operable at very low or less than zero dB Eb/No
US7795926B2 (en) * 2008-04-11 2010-09-14 Faraday Technology Corp. Phase detector for half-rate bang-bang CDR circuit
CN102340293A (zh) * 2010-07-20 2012-02-01 中兴通讯股份有限公司 一种相位旋转器和时钟数据恢复装置
US8497708B2 (en) * 2011-05-06 2013-07-30 National Semiconductor Corporation Fractional-rate phase frequency detector

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7149269B2 (en) * 2003-02-27 2006-12-12 International Business Machines Corporation Receiver for clock and data recovery and method for calibrating sampling phases in a receiver for clock and data recovery
CA2560736A1 (en) * 2004-04-09 2005-10-27 Micronas Semiconductors, Inc. Apparatus for and method of controlling a digital demodulator coupled to an equalizer
US20060062341A1 (en) * 2004-09-20 2006-03-23 Edmondson John H Fast-lock clock-data recovery system
KR100633774B1 (ko) * 2005-08-24 2006-10-16 삼성전자주식회사 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로
US8570446B2 (en) * 2007-03-14 2013-10-29 Chris Ouslis Method and apparatus for processing a signal with a coarsely positioned IF frequency
EP2130055B1 (en) * 2007-03-20 2011-05-18 Rambus Inc. Integrated circuit having receiver jitter tolerance ("jtol") measurement
US7995698B2 (en) * 2007-09-28 2011-08-09 Integrated Device Technology, Inc. Method for binary clock and data recovery for fast acquisition and small tracking error
US8180012B1 (en) * 2007-12-12 2012-05-15 Applied Micro Circuits Corporation ISI pattern-weighted early-late phase detector with function-controlled oscillation jitter tracking
JP5578601B2 (ja) * 2009-11-05 2014-08-27 日本電気株式会社 搬送波再生回路、復調回路および搬送波再生方法
JP2011120106A (ja) * 2009-12-04 2011-06-16 Rohm Co Ltd クロックデータリカバリ回路
US8415996B1 (en) * 2011-06-24 2013-04-09 Altera Corporation Clock phase corrector
US8751880B2 (en) * 2011-10-11 2014-06-10 Broadcom Corporation Apparatus and method to measure timing margin in clock and data recovery system utilizing a jitter stressor
US9077349B2 (en) * 2012-02-21 2015-07-07 Qualcomm Incorporated Automatic detection and compensation of frequency offset in point-to-point communication
KR20160008698A (ko) * 2014-07-14 2016-01-25 삼성전자주식회사 하이브리드 클럭 데이터 복구 회로, 및 이를 포함하는 시스템
US9407424B1 (en) * 2015-04-09 2016-08-02 Texas Instruments Incorporated Fast locking clock and data recovery using only two samples per period

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7486747B1 (en) * 2004-07-09 2009-02-03 L-3 Communications Corporation Digital timing recovery operable at very low or less than zero dB Eb/No
CN1801691A (zh) * 2004-12-31 2006-07-12 晨星半导体股份有限公司 一种正交相位信号产生装置及数据回复电路
US7795926B2 (en) * 2008-04-11 2010-09-14 Faraday Technology Corp. Phase detector for half-rate bang-bang CDR circuit
CN102340293A (zh) * 2010-07-20 2012-02-01 中兴通讯股份有限公司 一种相位旋转器和时钟数据恢复装置
US8497708B2 (en) * 2011-05-06 2013-07-30 National Semiconductor Corporation Fractional-rate phase frequency detector

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
刘期若: "基于PLL的时钟数据恢复电路设计", 《中国优秀硕士学位论文全文数据库》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110611496A (zh) * 2018-06-14 2019-12-24 创意电子股份有限公司 时脉数据回复装置与相位控制方法
CN110611496B (zh) * 2018-06-14 2023-04-07 创意电子股份有限公司 时脉数据回复装置与相位控制方法

Also Published As

Publication number Publication date
US9973332B2 (en) 2018-05-15
US9590640B1 (en) 2017-03-07
US20170180112A1 (en) 2017-06-22
TW201724798A (zh) 2017-07-01
CN106888013B (zh) 2020-04-10
TWI616085B (zh) 2018-02-21

Similar Documents

Publication Publication Date Title
CN106888013A (zh) 时脉及数据恢复装置及方法
US11003203B2 (en) Circuits for and methods of calibrating a circuit in an integrated circuit device
US8638144B1 (en) Systems and methods involving phase detection with adaptive locking/detection features
EP1002369B1 (en) Synchronous clock generator including delay-locked loop
US6731683B1 (en) Serial data communication receiver having adaptive equalization
EP1962426A1 (en) Clock data recovery with selectable phase control
US20030081709A1 (en) Single-ended IO with dynamic synchronous deskewing architecture
KR100733471B1 (ko) 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법
CN103168424A (zh) 用于基于数据速率的变化来改变周期信号的技术
US10712770B1 (en) Clock phase aligner for high speed data serializers
US6757327B1 (en) Serial data communication receiver having adaptive termination resistors
US6701466B1 (en) Serial data communication receiver having adaptively minimized capture latch offset voltage
WO2020055744A1 (en) Frequency/phase lock detector for clock and data recovery circuits
EP3980860B1 (en) Circuits for and methods of calibrating a circuit in an integrated circuit device
KR20130110989A (ko) 클럭 생성 회로
CN109831206B (zh) 延迟锁定环及延迟锁定方法
JP2000307560A (ja) 高速ロックによる遅延ロックループ回路の妨害なしの初期化用回路装置
US10396803B2 (en) Clock and data recovery of sub-rate data
US20070216456A1 (en) Delay locked loop and method of locking a clock signal
CN101582693A (zh) 时钟数据恢复器的频率检测电路与方法
TW200539562A (en) High frequency binary phase detector
US20120056653A1 (en) Digital phase-locked loop
US7376528B2 (en) Devices and methods for testing clock and data recovery devices
US7023944B2 (en) Method and circuit for glitch-free changing of clocks having different phases
Park et al. A semi-digital delay locked loop for clock skew minimization

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant