CN106505101A - 一种大电流绝缘体上硅横向绝缘栅双极型晶体管器件 - Google Patents
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Abstract
一种大电流绝缘体上硅横向绝缘栅双极型晶体管器件，包括：P型衬底，P型衬底上设埋氧，再设N型外延层且被隔离氧化层分隔成第一、二、三N型外延层，第三N型外延层上部设第二P型体区与N型缓冲层，第二P型体区内设N型发射极与叉指型第二重掺杂P区，第二P型体区上设栅氧化层、多晶硅栅极，N型缓冲层内设P型集电极且作为器件的阳极，上方设阳极金属层；第二N型外延层上部至少设2个第一P型体区并在其中分别设N型MOS管；第一N型外延层上部至少设2个串联的二极管且相邻二极管间设隔离氧化层；N型发射极与所有N型漏极连接，第二重掺杂P区与串联二极管的阳极连接，N型源极、第一重掺杂P区及串联二极管的阴极连接作为器件的阴极。
Description
技术领域
本发明主要涉及功率半导体器件技术领域，具体涉及一种大电流绝缘体上硅横向绝缘栅双极型晶体管器件，特别适用于单片集成功率芯片，智能功率模块中。
背景技术
绝缘栅双极型晶体管(IGBT)是MOS栅器件结构与双极型晶体管结构相结合进化而成的复合型功率器件，同时具备MOS管与双极型晶体管的特点，具有良好的通态电流和开关损耗之间的折中关系。绝缘体上硅横向绝缘栅双极型晶体管(SOI-Lateral InsulatedGate Bipolar Transistor，SOI-LIGBT)是一种典型的基于SOI工艺的器件，具有易于集成、耐压高、驱动电流能力强、开关速度快等优点，在功率集成电路中得到了广泛应用。
基于上述优点，SOI-LIGBT常作为核心器件，用于智能功率模块中。然而，SOI-LIGBT器件电流能力较小是制约功率模块工作频率更高、工作能效更佳、芯片面积更小的瓶颈。因此，为了提高器件的电流能力，近年来提出了很多新结构，例如T.Matsudai等人提出了Lateral Injection Enhanced Gate Transistor(LIEGT)，该结构采用多个沟槽栅结构代替传统的平面栅结构，提升了173％的电流能力；2013年Tridimensional ChannelLateral Insulated Gate Bipolar Transistor(TC-LIGBT)结构被提出，耐压能力达到700V且基于1.5μm薄SOI层工艺提升了150％的电流能力；2015年具有最高电流能力和最优特征导通电阻与耐压之间权衡关系的U形沟道SOI-LIGBT被提出，电流能力实现了249％的提升。此时，要进一步提升器件的电流能力已经变得相当困难，设计复合结构的功率半导体器件成为一种更好的选择。
此外，在电机驱动系统的控制中，功率器件的安全工作区、短路能力等可靠性问题也尤为重要，是决定整个系统可靠性的关键。
因此，在保持器件的耐压能力、抗闩锁能力的基础上提高器件的通态电流能力及FBSOA能力是SOI-LIGBT的主要发展方向，对功率集成电路的发展与设计具有重要的意义。
发明内容
本发明针对上述问题，提出了一种大电流绝缘体上硅横向绝缘栅双极型晶体管器件。该结构具有大电流能力、低导通压降、优异的导通压降与关断损耗之间的折中关系、大的安全工作区、良好的短路能力及抗闩锁能力。
本发明提供如下结构技术方案：
一种大电流绝缘体上硅横向绝缘栅双极型晶体管器件，包括：P型衬底，在P型衬底上设有埋氧，在埋氧上方设有N型外延层，其特征在于，在N型外延层内设有隔离氧化层且所述隔离氧化层将N型外延层分隔成第一N型外延层、第二N型外延层及第三N型外延层，在第三N型外延层上部设有第二P型体区与N型缓冲层，在所述第二P型体区的上部设有，N型发射极与第二重掺杂P区且所述第二重掺杂P区叉指延展并将N型发射极分割成块状，在所述第二P型体区上方设有栅氧化层，并且栅氧化层的一个边界延伸至N型发射极的上方，栅氧化层的另一个边界延伸至第三N型外延层的上方，在栅氧化层上方设有多晶硅栅极，在所述N型缓冲层的上部设有P型集电极且所述P型集电极作为器件的阳极，在P型集电极上连接有阳极金属层；在第二N型外延层的上部至少设有2个相互独立的第一P型体区，在各个第一P型体区上分别设有N型MOS管，所述N型MOS管包括N型漏极、N型源极和第一重掺杂P区；在第一N型外延层的上部至少设有2个串联连接的二极管，相邻二极管之间设有用于隔离二极管的隔离氧化层且所述隔离氧化层向下延伸至埋氧；第二P型体区内的N型发射极与第一P型体区内所有N型MOS管的N型漏极连接；第二P型体区内的第二重掺杂P区与串联连接的二极管中的首个二极管的阳极连接；N型MOS管的N型源极及第一重掺杂P区与串联连接的二极管中的末端二极管的阴极连接且末端二极管的阴极作为器件的阴极。N型MOS管的N型漏极位于第一P型体区一侧，N型源极和第一重掺杂P区位于第一P型体区另一侧，在第一P型体区的上表面上设有N型MOS管的栅氧化层，并且N型MOS管的栅氧化层的一端延伸至N型源极的上表面，N型MOS管的栅氧化层的另一端延伸至N型漏极的上表面，在N型MOS管的栅氧化层上设有N型MOS管的多晶硅栅极，在N型源极和第一重掺杂P区上连接有金属层。
与现有技术相比，本发明具有如下优点：
1、本发明利用集成在内部的串联二极管组的正向阻断特性极大地提升了器件的线性区通态电流能力，降低了器件的导通压降及导通损耗。在通态下，当栅压大于阈值电压时，器件内的NMOS和LIGBT均开启。电子从器件的阴极流过NMOS和LIGBT的N沟道，最后流入LIGBT的漂移层(第三N型外延层33)，为寄生PNP管提供基极电流，同时，空穴从器件的阳极注入到LIGBT的漂移层(第三N型外延层33)。当器件的阳极电压较小时，串联二极管组不会开启，阻止空穴从第二重掺杂P区64流向器件的阴极，使得空穴在LIGBT的P-base区(第二P型体区42)积累，从而使得P-base区(第二P型体区42)的电势抬升。当P-base区(第二P型体区42)的电势(VPB)与N型发射极55的电势(VNE)满足VPB-VNE＞0.7V时，由N型发射极55、P-base区(第二P型体区42)、漂移层(第三N型外延层33)构成的NPN寄生三极管触发，大量的电子通过P-base区(第二P型体区42)注入到漂移层(第三N型外延层33)，从而器件漂移层(第三N型外延层33)的载流子密度明显提升，电流能力抬升。换言之，在相同的电流密度条件下，该器件具有更小的导通压降和导通损耗。
2、本发明利用集成在内部的串联二极管组的电压钳位作用极大地提升了器件的饱和区通态电流能力。当阳极电压进一步增加时，LIGBT强烈的电导调制效应使得LIGBT的导通压降较低，从而使得第二重掺杂P区64和N型发射极55的电势也随之抬升，由于第二重掺杂P区64与串联二极管中的首个二极管的阳极62相连接、N型发射极55与N型漏极54相连接，从而串联二极管中的首个二极管的阳极62与N型漏极54的电势也随之抬升。当串联二极管中的首个二极管的阳极62的电势达到串联二极管组的开启电压时，LIGBT的第二重掺杂P区64的电势被串联二极管组钳位，因此P-base区(第二P型体区42)的电势也被钳位，而LIGBT的N型发射极55的电势可以继续抬升。当P-base区(第二P型体区42)的电势(VPB)与N型发射极55的电势(VNE)满足VPB-VNE＜0.7V时，由N型发射极55、P-base区(第二P型体区42)、漂移层(第三N型外延层33)构成的NPN寄生三极管关断，器件进入饱和状态。由于器件工作在线性区时LIGBT的漂移层(第三N型外延层33)被注入的大量载流子依然存在，因此器件维持着较大的饱和区通态电流能力，同时也意味着在满足系统工作电流的前提下，采用本发明结构可以有效的减小芯片面积，降低芯片成本。
3、本发明通过叉指型第二重掺杂P区64有效地改善了器件的抗闩锁能力。器件的抗闩锁能力主要取决于LIGBT饱和态下的空穴电流密度与基区电阻，器件电流能力的提升易造成其抗闩锁能力的损失，而本发明中LIGBT的叉指型第二重掺杂P区64的叉指部为空穴的流通提供了额外的路径，吸引更多的空穴从叉指型第二重掺杂P区64流出，且重掺杂的叉指型第二重掺杂P区64使得基区电阻显著降低，从而有效地改善了器件的抗闩锁能力。
4、不同于传统结构将第二重掺杂P区64与N型发射极55相连接并同时接低电位，本发明将第二重掺杂P区64与N型发射极55分别接到不同的位置，从而可以实现由N型发射极55、P-base区(第二P型体区42)、漂移层(第三N型外延层33)构成的NPN寄生三极管在不同阳极电压下的开启与关断，从而可以有效地提升器件的电流能力。
5、本发明有效地改善了器件的短路能力。器件的短路能力主要取决于器件的饱和电流和器件所加的电压，本发明中当串联二极管组只采用一个二极管时，其结构相对传统结构有更低的饱和电流，从而具有更好的短路能力。
6、本发明还具有工艺简单，和传统SOI-LIGBT工艺相兼容的特点，易于实现。
附图说明
图1所示为传统绝缘体上硅横向绝缘栅双极型晶体管的器件剖面结构图。
图2所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管的器件剖面结构图。
图3所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管的俯视图(去掉栅氧层、多晶硅栅极和金属电极)，其中，101为阴极金属层，103为阳极金属层。
图4所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管的电流产生与工作机制横向剖面示意图。
图5所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管的电流产生与工作机制横向剖面示意图的局部放大。
图6所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管与传统结构在正向导通状态下空穴浓度分布的对比图。
图7所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管在不同阳极电压下的空穴电流路径对比图。
图8所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管与传统结构的耐压对比图。
图9所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管(1、2、3个二极管串联)结构与传统结构的I-V特性曲线对比图。
图10所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管(1、2、3个二极管串联)结构与传统结构的抗闩锁能力对比图。
图11所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管(NMOS栅氧厚度)结构与传统结构的I-V特性曲线对比图。
图12所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管(NMOS沟道长度0.3～1.0um)结构与传统结构的I-V特性曲线对比图。
具体实施方式
下面结合图2-3，对本发明做详细说明，一种大电流绝缘体上硅横向绝缘栅双极型晶体管器件，包括：P型衬底1，在P型衬底1上设有埋氧21，在埋氧21上方设有N型外延层3，其特征在于，在N型外延层3内设有隔离氧化层22且所述隔离氧化层22将N型外延层3分隔成第一N型外延层31、第二N型外延层32及第三N型外延层33，在第三N型外延层33上部设有第二P型体区42与N型缓冲层7，在所述第二P型体区42的上部设有，N型发射极55与第二重掺杂P区64且所述第二重掺杂P区64叉指延展并将N型发射极55分割成块状，在所述第二P型体区42上方设有栅氧化层8，并且栅氧化层8的一个边界延伸至N型发射极55的上方，栅氧化层8的另一个边界延伸至第三N型外延层33的上方，在栅氧化层8上方设有多晶硅栅极9，在所述N型缓冲层7的上部设有P型集电极65且所述P型集电极65作为器件的阳极，在P型集电极65上连接有阳极金属层103；在第二N型外延层32的上部至少设有2个相互独立的第一P型体区41，在各个第一P型体区41上分别设有N型MOS管，所述N型MOS管包括N型漏极54、N型源极53和第一重掺杂P区63；在第一N型外延层31的上部至少设有2个串联连接的二极管，也可以是单独的一个二极管，相邻二极管之间设有用于隔离二极管的隔离氧化层22且所述隔离氧化层22向下延伸至埋氧21；第二P型体区42内的N型发射极55与第一P型体区41内所有N型MOS管的N型漏极54连接；第二P型体区42内的第二重掺杂P区64与串联连接的二极管中的首个二极管的阳极连接；N型MOS管的N型源极53及第一重掺杂P区63与串联连接的二极管中的末端二极管的阴极连接且末端二极管的阴极作为器件的阴极。N型MOS管的N型漏极54位于第一P型体区41一侧，N型源极53和第一重掺杂P区63位于第一P型体区41另一侧，在第一P型体区41的上表面上设有N型MOS管的栅氧化层，并且N型MOS管的栅氧化层的一端延伸至N型源极53的上表面，N型MOS管的栅氧化层的另一端延伸至N型漏极54的上表面，在N型MOS管的栅氧化层上设有N型MOS管的多晶硅栅极，在N型源极53和第一重掺杂P区63上连接有金属层102。
下面结合附图对本发明进行进一步说明。
本发明的工作原理：
通态线性区原理：在通态下，当栅压大于阈值电压时，器件内的NMOS和LIGBT均开启。电子从器件的阴极流过NMOS和LIGBT的N沟道，最后流入LIGBT的漂移层(第三N型外延层33)，为寄生PNP管提供基极电流，同时，空穴从器件的阳极注入到LIGBT的漂移层(第三N型外延层33)。当器件的阳极电压较小时，串联二极管组由于其正向阻断特性不会开启，阻止了空穴从第二重掺杂P区64流向器件的阴极，使得空穴在LIGBT的P-base区(第二P型体区42)积累，从而使得P-base区(第二P型体区42)的电势抬升。当P-base区(第二P型体区42)的电势(VPB)与N型发射极55的电势(VNE)满足VPB-VNE＞0.7V时，由N型发射极55、P-base区(第二P型体区42)、漂移层(第三N型外延层33)构成的NPN寄生三极管触发，大量的电子通过P-base区(第二P型体区42)注入到漂移层(第三N型外延层33)，从而器件漂移层(第三N型外延层33)的载流子密度明显提升，电流能力抬升。
通态饱和区原理：当通态下阳极电压进一步增加时，LIGBT强烈的电导调制效应使得LIGBT的导通压降较低，从而使得第二重掺杂P区64和N型发射极55的电势也随之抬升，由于第二重掺杂P区64与串联二极管中的首个二极管的阳极62相连接、N型发射极55与N型漏极54相连接，从而串联二极管中的首个二极管的阳极62与N型漏极54的电势也随之抬升。当串联二极管中的首个二极管的阳极62的电势达到串联二极管组的开启电压时，LIGBT的第二重掺杂P区64的电势被串联二极管组钳位，因此P-base区(第二P型体区42)的电势也被钳位，而LIGBT的N型发射极55的电势可以继续抬升。当P-base区(第二P型体区42)的电势(VPB)与N型发射极55的电势(VNE)满足VPB-VNE＜0.7V时，由N型发射极55、P-base区(第二P型体区42)、漂移层(第三N型外延层33)构成的NPN寄生三极管关断，器件进入饱和状态。由于器件工作在线性区时LIGBT的漂移层(第三N型外延层33)被注入的大量载流子依然存在，因此器件维持着较大的饱和区通态电流能力。
抗闩锁能力原理：本发明中LIGBT的叉指型第二重掺杂P区64为空穴的流通提供了额外的路径，吸引更多的空穴从叉指型第二重掺杂P区64流出，且重掺杂的叉指型第二重掺杂P区64使得基区电阻显著降低，从而有效地改善了器件的抗闩锁能力。
降低导通压降原理：在较低的阳极电压下，由N型发射极55、P-base区(第二P型体区42)、漂移层(第三N型外延层33)构成的NPN寄生三极管的触发使得大量的电子通过P-base区(第二P型体区42)注入到漂移层(第三N型外延层33)，且器件阳极有大量空穴注入到漂移层(第三N型外延层33)，从而器件的电导调制效应大大增强，器件的导通压降显著降低。
为了验证本发明结构的优点，本发明通过半导体器件仿真软件Sentaurus TCAD对结构进行了对比仿真，如图6～图12所示。图6所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管与传统结构在正向导通状态下空穴浓度分布的对比图，从图中可以看出，在较低的相同阳极电压下，本发明结构在漂移层(第三N型外延层33)的载流子浓度显著抬升，在阳极一侧达到了5×1017cm-3，约传统结构的五倍；图7所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管在不同阳极电压下的空穴电流路径对比图，当阳极电压较低时，寄生三极管开启，空穴电流从N型发射极55流经NMOS到器件阴极，而当阳极电压较大时，寄生三极管关断，空穴电流从第二重掺杂P区64流经串联二极管组到器件阴极；图8所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管与传统结构的耐压对比图，从图中可以看出本发明结构和传统结构表现出相同的耐压能力，即在提高器件的电流密度并保证器件的抗闩锁能力的情况下，器件的耐压没有损失；图9所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管(1、2、3个二极管串联)结构与传统结构的I-V特性曲线对比图，从图中可以看出随着二极管数目的增加，器件P-base区(第二P型体区42)的电势在更高的阳极电压下才会被钳位，从而使得器件漂移层(第三N型外延层33)的电导调制效应更强，导通压降更低，且由于漂移层(第三N型外延层33)的载流子浓度抬升使得器件的饱和电流也随之抬升；图10所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管(1、2、3个二极管串联)结构与传统结构的抗闩锁能力对比图，从图中可以看出随着二极管数目的增加，由于叉指型第二重掺杂P区64的设置使得器件饱和电流的抬升并没有造成抗闩锁能力的显著退化；图11所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管(NMOS栅氧厚度)结构与传统结构的I-V特性曲线对比图，从图中可以看出随着NMOS栅氧厚度的减小，NMOS的导通电阻减小，从而使得寄生三极管可以在更低的阳极电压下触发，电导调制效应更强，器件的饱和电流增大，且导通压降均较传统结构显著减小；图12所示为本发明提出的大电流绝缘体上硅横向绝缘栅双极型晶体管(NMOS沟道长度0.3～1.0μm)结构与传统结构的I-V特性曲线对比图，从图中可以看出随着NMOS沟道长度的减小，NMOS的导通电阻减小，从而使得寄生三极管可以在更低的阳极电压下触发，电导调制效应更强，器件的饱和电流增大，且导通压降也均较传统结构显著减小。
Claims (2)
1.一种大电流绝缘体上硅横向绝缘栅双极型晶体管器件，包括：P型衬底(1)，在P型衬底(1)上设有埋氧(21)，在埋氧(21)上方设有N型外延层(3)，其特征在于，在N型外延层(3)内设有隔离氧化层(22)且所述隔离氧化层(22)将N型外延层(3)分隔成第一N型外延层(31)、第二N型外延层(32)及第三N型外延层(33)，在第三N型外延层(33)上部设有第二P型体区(42)与N型缓冲层(7)，在所述第二P型体区(42)的上部设有，N型发射极(55)与第二重掺杂P区(64)且所述第二重掺杂P区(64)叉指延展并将N型发射极(55)分割成块状，在所述第二P型体区(42)上方设有栅氧化层(8)，并且栅氧化层(8)的一个边界延伸至N型发射极(55)的上方，栅氧化层(8)的另一个边界延伸至第三N型外延层(33)的上方，在栅氧化层(8)上方设有多晶硅栅极(9)，在所述N型缓冲层(7)的上部设有P型集电极(65)且所述P型集电极(65)作为器件的阳极，在P型集电极(65)上连接有阳极金属层(103)；在第二N型外延层(32)的上部至少设有2个相互独立的第一P型体区(41)，在各个第一P型体区(41)上分别设有N型MOS管，所述N型MOS管包括N型漏极(54)、N型源极(53)和第一重掺杂P区(63)；在第一N型外延层(31)的上部至少设有2个串联连接的二极管，相邻二极管之间设有用于隔离二极管的隔离氧化层(22)且所述隔离氧化层(22)向下延伸至埋氧(21)；第二P型体区(42)内的N型发射极(55)与第一P型体区(41)内所有N型MOS管的N型漏极(54)连接；第二P型体区(42)内的第二重掺杂P区(64)与串联连接的二极管中的首个二极管的阳极连接；N型MOS管的N型源极(53)及第一重掺杂P区(63)与串联连接的二极管中的末端二极管的阴极连接且末端二极管的阴极作为器件的阴极。
2.根据权利要求1所述的大电流绝缘体上硅横向绝缘栅双极型晶体管器件，其特征在于，N型MOS管的N型漏极(54)位于第一P型体区(41)一侧，N型源极(53)和第一重掺杂P区(63)位于第一P型体区(41)另一侧，在第一P型体区(41)的上表面上设有N型MOS管的栅氧化层，并且N型MOS管的栅氧化层的一端延伸至N型源极(53)的上表面，N型MOS管的栅氧化层的另一端延伸至N型漏极(54)的上表面，在N型MOS管的栅氧化层上设有N型MOS管的多晶硅栅极，在N型源极(53)和第一重掺杂P区(63)上连接有金属层(102)。
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