CN106487364A - 一种时钟缓冲器电路和集成电路 - Google Patents

Abstract

本发明公开一种时钟缓冲器电路和集成电路。时钟缓冲器电路，用于接收输入时钟信号并产生延迟时钟信号，包括：输入电路，接收输入时钟信号并根据输入时钟信号产生输出时钟信号；输出电路，根据输出时钟信号产生延迟时钟信号；第一延迟路径，耦接在所述输入电路和所述输出电路之间；以及第二延迟路径，耦接在输入电路和输出电路之间；其中，输入电路根据控制信号，选择性地将输出时钟信号提供至第一延迟路径和第二延迟路径之间的第一特定延迟路径；输出电路接收穿过第一特定延迟路径的输出时钟信号，并输出延迟时钟信号。本发明所公开的时钟缓冲器电路和集成电路，可以减少操作过程中所消耗的功率。

Description

一种时钟缓冲器电路和集成电路

技术领域

本发明涉及一种时钟缓冲器电路，更具体地说，涉及一种用于具有多电压设计的集成电路的功率模式感知(power-mode-aware)时钟缓冲器电路(clock buffer circuit)。

背景技术

为了降低功耗，提出了一种具有多种功率模式的集成电路，为功能电路提供不同的操作电压。例如，需要全速运行的功能电路具有最大的操作电压。对于集成电路而言，操作于一种功率模式下的一个功能电路的时钟延迟不同于操作于另一功率模式下的另一个功能电路的时钟延迟。此外，即使两个功能电路操作于同一个功率模式下，由于元件的特性、数据传输路径等等因素，在两个功能电路中发生的时钟延迟也是不同的。这种时钟延迟的差异可能会导致两个功能电路之间的时钟偏移，从而降低了系统的性能。因此，需要一个功率模式感知的时钟缓冲器电路，以消除时钟偏移。

发明内容

有鉴于此，本发明提供一种钟缓冲器电路和集成电路。

依据本发明一实施方式，提供一种钟缓冲器电路，用于接收输入时钟信号并产生延迟时钟信号，包括：输入电路，接收所述输入时钟信号并根据所述输入时钟信号产生输出时钟信号；输出电路，根据所述输出时钟信号产生所述延迟时钟信号；第一延迟路径，耦接在所述输入电路和所述输出电路之间；以及第二延迟路径，耦接在所述输入电路和所述输出电路之间；其中，所述输入电路根据控制信号，选择性地将所述输出时钟信号提供至所述第一延迟路径和所述第二延迟路径之间的第一特定延迟路径；所述输出电路接收穿过所述第一特定延迟路径的所述输出时钟信号，并输出所述延迟时钟信号。

依据本发明另一实施方式，提供一种集成电路，包括：控制电路，产生第一操作电压；第一功能电路，由所述控制电路提供所述第一操作电压，并基于延迟时钟信号进行操作；第一决定电路，接收所述第一操作电压，并根据所述第一操作电压产生第一控制信号；以及第一可控延迟电路，具有第一可变延迟时间，并根据所述第一可变延迟时间产生第一延迟时钟信号，其中所述第一可变延迟时间是根据所述第一控制信号来确定的。

本发明所提供的钟缓冲器电路和集成电路，可以减少操作过程中所消耗的功率。

对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说，本发明的各目的是明显的。

附图说明

图1为具有多电压设计的集成电路的一示例性实施例。

图2为时钟缓冲器电路的一示例性实施例。

图3A～3D为图2所示的时钟缓冲器电路的操作示意图。

图4为时钟缓冲器电路的另一示例性实施例。

图5为时钟缓冲器电路的另一示例性实施例。

图6A-6D是如图5所示的时钟缓冲器电路的操作示意图。

图7为具有多电压设计的集成电路的一示例性实施例。

图8为时钟缓冲器电路的另一示例性实施例。

图9为具有多电压设计的集成电路的另一示例性实施例。

具体实施方式

以下描述为本发明的较佳实施例。以下实施例仅用来举例阐释本发明的技术特征，并非用以限定本发明。本发明的保护范围当视权利要求书所界定为准。

图1为具有多电压设计的集成电路的一示例性实施例。如图1所示，集成电路1包括功率模式控制电路10、多个决定电路(如11A和11B)、多个时钟缓冲器电路(如12A和12B)、和多个功能电路(如13A和13B)。功率模式控制电路10产生和提供电压至功能电路(如13A和13B)，以作为它们的操作电压。在本实施例中，一个功能电路对应于一个决定电路和一个时钟缓冲器电路。换言之，决定电路的数量和时钟缓冲器的数量等于功能电路的数量。在本实施例中，以两个决定电路11A和11B、两个时钟缓冲器电路12A和12B、和两个功能电路13A和13B为例来进行说明。功率模式控制电路10产生两个电压VDDA和VDDB分别提供至功能电路13A和13B，以作为功能电路13A和13B的操作电压。在功能电路13A和13B之间有数据传输。

对于每个时钟缓冲器电路，时钟信号CKIN至少有两个延迟路径。每个时钟缓冲器电路中的多个延迟路径具有不同的延迟时间。例如，时钟缓冲器电路12A包括两个延迟路径P120A和P121A。通过设置不同数量的串联耦接(coupled in series)的缓冲器120A，延迟路径P120A的延迟时间不同于延迟路径P121A的延迟时间。在本实施例中，具有较多的缓冲器120A的延迟路径P121A的延迟时间比具有较少的缓冲器120A的延迟路径P120A的延迟时间更长。在图1中，延迟路径P120A包括两个缓冲器120A，而延迟路径P121A包括四个缓冲器120A。延迟路径P121B的延迟时间也比延迟路径P120B的延迟时间更长。在本实施例中，延迟路径P120B的缓冲器120B的数量可以等于或不等于延迟路径P120A的缓冲器120A的数量，延迟路径P121B的缓冲器120B的数量可以等于或不等于延迟路径P121A的缓冲器120A的数量。在图1的实施例中，延迟路径P120B包括一个缓冲器120B，而延迟路径P121B包括三个缓冲器120B。在本实施例中，对于时钟缓冲器电路12A和12B中的每一个，由于至少具有两个延迟路径，因此时钟缓冲器电路具有多种延迟时间以产生相应的延迟时钟信号。

在下面的描述中，以时钟缓冲器电路12A为例来进行说明。延迟路径P120A和P121A耦接在输入电路121A和输出电路122A之间。输入电路121A接收输入时钟信号CKIN，并根据输入时钟信号CKIN产生输出时钟信号CKOUTA。在本实施例中，输入电路121A可以直接输出该输入时钟信号CKIN以作为输出时钟信号CKOUTA或产生输出时钟信号CKOUTA，输出时钟信号CKOUTA的时序(timing)与输入时钟信号CKIN的时序同步。输入电路121A和输出电路122A由控制信号S11A来控制。决定电路11A从功率模式控制电路10接收电压VDDA，并根据电压VDDA产生控制信号S11A。输入电路121A被控制信号S11A控制，以选择性地提供输出时钟信号CKOUTA至延迟路径P120A和P121A之间的一个特定延迟路径，如延迟路径P121A，在图1中由左虚线箭头表示。因此，输出电路122A接收穿过(passing through)该特定延迟路径(如延迟路径P120A)的输出时钟信号CKOUTA，并输出穿过该特定延迟路径延迟的时钟信号(简称“延迟时钟信号CKDLYA”)至功能电路13A。功能电路13A基于延迟时钟信号CKDLYA进行操作。此时，根据控制信号S11A，输入电路121A阻止(block)输入时钟信号CKIN或从输入时钟信号CKIN获得的任何时钟信号(如输出时钟信号CKOUTA)被提供给延迟路径P120A和P121A之间的另一个特定延迟路径，该另一个特定延迟路径不同于该输出时钟信号CKOUTA穿过的上述特定延迟路径，该另一个特定延迟路径即为延迟路径P121A。在该实施例中，决定电路11B和时钟缓冲器电路12B可以执行类似的操作。

根据上面的实施例，对于每个时钟缓冲器电路，用于延迟输出时钟信号的延迟路径，是根据提供给相应的功能电路的电压来确定或选择的。在每个时钟缓冲器电路的操作期间，一个延迟路径接收输出时钟信号，并操作以延迟该输出时钟信号。另一个延迟路径不接收任何时钟信号，而且不执行时钟延迟。因此，在操作过程中每个时钟缓冲器电路所消耗的功率可以减少。

在以下的描述中，对集成电路1的操作细节的描述仅作为一个例子，决定电路11A、时钟缓冲器电路12A、和功能电路13A的设置，如图2所示。

参考图2，输入电路121A包括解多路复用器(demultiplexer)20A。解多路复用器20A具有接收输入时钟信号CKIN的输入端T20A和分别耦接至延迟路径P120A和P121A的两个输出端T21A和T22A。解多路复用器20A还具有接收控制信号S11A的控制端T23A。输出电路122A包括多路复用器21A。多路复用器21A具有分别连接到延迟路径P120A和P121A的两个输入端T24A和T25A、以及耦接至功能电路13A的输出端T26A。多路复用器21A还具有接收控制信号S11A的控制端T27A。延迟路径P120A和P121A的每一个由至少一个缓冲器串联耦接形成。缓冲器越多，相应的延迟路径的延迟时间越长。在本实施例中，延迟路径P121A的缓冲器120A的数量大于延迟路径P120A的缓冲器120A的数量。因此，延迟路径P121A的延迟时间比延迟路径P120A的延迟时间长。

决定电路11A从功率模式控制电路10接收电压VDDA，并根据电压VDDA产生控制信号S11A。在本实施例中，决定电路11A可以检测电压VDDA的值，并根据检测结果产生数字形式的控制信号S11A。控制信号S11A用来指示电压VDDA处于相对较高电平(relatively highlevel)或相对较低电平(relatively low level)。当电压VDDA处于相对较高电平时，决定电路11A产生具有逻辑值“1”的控制信号S11A。控制信号S11A控制解多路复用器20A，将来自输入端T20A的输入时钟信号CKIN传送到输出端T22A，以作为输出时钟信号CKOUTA。输出时钟信号CKOUTA被延迟路径P121A延迟，然后传送到多路复用器21A的输入端T25A。此时，解多路复用器20A不会通过输出端T21A发送输入时钟信号CKIN或从输入时钟信号CKIN获得的任何时钟信号至延迟路径P120A。由控制信号S11A控制的多路复用器21A，将穿过延迟路径P121A的输出时钟信号CKOUTA从输入端T25A传送到输出端T26A，以作为延迟时钟信号CKDLYA。相应地，功能电路13A接收延迟时钟信号CKDLYA，并基于延迟时钟信号CKDLYA进行操作。

例如，当电压VDDA处于相对较低电平时，决定电路11A产生具有逻辑值“0”的控制信号S11A。由控制信号S11A控制的解多路复用器20A，将来自输入端T20A输入时钟信号CKIN传送到输出端T21A，以作为输出时钟信号CKOUTA。输出时钟信号CKOUTA被延迟路径P120A延迟，然后传送到多路复用器21A的输入端T24A。此时，解多路复用器20A不会通过输出端T22A发送输入时钟信号CKIN或从输入时钟信号CKIN获得的任何时钟信号至延迟路径P121A。控制信号控制S11A控制多路复用器21A，以将穿过延迟路径P120A的输出时钟信号CKOUTA，从输入端T24A传送到输出端T26A，以作为延迟时钟信号CKDLYA。相应地，功能电路13A接收延迟时钟信号CKDLYA，并基于延迟时钟信号CKDLYA进行操作。

时钟缓冲器电路12B和时钟缓冲器电路12A具有相似的结构。决定电路11B和时钟缓冲器电路12B执行与决定电路11A和时钟缓冲器电路12A类似的操作。因此，此处省略详细的描述。

根据决定电路11A和11B、时钟缓冲器电路12A和12B的操作，在具有不同操作电压的功能电路13A和13B之间的数据传输的时序变化可以降低。在第一种情况下，功率模式控制电路10可产生相对较高电平的电压给功能电路13A，以及产生相对较低电平的电压给功能电路13B。功能电路13A可以在具有较小时钟延迟(less clock latency)的高速(highspeed)下操作，而功能电路13B可以在具有较大时钟延迟(greater clock latency)的低速(low speed)下操作。此时，根据由具有逻辑值“1”的控制信号S11A控制的解多路复用器20A的操作，解多路复用器20A传送输入时钟信号CKIN至延迟路径P121A以作为输出时钟信号CKOUTA，输出时钟信号CKOUTA被具有较长延迟时间(longer delay time)的延迟路径P121A延迟。根据由具有逻辑值“0”的控制信号S11B控制的解多路复用器20B的操作，解多路复用器20B传送输入时钟信号CKIN至延迟路径P120B以作为输出时钟信号CKOUTB，输出时钟信号CKOUTB被具有较短延迟时间(shorter delay time)的延迟路径P120B延迟，如图3A所示。由控制信号S11A控制的多路复用器21A，将被延迟路径P121A延迟的输出时钟信号CKOUTA从输入端T25A传送到输出端T26A，以作为延迟时钟信号CKDLYA。由控制信号S11B控制的多路复用器21B，将被延迟路径P120B延迟的输出时钟信号CKOUTB从输入端T24B传送到输出端T26B，以作为延迟时钟信号CKDLYB。

在第二种情况下，功率模式控制电路10可产生相对较低电平的电压给功能电路13A，以及产生相对较高电平的电压给功能电路13B。功能电路13A可以在具有较大时钟延迟的低速下操作，而功能电路13B可以在具有较小时钟延迟的高速下操作。此时，根据由具有逻辑值“0”的控制信号S11A控制的解多路复用器20A的操作，解多路复用器20A传送输入时钟信号CKIN至延迟路径P120A以作为输出时钟信号CKOUTA，输出时钟信号CKOUTA被具有较短延迟时间的延迟路径P120A延迟。根据由具有逻辑值“1”的控制信号S11B控制的解多路复用器20B的操作，解多路复用器20B传送输入时钟信号CKIN至延迟路径P121B以作为输出时钟信号CKOUTB，输出时钟信号CKOUTB被具有较长延迟时间的延迟路径P121B延迟，如图3B所示。由控制信号S11A控制的多路复用器21A，将被延迟路径P120A延迟的输出时钟信号CKOUTA从输入端T24A传送到输出端T26A，以作为延迟时钟信号CKDLYA。由控制信号S11B控制的多路复用器21B，将被延迟路径P121B延迟的输出时钟信号CKOUTB从输入端T25B传送到输出端T26B，以作为延迟时钟信号CKDLYB。

在第三种情况下，功率模式控制电路10可产生相对较高电平的电压给功能电路13A，以及产生相对较高电平的电压给功能电路13B。功能电路13A可以在具有较小时钟延迟的高速下操作，以及功能电路13B可以在具有较小时钟延迟的高速下操作。此时，根据由具有逻辑值“1”的控制信号S11A控制的解多路复用器20A的操作，解多路复用器20A传送输入时钟信号CKIN至延迟路径P121A以作为输出时钟信号CKOUTA，输出时钟信号CKOUTA被具有较长延迟时间的延迟路径P121A延迟。根据由具有逻辑值“1”的控制信号S11B控制的解多路复用器20B的操作，解多路复用器20B传送输入时钟信号CKIN至延迟路径P121B以作为输出时钟信号CKOUTB，输出时钟信号CKOUTB被具有较长延迟时间的延迟路径P121B延迟，如图3C所示。由控制信号S11A控制的多路复用器21A，将被延迟路径P121A延迟的输出时钟信号CKOUTA从输入端T25A传送到输出端T26A，以作为延迟时钟信号CKDLYA。由控制信号S11B控制的多路复用器21B，将由延迟路径P121B延迟的输出时钟信号CKOUTB从输入端T25B传送到输出端T26B，以作为延迟时钟信号CKDLYB。

在第四种情况下，功率模式控制电路10可产生相对较低电平的电压给功能电路13A，以及产生相对较低电平的电压给功能电路13B。功能电路13A可以在具有较大时钟延迟的低速下操作，以及功能电路13B可以在具有较大时钟延迟的低速下操作。此时，根据由具有逻辑值“0”的控制信号S11A控制的解多路复用器20A的操作，解多路复用器20A传送输入时钟信号CKIN至延迟路径P120A以作为输出时钟信号CKOUTA，输出时钟信号CKOUTA被具有较短延迟时间的延迟路径P120A延迟。根据由具有逻辑值“0”的控制信号S11B控制的解多路复用器20B的操作，解多路复用器20B传送输入时钟信号CKIN至延迟路径P120B以作为输出时钟信号CKOUTB，输出时钟信号CKOUTB被具有较短延迟时间的延迟路径P120B延迟，如图3D所示。由控制信号S11A控制的多路复用器21A，将被延迟路径P120A延迟的输出时钟信号CKOUTA从输入端T24A传送到输出端T26A，以作为延迟时钟信号CKDLYA。由控制信号S11B控制的多路复用器21B，将被延迟路径P120B延迟的输出时钟信号CKOUTB从输入端T24B传送到输出端T26B，以作为延迟时钟信号CKDLYB。

根据上述实施例中，通过在时钟缓冲器电路12A和12B中的各自的延迟路径，功能电路13A和13B的时钟延迟得到补偿。功能电路13A和13B之间的时钟偏移被减轻或消除。此外，在每个时钟缓冲器电路的操作期间，一个延迟路径接收输出时钟信号，并操作以延迟所接收的输出时钟信号。另一个延迟路径不接收任何时钟信号用于时钟延迟。因此，每个时钟缓冲器电路在操作过程中所消耗的功率可以减少。

在另一个实施例中，输入电路121A和121B可以包括时钟门控单元(clock gatingcell)。控制信号S11A和S11B的每一个均为具有多个比特(bits)的数字信号。时钟门控单元的数量等于延迟路径的数量。在下面的描述中，以输入电路121A为例来说明。请参照图4，输入电路121A包括两个时钟门控单元40A和41A。时钟门控单元40A和41A的每一个接收输入时钟信号CKIN和控制信号S11A。当电压VDDA处于相对较高电平时，决定电路11A产生控制信号S11A以使能时钟门控单元41A，以产生输出时钟信号CKOUTA，输出时钟信号CKOUTA的时序与输入时钟信号CKIN的时序同步。输出时钟信号CKOUTA被延迟路径P121A延迟，然后传送到多路复用器21A的输入端T25A。此时，根据控制信号S11A，时钟门控单元40A是禁能的。也就是说，时钟门控单元40A不会产生输出时钟信号CKOUTA或从输入时钟信号CKIN得到任何时钟信号来传送至延迟路径P120A。由控制信号S11A控制的多路复用器21A，将穿过延迟路径P121A的输出时钟信号CKOUTA从输入端T25A传送到输出端T26A，以作为延迟时钟信号CKDLYA。当电压VDDA处于相对较低电平时，决定电路11A产生控制信号S11A，以使能时钟门控单元40A，以产生输出时钟信号CKOUTA，输出时钟信号CKOUTA的时序与输入时钟信号CKIN的时序同步。输出时钟信号CKOUTA被延迟路径P120A延迟，然后传送到多路复用器21A的输入端T24A。此时，根据时钟信号S11A，时钟门控单元41A是禁能的。也就是说，时钟门控单元41A不会产生输出时钟信号CKOUTA或从输入时钟信号CKIN得到任何时钟信号来传送至延迟路径P121A。由控制信号S11A控制的多路复用器21A，将穿过延迟路径P120A的输出时钟信号CKOUTA从输入端T24A传送到输出端T26A，以作为延迟时钟信号CKDLYA。输入电路121B与输入电路121A具有相似的结构。输入电路121B执行与输入电路121A类似的操作。因此，此处省略详细的描述。

在另一个实施例中，控制信号S11A和S11B均为具有多个比特的数字信号。在图4的实施例中，每个控制信号为具有3个比特“B0B1B2”的数字信号。时钟门控单元40A和41A分别被控制信号S11A的两个比特(如B0和B1)控制。多路复用器21A由控制信号S11A的比特B2控制。如图5所示，时钟门控单元40A和40B均包括与门(AND gate)。与门50A接收输入时钟信号CKIN和控制信号S11A的比特B0，而与门51A接收输入时钟信号CKIN和控制信号S11A的比特B1。当一个与门接收到的比特为“1”时，该与门产生输出时钟信号CKOUTA。也就是说，相应的时钟门控单元被使能。当一个与门接收到的比特为“0”时，相应的时钟门控单元被禁能。

根据对应于功能电路13A和13B的时钟门控单元及时钟缓冲器电路的操作，在功能电路13A和13B之间的数据传输的时序变化可以降低。在第一种情况下，功率模式控制电路10可产生相对较高电平的电压给功能电路13A，以及产生相对较低电平的电压给功能电路13B。功能电路13A可以在具有较小时钟延迟的高速下操作，而功能电路13B可以在具有较大时钟延迟的低速下操作。请参照图6A，此时，决定电路11A产生具有比特“011”(B0＝0，B1＝1，B2＝1)的控制信号S11A，决定电路11B产生具有比特“100”(B0＝1，B1＝0，B2＝0)的控制信号S11B。根据时钟门控单元40A和41A的操作，与门51A产生输出时钟信号CKOUTA至延迟路径P121A(即时钟门控单元41A被控制信号S11A的比特B1使能)，输出时钟信号CKOUTA被具有较长延迟时间的延迟路径P121A延迟，而与门50A不会产生输出时钟信号CKOUTA或从输入时钟信号CKIN获得的任何时钟信号(即时钟门控单元40A被控制信号S11A的比特B0禁能)，如图6A所示。根据时钟门控单元40B和41B操作，与门50B产生输出时钟信号CKOUTB至延迟路径P120B(即时钟门控单元40B被控制信号S11B的比特B0使能)，输出时钟信号CKOUTB被具有较短延迟时间的延迟路径P120B延迟，而与门51B不会产生输出时钟信号CKOUTB或从输入时钟信号得到的任何时钟信号(即时钟门控单元51B被控制信号S11B的比特B1禁能)，如图6A所示。由控制信号S11A的比特B2(B2＝1)控制的多路复用器21A，将由延迟路径P121A延迟的输出时钟信号CKOUTA从输入端T25A传送到输出端T26A，以作为延迟时钟信号CKDLYA。由控制信号S11B的比特B2(B2＝0)控制的多路复用器21B，将由延迟路径P120B延迟的输出时钟信号CKOUTB从输入端T24B传送到输出端T26B，以作为延迟时钟信号CKDLYB。

在第二种情况下，功率模式控制电路10可产生相对较低电平的电压给功能电路13A，以及产生相对较高电平的电压给功能电路13B。功能电路13A可以在具有较大时钟延迟的低速下操作，而功能电路13B可以在具有较小时钟延迟的高速下操作。请参照图6B，此时，决定电路11A产生具有比特“100”(B0＝1，B1＝0，B2＝0)的控制信号S11A，决定电路11B产生具有比特“011”(B0＝0，B1＝1，B2＝1)的控制信号S11B。根据时钟门控单元40A和41A的操作，与门50A产生输出时钟信号CKOUTA至延迟路径P120A(即时钟门控单元40A被控制信号S11A的比特B0使能)，输出时钟信号CKOUTA被具有较短延迟时间的延迟路径P120A延迟，而与门51A不会产生输出时钟信号CKOUTA或从输入时钟信号CKIN获得的任何时钟信号(即时钟门控单元41A被控制信号S11A的比特B1禁能)，如图6B所示。根据时钟门控单元40B和41B操作，与门51B产生输出时钟信号CKOUTB至延迟路径P121B(即时钟门控单元41B被控制信号S11B的比特B1使能)，输出时钟信号CKOUTB被具有较长延迟时间的延迟路径P121B延迟，而与门50B不会产生输出时钟信号CKOUTB或从输入时钟信号CKIN获得的任何时钟信号(即时钟门控单元被控制信号S11B的比特B0禁能)，如图6B所示。由控制信号S11A的比特B2(B2＝0)控制的多路复用器21A，将由延迟路径P120A延迟的输出时钟信号CKOUTA从输入端T24A传送到输出终端T26A，以作为延迟时钟信号CKDLYA。由控制信号S11B的比特B2(B2＝1)控制的多路复用器21B，将的由延迟路径P121B延迟的输出时钟信号CKOUTB从输入端T25B传送到输出端T26B，以作为延迟时钟信号CKDLYB。

在第三种情况下，功率模式控制电路10可产生相对较高电平的电压给功能电路13A，以及产生相对较高电平的电压给功能电路13B。功能电路13A可以在具有较小时钟延迟的高速下操作，以及功能电路13B可以在具有较小时钟延迟的高速下操作。请参照图6C，此时，决定电路11A产生具有比特“011”(B0＝0，B1＝1，B2＝1)的控制信号S11A，以及决定电路11B产生具有比特“011”(B0＝0，B1＝1，B2＝1)的控制信号S11B。与门51A产生输出时钟信号CKOUTA至延迟路径P121A(即时钟门控单元41A被控制信号S11A的比特B1使能)，输出时钟信号CKOUTA被具有较长延迟时间的延迟路径P121A延迟，而与门50A不会产生输出时钟信号CKOUTA或从输入时钟信号CKIN获得的任何时钟信号(即时钟门控单元40A被控制信号S11A的比特B0禁能)，如图6C所示。根据时钟门控单元40B和41B操作，与门51B产生输出时钟信号CKOUTB至延迟路径P121B(即时钟门控单元41B被控制信号S11B的比特B1使能)，输出时钟信号CKOUTB被具有较长延迟时间的延迟路径P121B延迟，而与门50B不会产生输出时钟信号CKOUTB或从输入时钟信号CKIN获得的任何时钟信号(即时钟门控单元被控制信号S11B的比特B0禁能)，如图6C所示。由控制信号S11A的比特B2(B2＝1)控制的多路复用器21A，将由延迟路径P121A延迟的输出时钟信号CKOUTA从输入端T25A传送到输出端T26A，以作为延迟时钟信号CKDLYA。由控制信号S11B的比特B2(B2＝1)控制的多路复用器21B，将的由延迟路径P121B延迟的输出时钟信号CKOUTB从输入端T25B传送到输出端T26B，以作为延迟时钟信号CKDLYB。

在第四种情况下，功率模式控制电路10可产生相对较低电平的电压给功能电路13A，以及产生相对较低电平的电压给功能电路13B。功能电路13A可以在具有较大时钟延迟的低速下操作，以及功能电路13B可以在具有较大时钟延迟的低速下操作。请参照图6D，此时，决定电路11A产生具有比特“100”(B0＝1，B1＝0，B2＝0)的控制信号S11A，决定电路11B产生具有比特“100”(B0＝1，B1＝0，B2＝0)的控制信号S11B。根据时钟门控单元40A和41A的操作，与门50A产生输出时钟信号CKOUTA至延迟路径P120A(即时钟门控单元40A被控制信号S11A的比特B0使能)，输出时钟信号CKOUTA被具有较短延迟时间的延迟路径P120A延迟，而与门51A不会产生输出时钟信号CKOUTA或从输入时钟信号CKIN获得的任何时钟信号(即时钟门控单元41A被控制信号S11A的比特B1禁能)，如图6D所示。根据时钟门控单元40B和41B操作，与门50B产生输出时钟信号CKOUTB至延迟路径P120B(即时钟门控单元40B被控制信号S11B的比特B0使能)，输出时钟信号CKOUTB被具有较短延迟时间的延迟路径P120B延迟，而与门51B不会产生输出时钟信号CKOUTB或从输入时钟信号得到的任何时钟信号(即时钟门控单元51B被控制信号S11B的比特B1禁能)，如图6D所示。由控制信号S11A的比特B2(B2＝0)控制的多路复用器21A，将由延迟路径P120A延迟的输出时钟信号CKOUTA从输入端T24A传送到输出终端T26A，以作为延迟时钟信号CKDLYA。由控制信号S11B的比特B2(B2＝0)控制的多路复用器21B，将由延迟路径P120B延迟的输出时钟信号CKOUTB从输入端T24B传送到输出端T26B，以作为延迟时钟信号CKDLYB。

在上述实施例中，在一个时钟缓冲器电路中有两个延迟路径，仅作为本发明的一个例子。在其它实施例中，为了最小化功能电路13A和13B之间的数据传输的时序变化，至少一个时钟缓冲器电路可包含两个以上的延迟路径，如三个延迟路径。如图7所示，时钟缓冲器电路12A包括三个延迟路径70A、71A和72A，以及时钟缓冲器电路12B包括三个时延路径70B、71B和72B。例如，由相应的决定电路11A控制的输入电路120A，产生输出时钟信号CKOUTA至三个延迟路径70A、71A和72A其中之一，并阻止输入时钟信号CKIN或从输入时钟信号CKIN获得的任何时钟信号(如输出时钟信号CKOUTA)被提供给其他两个延迟路径。因此，该时钟缓冲器电路120A和120B的功耗可降低。图7所示的集成电路基于上述实施例中所描述的原理、操作和电路结构而工作。因此，此处省略相关的描述。

在另一个实施例中，在一个时钟缓冲器电路中的多个延迟路径共享至少一个缓冲器。如图1所示，延迟路径P120A包括两个缓冲器120A，延迟路径P121A包括四个缓冲器120A。因此，延迟路径P120A和P121A可以共享一个缓冲器。如图8所示，有一个额外的延迟路径P80。延迟路径P80接收输入时钟信号CKIN，并延迟输入时钟信号CKIN。延迟的输入时钟信号CKIN被传送到输入电路121A以进行进一步的延迟操作。因此，在时钟缓冲器电路12A中的缓冲器的数量可以减少。例如，与图1-6D中的时钟缓冲器电路12A相比，在图8中的时钟缓冲器电路12A中的缓冲器的数量从6下降到5。

在上述实施例中，延迟路径P80中的缓冲器80的数量、延迟路径P120A中的缓冲器120的数量、以及延迟路径P121A中的缓冲器120的数量仅作为本发明的实施例，而并非用于限制本发明。这些可以根据系统的要求和电路设计来确定。

图9为具有多电压设计的集成电路的另一示例性实施例。在本实施例中，提供两个可控延迟电路(controlled delay circuits)90A和90B，用于分别产生延迟时钟信号至功能电路13A和13B。可控延迟电路90A和90B具有可变延迟时间，可变延迟时间是根据来自检测电路的相应的控制信号来确定的。例如，可控延迟电路90A的可变延迟时间是由控制信号S11A来确定的，以使可控延迟电路90A根据确定的延迟时间来产生延迟时钟信号CKDLYA。类似地，可控延迟电路90B的可变延迟时间是由控制信号S11B来确定的，以使可控延迟电路90B根据确定的延迟时间来产生延迟时钟信号CKDLYB。可控延迟电路90A和90B可以采用在图2、4、5或7的实施例中所示的时钟缓冲器电路12A和12B的结构来实现。

本领域的技术人员将容易地观察到，在不脱离本发明的精神和范围内，可以对装置和方法进行多种修改和变动。因此，本发明的范围应以权利要求的范围为准。

Claims (20)

1.一种时钟缓冲器电路，用于接收输入时钟信号并产生延迟时钟信号，其特征在于，包括：

输入电路，接收所述输入时钟信号并根据所述输入时钟信号产生输出时钟信号；

输出电路，根据所述输出时钟信号产生所述延迟时钟信号；

第一延迟路径，耦接在所述输入电路和所述输出电路之间；以及

第二延迟路径，耦接在所述输入电路和所述输出电路之间；

其中，所述输入电路根据控制信号，选择性地将所述输出时钟信号提供至所述第一延迟路径和所述第二延迟路径之间的第一特定延迟路径；

所述输出电路接收穿过所述第一特定延迟路径的所述输出时钟信号，并输出所述延迟时钟信号。

2.如权利要求1所述的时钟缓冲电路，其特征在于，根据所述控制信号，所述输入电路阻止所述输入时钟信号或从所述输入时钟信号获得的任何时钟信号被提供给所述第一延迟路径和所述第二延迟路径之间的第二特定延迟路径。

3.如权利要求1所述的时钟缓冲电路，其特征在于，所述输入电路包括：

解多路复用器，具有用于接收所述输入时钟信号的输入端、以及耦接至所述第一延迟路径的第一输出端和耦接至所述第二延迟路径的第二输出端，

其中，所述控制信号控制所述解多路复用器，以将来自所述输入端的所述输入时钟信号传送到所述第一输出端和所述第二输出端的其中之一，以作为所述输出时钟信号，所述第一输出端和所述第二输出端的所述其中之一连接到所述第一特定路径延迟。

4.如权利要求1所述的时钟缓冲电路，其特征在于，所述输入电路包括：

第一时钟门控单元，耦接至所述第一延迟路径，并由所述控制信号控制；以及

第二时钟门控单元，耦接至所述第二延迟路径，并由所述控制信号控制；

其中，所述第一时钟门控单元和所述第二时钟门控单元接收所述输入时钟信号；所述第一时钟门控单元和所述第二时钟门控单元的其中之一耦接至所述第一特定延迟路径，并且所述第一时钟门控单元和所述第二时钟门控单元的所述其中之一被所述控制信号使能，以根据所述输入时钟信号产生所述输出时钟信号。

5.如权利要求4所述的时钟缓冲电路，其特征在于，所述第一时钟门控单元和所述第二时钟门控单元中的另一个耦接至所述第一延迟路径和所述第二延迟路径之间的第二特定延迟路径，并且所述第一时钟门控单元和所述第二时钟门控单元中的所述另一个被所述控制信号禁能。

6.如权利要求4所述的时钟缓冲电路，其特征在于，所述控制信号为具有多个比特的数字信号，其中，所述第一时钟门控单元包括用于接收所述输入时钟信号和所述控制信号的第一比特的第一与门，所述第二时钟门控单元包括用于接收所述输入时钟信号和所述控制信号的第二比特的第二与门。

7.如权利要求1所述的时钟缓冲电路，其特征在于，还包括

第三延迟路径，耦接至所述输入电路，接收所述输入时钟信号并延迟所述输入时钟信号，

其中，所述输出电路接收穿过所述第三延迟路径的所述输出时钟信号。

8.如权利要求1所述的时钟缓冲电路，其特征在于，所述输出电路包括：

多路复用器，具有耦接至所述第一延迟路径的第一输入端、耦接至所述第二延迟路径的第二输入端、以及输出端，

其中所述控制信号控制所述多路复用器，将穿过所述第一特定延迟路径的所述输入时钟信号传输到所述输出端，以作为所述延迟时钟信号。

9.一种集成电路，其特征在于，包括：

控制电路，产生第一操作电压；

第一功能电路，由所述控制电路提供所述第一操作电压，并基于延迟时钟信号进行操作；

第一决定电路，接收所述第一操作电压，并根据所述第一操作电压产生第一控制信号；以及

第一可控延迟电路，具有第一可变延迟时间，并根据所述第一可变延迟时间产生第一延迟时钟信号，其中所述第一可变延迟时间是根据所述第一控制信号来确定的。

10.如权利要求9所述的集成电路，其特征在于，所述第一可控延迟电路包括：

第一输入电路，接收输入时钟信号，并根据所述输入时钟信号产生第一输出时钟信号；

第一输出电路，根据所述第一输出时钟信号产生第一延迟时钟信号；

第一延迟路径，耦接在所述第一输入电路和所述第一输出电路之间，具有第一延迟时间；以及

第二延迟路径，耦接在所述第一输入电路和所述第一输出电路之间，具有比所述第一延迟时间更长的第二延迟时间，

其中，根据所述第一控制信号，所述第一输入电路选择性地将所述第一输出时钟信号提供给所述第一延迟路径和所述第二延迟路径之间的第一特定延迟路径；

所述第一输出电路接收穿过所述第一特定延迟路径的所述第一输出时钟信号，并将所述第一延迟时钟信号输出至所述第一功能电路。

11.如权利要求10所述的集成电路，其特征在于，

当所述第一决定电路检测到所述第一操作电压处于第一电压电平时，所述第一延迟路径作为所述第一特定延迟路径，并将所述第一输入时钟信号延迟所述第一延迟时间；

当所述第一决定电路检测到所述第一操作电压处于高于所述第一电压电平的第二电压电平时，所述第二延迟路径作为所述第一特定延迟路径，并将所述第一输入时钟信号延迟所述第二延迟时间。

12.如权利要求11所述的集成电路，其特征在于，

当所述第一决定电路检测到所述第一操作电压处于所述第一电压电平时，根据所述第一控制信号，所述第一输入电路阻止将所述输入时钟信号或从所述输入时钟信号得到的任何时钟信号提供给所述第二延迟路径；

当所述第一决定电路检测到所述第一操作电压处于所述第二电压电平时，根据所述第一控制信号，所述第一输入电路阻止将所述输入时钟信号或从所述输入时钟信号获得的任何时钟信号提供给所述第一延迟路径。

13.如权利要求10所述的集成电路，其特征在于，所述第一输入电路包括：

解多路复用器，具有用于接收所述输入时钟信号的输入端、以及耦接至所述第一延迟路径的第一输出端和耦接至所述第二延迟路径的第二输出端；

其中，所述第一控制信号控制所述解多路复用器，以将所述输入时钟信号从所述输入端传送到所述第一输出端和所述第二输出端的其中之一，以作为所述第一输出时钟信号，以及所述第一输出端和所述第二输出端的所述其中之一耦接至所述第一特定路径延迟。

14.如权利要求10所述的集成电路，其特征在于，所述第一输入电路包括：

第一时钟门控单元，耦接至所述第一延迟路径，并由所述第一控制信号控制；以及

第二时钟门控单元，耦接至所述第二延迟路径，并由所述第一控制信号控制；

其中，所述第一时钟门控单元和所述第二时钟门控单元接收所述输入时钟信号；所述第一时钟门控单元和所述第二时钟门控单元的其中之一耦接至所述第一特定延迟路径，并且所述第一时钟门控单元和所述第二时钟门控单元中的所述其中之一被所述第一控制信号使能，以根据所述输入时钟信号产生所述第一输出时钟信号。

15.如权利要求14所述的集成电路，其特征在于，所述第一控制信号为具有多个比特的数字信号，其中，所述第一时钟门控单元包括用于接收所述输入时钟信号和所述第一控制信号的第一比特的第一与门，所述第二时钟门控单元包括用于接收所述输入时钟信号和所述第一控制信号的第二比特的第二与门。

16.如权利要求10所述的集成电路，其特征在于，还包括：

第三延迟路径，耦接至所述第一输入电路，接收所述输入时钟信号，并延迟所述输入时钟信号；

其中，所述第一输出电路接收穿过所述第三延迟路径的所述输出时钟信号。

17.如权利要求10所述的集成电路，其特征在于，所述第一输出电路包括：

多路复用器，具有耦接至所述第一延迟路径的第一输入端、耦接至所述第二延迟路径的第二输入端、以及输出端，

其中所述第一控制信号控制所述多路复用器，将穿过所述第一特定延迟路径传的所述输入时钟信号传输到所述输出端，以作为所述第一延迟时钟信号。

18.如权利要求9所述的集成电路，其特征在于，所述控制电路进一步产生第二操作电压，并且所述集成电路还包括：

第二可控延迟电路，具有第二可变延迟时间，并根据所述第二可变延迟时间产生第二延迟时钟信号，其中所述第二可变延迟时间是根据所述第二控制信号来确定的。

19.如权利要求18所述的集成电路，其特征在于，还包括：

第二功能电路，由所述控制电路提供所述第二操作电压；以及

第二决定电路，接收所述第二操作电压，并根据所述第二操作电压产生第二控制信号；

其中所述第二可控延迟电路包括：

第二输入电路，接收所述输入时钟信号，并根据所述输入时钟信号并产生第二输出时钟信号；

第二输出电路，根据所述第二输出时钟信号产生第二延迟时钟信号；

第三延迟路径，耦接在所述第二输入电路和所述第二输出电路之间，具有第三延迟时间；以及

第四延迟路径，耦接在所述第二输入电路和所述第二输出电路之间，具有比所述第三延迟时间更长的第四延迟时间；

其中，根据所述第二控制信号，所述第二输入电路选择性地将所述第二输出时钟信号提供给所述第三延迟路径和所述第四延迟路径之间的第二特定延迟路径；

所述第二输出电路接收穿过所述第二特定延迟路径的所述第二输出时钟信号，并将所述第二延迟时钟信号输出至所述第二功能电路。

20.如权利要求19所述的集成电路，其特征在于，

当所述第二决定电路检测到所述第二操作电压处于第三电压电平时，所述第三延迟路径作为所述第二特定延迟路径，并将所述第二输入时钟信号延迟所述第三延迟时间；

当所述第二决定电路检测到所述第二操作电压处于高于所述第三电压电平的第四电压电平时，所述第四延迟路径作为所述第二特定延迟路径，并将所述第二输入时钟信号延迟所述第四延迟时间。