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CN106415728A - 交叉点存储器中的参考架构 - Google Patents

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CN106415728A CN201580027158.0A CN201580027158A CN106415728A CN 106415728 A CN106415728 A CN 106415728A CN 201580027158 A CN201580027158 A CN 201580027158A CN 106415728 A CN106415728 A CN 106415728A
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Abstract

本公开涉及交叉点存储器中的参考和感测架构。装置可以包括存储器控制器，配置为选择用于存储器访问操作的目标存储器单元。存储器控制器包括：字线（WL）开关电路，配置为选择与目标存储器单元相关联的全局WL（GWL）和本地WL（LWL）；位线（BL）开关电路，配置为选择与目标存储器单元相关联的全局BL（GBL）和本地BL（LBL）；以及感测电路，包括第一感测电路电容和第二感测电路电容，感测电路配置为将所选GWL、LWL和第一感测电路电容预充电至WL偏置电压WLVDM，利用所选GWL上的电荷和第一感测电路电容上的电荷来产生参考电压（VREF），并且至少部分地基于VREF和所检测到的存储器单元电压VLWL来确定目标存储器单元的状态。

Description

交叉点存储器中的参考架构
技术领域
本公开涉及交叉点存储器阵列中的参考和感测架构。
背景技术
相变存储器是典型地使用用于存储器元件的硫族化合物材料的存储器设备。存储器元件是实际地存储信息的部件。在操作中，相变存储器通过在非晶相和晶相之间改变存储器元件的相来将信息存储在存储器元件上。硫族化合物材料可以展现晶相或非晶相，从而展现低或高传导性。一般地，非晶相具有低传导性（高阻抗）且与重置状态（逻辑零）相关联，并且晶相具有高传导性（低阻抗）且与置位状态（逻辑一）相关联。存储器元件可以包括在存储器单元中，所述存储器单元还包括选择器，即，耦合到存储器元件的选择设备。选择设备配置为促进将多个存储器元件组合到阵列中。
相变存储器元件可以布置在交叉点存储器阵列中，交叉点存储器阵列包括布置在网格中的行地址线和列地址线。分别称为字线（WL）和位线（BL）的行地址线和列地址线在网格的形成中交叉，并且每一个存储器单元耦合在WL和BL之间，其中WL和BL交叉（即，交叉点）。应当指出，行和列是用于提供交叉点存储器中的WL和BL的布置的定性描述的方便术语。
在编程操作期间，存储器元件的相可以通过以下来改变：向WL施加第一偏置电压和向BL施加第二偏置电压，从而导致跨存储器单元的差分偏置电压，所述差分偏置电压可以引起电流在存储器元件中流动。差分偏置电压可以跨存储器单元维持足以使存储器元件“迅速跳回”的第一时间段，并且然后维持第二时间段以将存储器元件从非晶态转变成晶态或者从晶态转变成非晶态。迅速跳回是复合存储器元件的性质，其导致传导性的突然改变以及跨存储器元件的电压的相关联的突然改变。
在读取操作中，经由第一偏置电压向WL和第二偏置电压向BL的施加而选择目标存储器单元，WL和BL在一段时间间隔内在目标存储器单元处交叉。作为结果的跨存储器元件的差分偏置电压配置为大于用于存储器元件的最大置位电压并且小于用于存储器元件的最小重置电压。作为响应，取决于存储器元件处于晶态（置位）还是非晶态（重置），目标存储器元件可以快速跳回或者可以不快速跳回。耦合到存储器元件的感测电路配置为检测在感测时间间隔中迅速跳回的存在或缺失。快速跳回的存在然后可以解释为逻辑一，并且快速跳回的缺失可以解释为逻辑零。
附图说明
所要求保护的主题的特征和优点将从与其一致的实施例的以下详细描述而清楚，该描述应当参照随附各图进行考虑，其中：
图1图示了与本公开的若干实施例一致的系统框图；
图2A图示了与本公开的各种实施例一致的交叉点存储器系统的部分；
图2B图示了与本公开的一个实施例一致的示例二进制加权修整电容器电路；
图2C是图示了与本公开的各种实施例一致的固有电容和参考电压调节电容的简化概图；
图3A是图示了图2A的交叉点存储器系统的示例存储器读取操作的时序图；
图3B是时序图，其图示了针对图2A的交叉点存储器系统的存储器读取操作，至用于置位和重置存储器单元的感测放大器的示例感测和参考电压以及输入电压；以及
图4图示了与本公开的各种实施例一致的用于产生交叉点存储器中的参考电压的操作的流程图。
尽管将参照说明性实施例而进行以下具体实施方式，但是其许多可替换形式、修改和变型对于本领域技术人员将是清楚的。
具体实施方式
在读取操作期间，感测电路配置为至少部分地基于电流是否在存储器单元中流动而检测是否已经发生迅速跳回。电流可以通过作为本地字线（LWL）上的电压的改变而被检测到的电荷的改变来检测。电压改变可能相对小并且典型地相对于参考电压而被确定。外部生成的参考电压要求从参考供应电压到感测电路的传导路径，以便将参考电压提供给感测电路。传导路径然后可以添加到与存储器阵列相关联的管芯尺寸。生成参考电压进一步增加了与存储器阵列相关联的能量消耗。
一般地，本公开描述了配置为本地产生用于读取存储器单元的参考电压的系统和方法。系统和方法配置为利用与本地WL和全局WL相关联的固有电容、第一感测电路电容（例如，将WL耦合到感测电路的线的电容）以及作为存储器访问操作的部分而施加的偏置电压。偏置电压为固有电容充电。固有电容上的作为结果的电荷然后可以被利用来产生参考电压。参考电压的值至少部分地基于固有电容的相对值，包括例如第二感测电路电容，如本文所描述的。在实施例中，来自未选相邻存储器部分的未选全局WL可以耦合到感测电路，从而提供配置为调节参考电压的调节电容，如本文所描述的。在另一个实施例中，修整电容器电路可以提供配置为产生期望参考电压的附加电容（即，调节电容）。例如，修整电容器电路可以对应于二进制加权修整电容器，其配置为提供为多倍标称电容的可选电容。倍数通过施加于二进制加权电容器的二进制选择器值来确定。参考电压可以通过改变二进制选择器值而调节。例如，参考电压可以调节为优化用于存储器单元的最大置位电压和最小重置电压之间的感测裕度。
系统和方法可以进一步包括感测放大器。将参考电压施加于第一输入，并且将与参考电压相关的感测电压和所选存储器单元的输出（即，所检测到的存储器单元电压）施加于感测放大器的第二输入。在感测电压的施加之前，感测放大器的第一输入和第二输入可以耦合以便产生参考电压。该耦合可以通过在第一输入和第二输入公共模式处制造噪声来增强噪声拒绝。感测放大器然后可以在第一输入和第二输入解耦合并且感测电压被施加于第二输入时提供噪声免疫性（即，公共模式噪声拒绝）。感测放大器配置为接收感测电压和参考电压，并且至少部分地基于参考电压和感测电压的相对值来提供逻辑电平输出，即逻辑一或逻辑零，其对应于VCC或VSS。例如，VCC可以具有1.2伏特的值并且VSS可以对应于接地（即，零伏）。
在下文中，关于字线描述用于本地参考电压产生和存储器单元输出感测的技术。与本公开一致的，可以利用类似技术来产生用于位线的交叉点存储器中的本地参考电压和存储器单元感测。
图1图示了与本公开的若干实施例一致的系统框图100。系统100包括处理器102、存储器控制器104和存储器阵列106。处理器102通过总线108耦合到存储器控制器104。处理器102可以提供包括（多个）存储器地址的读取和/或写入请求，和/或将相关联的数据提供给存储器控制器104，并且可以从存储器控制器104接收读取的数据。存储器控制器104配置为执行存储器访问操作，例如读取目标存储器单元和/或向目标存储器单元写入。应当指出，系统100被简化以便于说明和描述。
存储器阵列106对应于相变交叉点存储器的至少部分，并且包括多个字线115、多个位线117和多个存储器单元，例如存储器单元107。每一个存储器单元在WL和BL的交叉点处耦合在字线（“WL”）和位线（“BL”）之间。每一个存储器单元包括配置为存储信息的存储器元件，并且可以包括耦合到存储器元件的存储器单元选择设备（即，选择器）。选择设备可以包括双向阈值开关、二极管、双极结型晶体管、场效应晶体管等。存储器阵列106配置为存储二进制数据并且可以被写入（即，编程）或从其读取。
存储器控制器104包括存储器控制器逻辑110、WL控制电路114和BL控制逻辑116。存储器控制逻辑110配置为执行与存储器控制器104相关联的操作。例如，存储器控制逻辑110可以管理与处理器102的通信。存储器控制器逻辑110可以配置为标识与每一个所接收的存储器地址相关联的一个或多个目标WL。存储器控制器逻辑110可以配置为至少部分地基于目标WL标识符来管理WL控制逻辑114和BL控制逻辑116的操作。
WL控制逻辑114包括WL开关电路120和感测电路122。WL控制逻辑114配置为从存储器控制器逻辑110接收（多个）目标WL地址，并且选择用于读取和/或写入操作的一个或多个WL。例如，WL控制逻辑114可以配置为通过将WL选择偏置电压耦合到目标WL来选择目标WL。WL控制逻辑114可以配置为通过使目标WL从WL选择偏置电压解耦合和/或通过将WL取消选择偏置电压耦合到WL，来取消选择WL。WL控制逻辑114可以耦合到包括在存储器阵列106中的多个WL 115。每一个WL可以耦合到对应于数个BL 117的数个存储器单元。WL开关电路120可以包括多个开关，每一个开关配置为向WL选择偏置电压耦合（或解耦合）相应WL，例如WL115a，以选择相应WL 115a。例如，开关电路120可以包括多个晶体管。
BL控制逻辑116包括BL开关电路124。在一些实施例中，BL控制逻辑116可以包括感测电路，例如感测电路122。BL控制逻辑116配置为选择用于读取和/或写入操作的一个或多个BL。BL控制逻辑116可以配置为通过将BL选择偏置电压（VPP）耦合到目标BL来选择目标BL。例如，VPP可以具有5.0伏的值。BL控制逻辑116可以配置为通过从BL选择偏置电压解耦合目标BL和/或通过将BL取消选择偏置电压耦合到BL，来取消选择BL。BL开关电路124类似于WL开关电路120，除了BL开关电路124配置为将BL选择偏置电压耦合到目标BL之外。
感测电路122配置为在感测间隔期间（例如在读取操作期间）检测快速跳回事件的存在或缺失。感测电路122配置为将与读取操作的结果相关的逻辑电平输出提供给例如存储器控制器110。例如，如果检测到快速跳回，则可以输出对应于逻辑一的逻辑电平，并且如果没有检测到快速跳回，则可以输出对应于逻辑零的逻辑电平。
例如，响应于来自存储器控制器逻辑110的信号，WL控制逻辑114和BL控制逻辑116可以配置为：通过将WL 115a耦合到WL选择偏置电压以及将BL 117a耦合到BL选择偏置电压，来选择用于读取操作的目标存储器单元，例如存储器单元107。感测电路126然后可以配置为在感测间隔内监视WL 115a和/或BL 117a，以便确定快速跳回事件是否发生。如果感测电路126检测到快速跳回事件，则存储器单元107可以处于置位状态中。如果感测电路126在感测间隔中没有检测到快速跳回事件，则存储器单元107可以处于重置状态中。
因而，WL控制逻辑114和/或BL控制逻辑116可以配置为选择用于读取操作的目标存储器单元，发起读取操作，在感测间隔中针对快速跳回事件监视所选存储器单元，并且将感测的结果提供给例如存储器控制器逻辑110。
图2A图示了与本公开的各种实施例一致的交叉点存储器系统的部分200。部分200包括在存储器单元216处交叉的BL和WL。部分200进一步包括BL偏置电路210、BL开关电路220、本地WL（LWL）开关电路222、全局WL（GWL）开关电路224和感测电路230。在一些实施例中，部分200可以包括GWLB开关225，其配置为表示存储器阵列的相邻部分。例如，BL偏置电路210和BL开关电路220可以包括在BL控制逻辑116中，并且LWL开关电路222、GWL开关电路224和GWLB开关225可以包括在WL控制逻辑114中。感测电路230是图1的感测电路122的示例。
BL偏置电路210耦合到电压供应VPP和BL开关电路220。BL开关电路220进一步通过本地BL 214耦合到存储器单元216。LWL开关电路222通过LWL 212耦合到存储器单元216，并且通过GWL 213耦合到GWL开关电路224。GWL开关电路224进一步耦合到感测电路230。LWL开关电路222配置为选择LWL，例如LWL 212，并且将所选LWL 212耦合到GWL电路224。GWL开关电路224配置为在例如存储器单元读取操作期间将所选LWL（例如，LWL 212）和GWL 213耦合到感测电路230。
部分200进一步包括多个控制输入。例如，VDM充当输入至BL偏置电路210的控制信号。例如，VDM可以具有4.0伏的标称值。当VDM增大到阈值以上时，BL偏置电路210的输出AXN可以变为BLVDM，其涉及作为BLVDM ~ VDM – VTn的VDM，其中VTn是由VDM控制并且包括在BL偏置电路210中的开关的阈值电压。在另一个示例中，GBLSEL是GBL（全局BL）选择信号。GBLSEL是低态有效，这意味着耦合到BL开关电路220的GBL当GBLSEL为低时被选择并且当GBLSEL为高时不被选择。“低”和“高”在该上下文中是指逻辑电平并且可以涉及电压，例如低可以对应于接地（例如，VSS）并且高可以对应于非零正电压（例如，VCC=1.2伏）。LBLSEL是LBL（本地BL）选择信号并且为低态有效。当GBLSEL和LBLSEL二者为低时，LBL 214耦合到AXN。LWLSEL（本地WL选择）配置为控制将LWL 212耦合到GWL 213，并且GWLSEL配置为控制将GWL 213耦合到感测电路230。在一些实施例中，GWL开关电路224和LWL开关电路222可以包括取消选择电路，其配置为在没有被选择时将GWL 213和/或LWL 212耦合到VSS。在这些实施例中，GWLDES和LWLDES配置为分别控制将GWL 213和LWL 212耦合到VSS。
部分200包括耦合到LWL 212的具有电容值CLWL的LWL固有电容218，以及耦合到GWL213的具有电容值CGWL的GWL固有电容232。固有电容218、232分别对应于与LWL 212和GWL213相关联的固有电容。如本文中使用的，固有电容是存在于电路（例如，传导路径和/或开关）中的电容，而不是与可以添加到电路的电容器（即，分立元件）相关联的电容。因而，尽管将电容218和232示为分别耦合到LWL 212和GWL 213，但是电容218和232不是分立元件。电容218对应于LWL 212的固有电容，并且电容232对应于GWL 213的固有电容。
在包括GWLB开关225的实施例中，部分200还可以包括具有电容值CGWLB的GWLB固有电容233。固有电容233配置为表示与GWL相关联的电容，GWL包括在可以共享（例如，复用）感测电路230的存储器阵列的另一个部分中。电容233可以由GWLB开关225选择。在这些实施例中，电容233可以被利用作为调节电容，用于调节用于感测电路230的参考电压，所述参考电压至少部分地基于固有电容232、234、236，如本文所描述的。将电容233利用作为调节电容可以通过提供相对更好匹配的噪声分量来改进噪声拒绝，所述噪声分量随后可以通过例如感测放大器而消除。
感测电路230包括感测放大器240、HNEQ开关242、开关244A……244n的库（总称为开关库244）、NLRU开关246和NLRL开关248。感测电路230包括具有电容CHNREG的第一感测电路电容234和具有电容CHNREGB的第二感测电路电容236。电容234、236分别表示GWL开关电路224与无限制上部读取（NLRU）开关246之间以及GWLB SW 225与无限制下部读取（NLRL）开关248之间的电路的固有电容。此处，上部和下部是指存储器阵列（例如，图1的存储器阵列106）的部分。
在一些实施例中，感测电路230可以包括修整电容器电路250以及修整电容器开关TC SWA 288A和TC SWB 288B。TC SWA 288A配置为将修整电容器电路250耦合到节点HNREG。TC SWB 288B配置为将修整电容器电路250耦合到节点HNREGB。开关288A、288B配置为促进修整电容器电路250与存储器阵列106的多于一个部分一起的使用。例如，TC SWA 288A可以断开并且TC SWB 288B可以闭合，以将修整电容器电路250耦合到HNREGB来调节耦合到HNREGB的电容，如本文所描述的。在该第一示例中，存储器单元216可以被选择用于存储器访问操作。在另一个示例中，TC SWA 288A可以闭合并且TC SWB 288B可以断开，以将修整电容器电路250耦合到HNREG来调节耦合到HNREG的电容。在该第二示例中，相邻存储器部分中的存储器单元可以被选择用于存储器访问操作。换言之，修整电容器电路250可以耦合到节点HNREGB或节点HNREG而不是二者。修整电容器电路250然后可以被利用来调节VREF，如本文所描述的。共享修整电容器电路250配置为节省管芯面积。
感测放大器240包括两个输入，其中第一输入SA1耦合到节点HNREGB并且第二输入SA2耦合到节点HNREG。HNEQ开关242耦合在节点HNREGB和HNREG之间。开关库244包括多个开关244A……244n，其配置为个体地将节点HNREG和/或HNREGB耦合到VSS或者将节点HNREG和/或HNREGB从VSS解耦合。开关244A……244n由控制信号SMIN控制。SMIN为低态有效，因而开关244A……244n在SMIN为低时闭合并且在SMIN为高时断开。NLRU开关246耦合在供应电压WLVDM和节点HNREG之间，并且NLRL开关248耦合在供应电压WLVDM和节点HNREGB之间。例如，WLVDM可以具有-3.6伏的标称值。第一感测电路电容234耦合到节点HNREG，并且第二感测电路电容236耦合到节点HNREGB。GWL开关电路224耦合到节点HNREG，并且GWLB SW 225可以耦合到节点HNREGB。修整电容器电路250可以通过TC SWA 288A耦合到节点HNREG，或者通过TCSWB 288B耦合到节点HNREGB，如本文所描述的。
HNEQ开关242具有控制输入HNEQ，并且配置为将节点HNREG耦合到节点HNREGB或者将节点HNREG从节点HNREGB解耦合。NLRU开关246和NLRL开关248各自具有相应控制输入：NLRU和NLRL。NLRU开关246配置为将节点HNREG耦合到WLVDM，并且NLRL开关248配置为将节点HNREGB耦合到WLVDM。
感测放大器240可以包括两个开关247、249、第一级SA级1和第二级SA级2。感测放大器240耦合到至少一个电压供应VCC（逻辑电平供应），并且可以耦合到VSS，即，接地。感测放大器240进一步包括两个控制输入LSENB和SAEN。开关247配置为将节点SA2以及由此将节点HNREG耦合到SEN，SEN为至SA级1的输入。开关249配置为将节点SA1以及由此将节点HNREGB耦合到REN，REN为至SA级1的另一个输入。在一些实施例中，节点REN和SEN还可以耦合到至SA级2的输入。开关247、249是由LSENB控制的高态有效开关，因而当LSENB为高时，HNREGB耦合到REN并且HNREG耦合到SEN。LSENB进一步耦合到SA级1并且是配置为启用SA级1的低态有效信号。因而，SA级1在LSENB为低时启用并且在LSENB为高时禁用，如本文所描述的。SAEN配置为启用SA级2。在操作中，当SA级2启用时，可以将存储器读取输出提供给感测节点。
感测放大器240可以包括任何类型的感测放大器，其配置为接收负输入电压（例如，参考电压和感测电压）并且生成逻辑电平电压输出而同时避免转变期间逻辑电平供应（例如，VCC和VSS）之间的短路电流。这样的感测放大器可以配置为使负输入电压电平移位到正参考中间电压。中间电压的相应值可以至少部分地基于负输入电压的相对值。这样的感测放大器可以进一步配置为至少部分地基于中间电压的相对值而将中间电压转换成逻辑电平电压输出。这样的感测放大器可以具有相对小的输入偏移电压，并且配置为提供相对低能量、相对高速度的电平移位以从相对低电平输入产生逻辑电平输出。
图2B图示了与本公开的一个实施例一致的包括二进制加权修整电容器251的示例电路部分260。二进制加权修整电容器251是图2A的修整电容器电路250的一个示例。二进制加权修整电容器251包括多个（例如，四个）修整电容器282A……282D。每一个修整电容器282A……282D具有作为2的幂乘以标称电容值dC的电容值。在非限制性示例中，dC的电容值可以为10毫微微法拉（fF）的量级。例如，第一修整电容器282A具有1（即，20）乘以dC的电容值，第二修整电容器282B具有2（即，21）乘以dC的电容值，第三修整电容器282C具有4（即，22）乘以dC的电容值，并且第四修整电容器282D具有8（即，23）乘以dC的电容值。二进制加权修整电容器251进一步包括多个开关284A……284D。开关的数目对应于修整电容器282A……282D的数目。每一个开关284A……284D的状态配置为由选择器286控制。当相应开关284A……284D闭合时，相关联的修整电容器282A……282D耦合到开关288A、288B并且由此耦合到HNREG或HNREGB。因而，基于选择器值（在该示例中，四位），开关284A……284D中没有一个、一个或多个可以闭合。二进制加权修整电容器251然后可以按dC的分级来提供范围零（即，全部开关284A……284D断开）到15*dC（即，全部开关284A……284D闭合）中的可选修整电容值。因而，至少部分地基于固有电容218、232、234和236的电容值以及二进制加权修整电容器251的所选电容值，可以在节点HNREG和HNREGB中的一个或多个处产生所选参考电压，如本文所描述的。
图2C是图示了与本地参考电压产生相关联的固有电容和参考电压调节电容器电路252的简化概图270，如本文所描述的。参考电压调节电容器电路252包括调节电容器253和调节电容器开关254。在实施例中，电路252可以对应于修整电容器电路250。在该示例中，C xx SW 254对应于TC SWB 288B，TC SWA 288A断开，从而使修整电容器电路250从节点HNREG解耦合，并且C xx 253对应于修整电容器电路250的电容。在另一个实施例中，电路252可以对应于GWLB SW 225和固有电容233。在该实施例中，C xx SW 254对应于GWLB SW 225并且电容253对应于电容233。因而，在该实施例中，C xx 对应于CGWLB。
固有电容218、232、234、236和调节电容253可以配置为一般并联。电容218、232、234、236、253的耦合然后可以由HNEQ开关242、LWL开关223、GWL开关225和C xx 开关254来控制。LWL开关223和GWL 225开关可以分别包括在LWL开关电路222和GWL开关电路224中。一般地，在操作中，电容218、232、234、236、253可以被利用来存储与用于感测放大器240的参考电压相关的电荷。HNEQ开关242配置为耦合和解耦合节点HNREG和HNREGB，如本文所描述的。将调节电容253与固有电容236并联耦合配置为提供与WLVDM相关的期望参考电压。
一般地，具有电容C的电容性元件上的电荷Q等于电容和跨电容性元件的电势差（即，电压）之积（Q=C*V）。如本文使用的，“电容性元件”包括例如电容器、固有电容和/或它们中一个或多个的并联组合。如果多个电容性元件（其中一个或多个具有初始电荷和对应初始电压）然后并联耦合，则初始电压将均衡成最终电压。基于电荷守恒，均衡之前的总电荷等于均衡之后的总电荷。例如，考虑具有电容C1和C2以及相应初始电压V1和V2的两个电容性元件。初始电荷为
。
如果电容器然后并联耦合，则最终电荷为
其中Vf是跨并联耦合的电容性元件的最终电压。由于，所以
。
因而，
。
基于电荷守恒以及利用通过偏置电压而充电的固有电容，可以本地产生参考电压，如本文所描述的。
图3A是图示了交叉点存储器系统200的示例存储器读取操作的时序图300。图3B是时序图350，其图示了针对交叉点存储器系统200的存储器读取操作，至用于置位和重置存储器单元的感测放大器的节点HNREG和HNREGB处的示例电压，包括感测和参考电压以及输入电压（REN，SEN）。当还关注于图2A中所图示的交叉点存储器部分200和图2C中所图示的简化部分270进行阅读时，可以最佳地理解时序图300、350。
时序图300包括对应于控制输入GWLSEL的波形302，对应于控制输入LBLSEL的波形304，对应于控制输入GBLSEL的波形306，对应于控制输入NLRU（用于NLRU开关246的控制输入）的波形308A，以及对应于控制输入NLRL（用于NLRL开关248的控制输入）的波形308B。时序图300进一步包括对应于控制输入LWLSEL的波形310，对应于控制输入HNEQ的波形312，对应于BL偏置电压电路210输出AXN的波形314，对应于配置为启用感测放大器240的第一级的控制输入LSENB的波形316，对应于配置为启用感测放大器240的输出的控制输入SAEN的波形318，以及对应于控制输入SMIN的波形320，如本文所描述的。
时序图350包括对应于在节点HNREGB处所检测到的电压（并且可以对应于参考电压VREF）的波形322A，以及对应于在节点HNREG处所检测到的电压（并且可以对应于感测电压VSENSE）的波形322B。波形322A和322B对应于用于置位状态中的存储器单元（例如，存储器单元216）的HNREGB和HNREG处的电压。时序图350进一步包括类似于波形322A的波形324A以及类似于波形322B的波形324B，除了波形324A和324B对应于重置状态中的存储器单元（例如，存储器单元216）之外。
时序图350进一步包括对应于至感测放大器240的第一级的第一输入电压REN的波形326A，以及对应于至感测放大器240的第一级的第二输入电压SEN的波形326B，如本文所描述的。波形326A和326B对应于用于置位状态中的存储器单元（例如，存储器单元216）的REN和SEN。时序图350进一步包括对应于至感测放大器240的第一级的第一输入电压REN的波形328A，以及对应于至感测放大器240的第一级的第二输入电压SEN的波形328B，如本文所描述的。波形328A和328B对应于用于重置状态中的存储器单元（例如，存储器单元216）的REN和SEN。
初始地，在时间t0处，GWLSEL和LWLSEL为低，并且LBLSEL和GBLSEL为高，从而指示相关联的GWL、LWL、GBL、LBL没有被选择。NLRU为低，从而指示节点HNREG没有耦合到WLVDM。类似地，NLRL为低，从而指示HNREGB没有耦合到WLVDM。NLRL在时间段t0直到至少t11内保持为低。NLRL可以被利用用于针对相邻存储器阵列部分的存储器读取操作，这类似于NRLU，因而波形308B可以对应于针对相邻存储器部分的存储器读取操作的波形308A。HNEQ为低，从而指示节点HNREG没有耦合到节点HNREGB。AXN为低，从而指示VDM也为低，LSENB为高，从而指示HNREGB耦合到REN，HNREG耦合到SEN并且SA级1没有启用。SAEN为低，从而指示感测放大器240输出（即，SA级2）没有启用。SMIN为低，从而指示HNREG和HNREGB通过开关244A……244n耦合到VSS。因而，在时间t0处，固有电容218、232、234和236以及调节电容253上的电荷为零，并且HNREGB处的电压、节点HNREG处的电压、REN和SEN也为零（即，VSS）。
在时间t1处，GWLSEL、LBLSEL、GBLSEL和LWLSEL改变状态，从而选择GWL 213、LWL212、LBL 214和相关联的GBL并且由此将存储器单元216耦合到BL偏置电路210和感测电路230。SMIN开关为高，从而断开开关244A和244n并且从VSS解耦合节点HNREG和HNREGB。因而，在时间t1处，LWL开关223和GWL开关225闭合，从而将固有电容218和232耦合到节点HNREG。节点HNREGB和HNREG处的电压、REN和SEN保持处于零。
在时间t2处，NLRU开关246闭合，从而将HNREG耦合到WLVDM。因而，在时间t2处，当NLRU开关246闭合时，固有电容218、232和234变为耦合到WLVDM并且开始充电至WLVDM。节点HNREG开始转变到WLVDM并且节点HNREGB保持处于VSS。
在时间t3处，NLRU开关246断开，从而从WLVDM解耦合固有电容218、232和234。从t2到t3的时间段表示预充电时间段。固有电容218、232和234在预充电时间段期间充电至WLVDM。在时间t3处，HNREGB保持处于VSS，并且HNREG（即，CHNREG）、GWL 213（即，CGWL）和LWL 212（即，CLWL）处于WLVDM。在时间t4处，响应于LWLSEL改变状态，LWL开关电路222从GWL 213解耦合LWL 212，从而使LWL 212浮置。LWL 212保持充电至WLVDM。
在时间t5处，HNEQ开关242闭合，从而将HNREGB耦合到HNREG并且将SA1耦合到SA2。同样在时间t5处，将VDM施加于BL偏置电路210，从而将AXN从VSS抬升到BLVDM。时间t5对应于存储器单元216的状态的感测间隔的开始以及还对应于用于感测放大器240的参考电压VREF的产生。有利地，参考电压VREF可以从GWL和LWL偏置电压在本地并且在对应于感测间隔的时间段中产生。换言之，VREF可以理解为对LWL 212充电的意外副产物。因而，可以避免远程地生成参考电压何将远程生成的参考电压转移到感测放大器240，并且不会增大感测间隔持续时间。耦合HNREGB和HNREG的附加优点在于，呈现在例如GWL、HNREG、HNREG和/或GWLB上的噪声（如果被利用用于调节电容的话）可以变为公共模式。因而，感测放大器240可以减少或消除公共模式噪声，从而导致相对改进的噪声免疫性和鲁棒性。
正好在HNEQ开始242闭合之前，即正好在时间t5之前，固有电容236（CHNREGB）和调节电容253（C xx ）配置为具有零电荷，并且固有电容232和234配置为分别具有以下所存储的电荷：
以及
。
因而，正好在HNEQ开个242闭合之前，初始电荷Qi为：
。
如果电容236和253具有零电荷，则Qi为：
。
在HNEQ开关242闭合之后，电荷可以从电容232和234转移到电容236和253。在稳定状态，由于电容232、234、236和253并联耦合，所以
其中Qf是总最终电荷，并且Vf是跨电容232、234、236、253的最终电压。应当指出，LWL电容218没有包括在该计算中，因为LWL开关223断开使得LWL 212从至少GWL 213和感测电路230解耦合。基于电荷守恒（即，Qi=Qf），
其可以写为：
其中Vf对应于参考电压VREF，如本文所描述的。有利地，与本公开一致的，当经由节点HNREG将偏置电压WLVDM施加于GWL 213时，可以利用本地偏置电压WLVDM和存储在固有电容（即，GWL电容CGWL和第一感测电路电容CHNREG）中的电荷来产生VREF。
BLVDM近似等于VDM，小于与BL偏置电路210相关联的开关的阈值电压（例如，VTn）。因而，已充电至WLVDM的LWL 212和现在充电至BLVDM的LBL 214提供跨存储器单元216的差分电压，其对应于BLVDM+|WLVDM|。换言之，由于WLVDM典型地为负并且BLVDM典型地为正，所以跨存储器单元216的净电势差为BLVDM和WLVDM的绝对值之和。因而，取决于存储器单元正存储零（重置）还是一（置位），存储器单元216可以在时间间隔t5到t6期间快速跳回（置位）或者可以不快速跳回（重置）。LWL 212上的电荷然后可以反映存储器的状态。例如，如果存储器单元216的阈值电压大于BLVDM+|WLVDM|，则没有快速跳回可以发生，这对应于所存储的逻辑零。如果快速跳回不发生，则LWL 212上的VLWL可以保持在WLVDM处或附近。在另一个示例中，如果存储器单元216的阈值电压小于或等于BLVDM+|WLVDM|，则可以发生快速跳回，这对应于所存储的逻辑一。如果快速跳回发生，则LWL 212上的电压（VLWL）可以增大成大于WLVDM，即|VLWL|小于|WLVDM|，因为电流流过存储器单元。换言之，如果没有发生快速跳回，则VLWL可以对应于WLVDM，并且如果发生快速跳回，则VLWL可以增大成靠近零。
与感测并发地，当HNEQ开关242闭合时，节点HNREG耦合到节点HNREGB。正好在HNEQ开关闭合（即，t5minus）之前，节点HNREGB处于VSS并且节点HNREG处于WLVDM。因而，固有电容234和232充电至WLVDM并且固有电容236和调节电容253处于VSS。在HNEQ开关242闭合之后，HNREGB和HNREG可以均衡到介于VSS与WLVDM之间的值。
因而，正好在时间t6之前，HNREGB、HNREG和GWL 213处的电压可以在VREF处或附近，并且LWL 212可以具有对应于电压VLWL（即，所检测到的存储器单元电压）的电荷。在时间t6处，HNEQ开关242可以断开，从而解耦合HNREGB和HNREG。同样在时间t6处，BL偏置电路210可以从VPP解耦合，因而AXN可以返回到VSS。HNREGB和HNREG二者可以保持处于VREF并且GWL 213可以类似地处于VREF。
在时间t7处，LWL 212可以再次被选择，并且LWL开关电路222可以将LWL 212耦合到GWL 213（即，GLWL）并且由此耦合到节点HNREG。来自LWL 212的VLWL然后可以与节点HNREG处的VREF组合以得到被配置为指示存储器单元216的状态的HNREG处的电压VSENSE。
在时间t7之前，HNEQ开关断开，因而节点HNREGB从节点HNREG解耦合。从发生在时间t5与t6之间的均衡起，节点HNREGB和节点HNREG二者处于VREF。因而，正好在时间t7之前，耦合到节点HNREG的固有电容232和234上的初始电荷为：
。
类似地，与LWL 212相关联的初始电荷为CLWL*VLWL，其中VLWL对应于所检测到的存储器单元电压，所检测到的存储器单元电压可以在WLVDM或者与WLVDM和BLVDM相关的电压处或者附近，例如零伏。再次基于电荷守恒：
其中VSENSE对应于节点HNREG处的电压，所述电压产生自在感测间隔之后将LWL 212与GWL 213和节点HNREG重新耦合。因而，
。
在时间间隔t7到t8期间，HNREGB可以处于VREF并且节点HNREG可以处于VSENSE。因而，在以时间t7开始的时间间隔期间，对于置位状态中的存储器单元，波形322A对应于VSENSE，并且波形322B对应于VREF，并且对于重置状态中的存储器单元，波形324A对应于VSENSE，并且波形324B对应于VREF。将VREF施加于输入SA1并且将VSENSE施加于感测放大器240的输入SA2。由于LSENB在时间间隔t7到t8中保持高，所以SA1耦合到REN并且SA2耦合到SEN，因而REN处于VREF并且SEN处于VSENSE。VSENSE与VREF之间的差异是正还是负（即，VSENSE＞VREF或者VSENSE＜VREF）然后可以指示是否发生快速跳回，并且由此指示存储器单元216是存储零还是一。如果VSENSE大于VREF，则感测放大器240配置为将逻辑一输出到感测节点。如果VSENSE小于VREF，则感测放大器240配置为将逻辑零输出到感测节点。
VSENSE与VREF之间的差异可以确定为
其在一些代数调处之后简化成
。
由于VLWL在快速跳回缺失的情况下可以对应于WLVDM并且如果存在快速跳回则可以在零处或附近，所以可以合期望的是VREF在WLVDM/2处或附近。VREF可以在WLVDM/2处或附近，如果
的话。
因而，C xx 的选择可以至少部分地基于CGWL、CHNREG和CHNREGB的值。
在一些实施例中，C xx 可以选择为使得VREF不等于WLVDM/2。例如，将VREF调节为大于或小于WLVDM/2可以配置成适应存储器单元阈值电压的变化，由此提供存储器单元的状态的更可靠感测。换言之，调节VREF可以配置为优化对存储器单元的状态的感测。
在时间t8处，LSENB切换成低，从而使SA1从REN解耦合并且SA2从SEN解耦合，并且使得SA级1能够至少部分地基于REN（即，VREF）和SEN（即，VSENSE）生成中间正参考电压。节点SEN和REN上的电压（其在时间t8之前处于零或零以下）配置为斜升到中间电压VCC或VCC-|VTP|。节点SEN处于VCC还是VCC-|VTP|取决于VSENSE是大于还是小于VREF。例如，如果VSENSE大于VREF（即，VSENSE比VREF负得较少），则节点SEN可以达到VCC（波形326B）并且节点REN然后可以变为VCC-|VTP|（波形326A），其中VTP对应于包括在SA级1中的晶体管的阈值电压。在另一个示例中，如果VSENSE小于VREF（即，VSENSE比VREF负得较多），则节点REN可以达到VCC（波形328A）并且节点SEN然后可以变为VCC-|VTP|（波形328B）。当节点REN和SEN分别从SA1和SA2解耦合时，SA级1可以配置为在节点SEN和REN处生成对应于VCC和VCC-|VTP|的中间输出电压。负输入电压可以通过例如SA级1而电平移位到VCC（例如，正、逻辑电平电压）参考中间电压。SA级1可以配置为在相对小输入偏移电压、供应之间的零静态电流以及相对低能量消耗的情况下提供电平移位。
在时间t9处，SAEN切换成高以启用SA级2。时间段t8到t9配置为允许中间电压安定到稳定状态。例如，在时间间隔t8到t9期间，相应VCC和VCC-|VTP|可以在SEN和REN上达到稳定状态。在时间t9处，SA级2配置为至少部分地基于中间电压的相对值将中间电压转换成逻辑电平电压输出，并且将逻辑电平输出提供给感测节点。例如，SA级2可以耦合到SEN和REN。因而，在时间t9处，SAEN切换成高，由此将感测放大器的输出提供给感测节点。如果VSENSE大于VREF，则输出可以对应于VCC。如果VSENSE小于VREF，则输出可以对应于VSS。在时间段t10处，对应于存储器元件216的状态的数据（例如，对应于逻辑零和/或逻辑一的（多个）电压）从感测放大器240输出给感测节点。在时间t10处，感测放大器240可以禁用。读取操作可以在时间t11处结束。
因而，感测放大器240配置为接收VSENSE和VREF并且至少部分地基于VSENSE大于VREF还是小于VREF来提供逻辑电平输出。SA级1配置为将VSENSE和VREF电平移位到以VCC为参考的相应中间电压。SA级2配置为至少部分地基于中间电压的相对值将中间电压转换成逻辑电平（例如，VSS或VCC）输出，并且将输出提供给感测节点。
因而，时序图300、350和存储器阵列部分200配置为说明用于利用例如WL偏置和固有电容来本地产生参考电压的系统的操作。参考电压可以通过调节电容来调节，所述电容例如包括在修整电容器电路250中的修整电容器或者与相邻GWLB相关联的固有电容233。
因而，图2A、2B和2C图示了通过感测电路使用固有电容来产生参考电压。在实施例中，相邻存储器部分可以被利用（例如，GWLB）来提供附加固有电容以产生在WLVDM/2处或附近的参考电压。在另一个实施例中，修整电容器电路可以提供调节电容。调节电容可以被利用来调节VREF。VREF可以被调节以适应相关联的交叉点存储器部分的特性。例如，VREF可以被调节成大于或小于WLVDM/2，以例如优化用于存储器单元的最大置位电压和最小重置电压之间的感测裕度。
图4图示了与本公开的各种实施例一致的用于存储器访问操作的操作流程图400，所述存储器访问操作包括产生交叉点存储器中的参考电压。操作可以例如由存储器控制器执行，例如，包括WL控制逻辑114和BL控制逻辑116的存储器控制器104。流程图400描绘了配置为执行存储器访问操作的示例性操作，例如读取操作。具体地，流程图400描绘了配置为读取存储器单元的示例性操作，包括使用固有电容和偏置电压来产生参考电压，如本文所描述的。
流程图400的操作可以以在操作402处解码存储器地址开始。在操作404处，与目标存储器单元相关联的GWL、LWL、GBL和LBL可以至少部分地基于所解码的存储器地址而被选择。操作406可以包括将所选GBL和LBL耦合到偏置电路并且将GWL和LWL耦合到感测电路，例如，图2A的感测电路230。操作408包括为所选GWL、LWL和第一感测电路电容进行预充电。例如，所选GWL、LWL和第一感测电路电容可以预充电至电压WLVDM。
在操作410处，LWL可以从感测电路解耦合，并且BL偏置电压可以施加于LBL。跨所选存储器单元所施加的电压然后可以对应于BLVDM减去WLVDM，并且配置为大于用于存储器单元的最大置位电压且小于用于存储器单元的最小重置电压。快速跳回可以将LWL上的电压从WLVDM增大成在零处或附近的电压，并且快速跳回的缺失可以不影响LWL上的电压，即LWL电压可以保持处于WLVDM。操作412包括利用与GWL相关联的电容和第一感测电路电容上的电荷而产生参考电压VREF。参考电压可以至少部分地基于与GWL相关联的固有电容、第一感测电路电容和第二感测电路电容以及调节电容，如本文所描述的。例如，感测电路230的节点HNREG和HNREGB可以耦合以均衡电容上的电压。
在操作414处，在感测间隔之后，LWL可以耦合到感测电路。作为操作414的结果，节点HNREG可以充电至VSENSE。VSENSE至少部分地基于被读取的存储器单元的状态。操作416可以包括至少部分地基于VREF和存储器单元电压VLWL来确定存储器单元状态。操作418可以包括提供对应于存储器单元状态的逻辑电平输出。例如，例如感测放大器240的感测放大器可以配置为接收VSENSE和VREF，并且至少部分地基于VSENSE大于还是小于VREF而提供逻辑电平输出。程序流然后可以在操作420处结束。
因而，流程图400的操作配置为利用固有电容和WL偏置电压WLVDM来产生参考电压VREF。流程图400的操作进一步配置为将偏置电压施加于存储器单元并且检测所选存储器单元电压。快速跳回是否已经发生然后可以至少部分地基于所感测到的电压VSENSE的相对值来确定，所感测到的电压VSENSE与所检测到的存储器单元电压VLWL和VREF相关。
尽管图4图示了根据一个实施例的各种操作，但是要理解到，并非在图4中描绘的所有操作都是对于其它实施例所必需的。实际上，在本文中完全设想到，在本公开的其它实施例中，在图4中描绘的操作和/或本文描述的其它操作可以以没有在任何图中特别示出的方式组合，但是仍旧与本公开完全一致。因而，针对没有在一幅图中精确示出的特征和/或操作的权利要求被认为在本公开的范围和内容内。
如在本文任何实施例中使用的，术语“逻辑”可以是指配置为执行任何前述操作的app、软件、固件和/或电路。软件可以体现为记录在非暂时性计算机可读存储介质上的软件包、代码、指令、指令集合和/或数据。固件可以体现为硬编码（例如，非易失性）在存储器设备中的代码、指令或指令集合和/或数据。
如在本文任何实施例中使用的，“电路”可以例如单个地或者以任何组合包括硬布线电路、诸如包括一个或多个个体指令处理核心的计算机处理器之类的可编程电路、状态机电路和/或存储由可编程电路执行的指令的固件。逻辑可以集体地或者个体地体现为形成较大系统的部分的电路，例如集成电路（IC）、专用集成电路（ASIC）、片上系统（SoC）、台式计算机、膝上型计算机、平板计算机、服务器、智能电话等。
在一些实施例中，硬件描述语言可以用于指定用于本文描述的各种逻辑和/或电路的（多个）电路和/或逻辑实现。例如，在一个实施例中，硬件描述语言可以符合超高速集成电路（VHSIC）硬件描述语言（VHDL）或者与之兼容，该硬件描述语言可以使得能够实现本文描述的一个或多个电路和/或逻辑的半导体构造。VHDL可以符合IEEE标准1076-1987、IEEE标准1076.2、IEEE1076.1、VHDL的IEEE草案3.0-2006、VHDL的IEEE草案4.0-2008和/或其它版本的IEEE VHDL标准和/或其它硬件描述标准，或者与之兼容。
因而，本公开描述了配置为本地产生用于读取存储器单元的参考电压的系统和方法。系统和方法配置为利用与本地WL和全局WL相关联的固有电容以及第一感测电路电容。作为存储器访问操作的部分而施加的偏置电压为固有电容充电。固有电容上的作为结果的电荷然后可以被利用来产生参考电压。参考电压的值至少部分地基于固有电容的相对值。在实施例中，来自未选相邻存储器部分的全局WL可以提供配置为调节参考电压的调节电容，如本文所描述的。在另一个实施例中，修整电容器电路可以提供配置为产生期望参考电压的附加（即，调节）电容。
系统和方法可以进一步包括两级感测放大器。参考电压通过以下而从固有电容上的电荷产生：耦合感测放大器的输入，由此还使感测电路中呈现的噪声成为公共模式。将参考电压施加于第一输入，并且将与参考电压相关的感测电压和所选存储器单元的输出施加于感测放大器的第二输入。第一级配置为将负输入电压电平移位至以供应电压VCC为参考的中间电压。中间电压从第一级输出并且输入到第二级。第二级将中间电压转换成逻辑电平信号，即，逻辑一或逻辑零，其对应于VCC或VSS。感测放大器配置为提供相对低能量、相对高速电平移位，电平移位配置为以相对鲁棒的噪声免疫性从相对低电平输入产生逻辑电平输出。
示例
本公开的示例包括诸如涉及交叉点存储器中的参考架构的方法、用于执行该方法的动作的构件、设备或者装置或系统之类的主题材料，如下文所讨论的。
示例1
根据该示例，提供了一种装置，包括配置为选择用于存储器访问操作的目标存储器单元的存储器控制器。存储器控制器包括：字线（WL）开关电路，配置为选择与目标存储器单元相关联的全局WL（GWL）和本地WL（LWL）。存储器控制器进一步包括位线（BL）开关电路，配置为选择与目标存储器单元相关联的全局BL（GBL）和本地BL（LBL）；以及感测电路。感测电路包括第一感测电路电容和第二感测电路电容。感测电路配置为将所选GWL、LWL和第一感测电路电容预充电至WL偏置电压WLVDM。感测电路进一步配置为利用所选GWL上的电荷和第一感测电路电容上的电荷来产生参考电压（VREF）。感测电路进一步配置为至少部分地基于VREF和所检测到的存储器单元电压VLWL来确定目标存储器单元的状态。
示例2
该示例包括示例1的要素，其中BL开关电路配置为将BL偏置电压（BLVDM）施加于所选LBL。
示例3
该示例包括示例1的要素，进一步包括调节电容，其中VREF至少部分地基于调节电容。
示例4
该示例包括示例3的要素，其中调节电容包括修整电容器电路和未选GWL中的至少一个。
示例5
该示例包括示例3或4的要素，其中GWL电容和第一感测电路电容之和等于第二感测电路电容和调节电容之和。
示例6
该示例包括示例4的要素，其中修整电容器电路是二进制加权修整电容器。
示例7
该示例包括示例1至3中任一项的要素，其中VREF等于WLVDM的一半。
示例8
该示例包括示例3或4的要素，其中调节电容配置为调节VREF使得VREF大于或小于WLVDM的一半。
示例9
该示例包括示例4的要素，其中修整电容器电路配置为由相邻存储器部分共享。
示例10
该示例包括示例1至3中任一项的要素，进一步包括感测放大器，感测放大器包括耦合到第二感测电路电容的第一输入和耦合到第一感测电路电容的第二输入，感测电路配置为将第一输入耦合到第二输入以产生VREF。
示例11
该示例包括示例10的要素，其中感测放大器配置为接收与VREF和VLWL相关的所感测到的电压（VSENSE），以将VSENSE和VREF电平移位到中间正参考电压，并且将中间电压转换成对应于目标存储器单元的状态的逻辑电平输出。
示例12
根据该示例，提供了一种方法，包括：通过存储器控制器来选择用于存储器访问操作的目标存储器单元；通过字线（WL）开关电路来选择与目标存储器单元相关联的全局WL（GWL）和本地WL（LWL）；通过位线（BL）开关电路来选择与目标存储器单元相关联的全局BL（GBL）和本地BL（LBL）；通过感测电路将所选GWL、LWL和第一感测电路电容预充电至WL偏置电压WLVDM；通过感测电路利用所选GWL上的电荷和第一感测电路电容上的电荷来产生参考电压（VREF）；以及通过感测电路至少部分地基于VREF和所检测到的存储器单元电压VLWL来确定目标存储器单元的状态。
示例13
该示例包括示例12的要素，并且进一步包括通过BL开关电路将BL偏置电压（BLVDM）施加于所选LBL。
示例14
该示例包括示例12的要素，其中VREF至少部分地基于调节电容。
示例15
该示例包括示例14的要素，其中调节电容包括修整电容器电路和未选GWL中的至少一个。
示例16
该示例包括示例14的要素，其中GWL电容和第一感测电路电容之和等于第二感测电路电容和调节电容之和。
示例17
该示例包括示例15的要素，其中修整电容器电路是二进制加权修整电容器。
示例18
该示例包括示例的要素，其中VREF等于WLVDM的一半。
示例19
该示例包括示例14的要素，其中调节电容配置为调节VREF使得VREF大于或小于WLVDM的一半。
示例20
该示例包括示例15的要素，其中修整电容器电路配置为由相邻存储器部分共享。
示例21
该示例包括示例12的要素，并且进一步包括通过感测电路将感测放大器的第一输入耦合到感测放大器的第二输入以产生VREF，第一输入耦合到第二感测电路电容并且第二输入耦合到第一感测电路电容。
示例22
该示例包括示例21的要素，并且进一步包括通过感测放大器来接收与VREF和VLWL相关的所感测到的电压（VSENSE）；通过感测放大器将VSENSE和VREF电平移位到中间正参考电压；以及通过感测放大器将中间电压转换成对应于目标存储器单元的状态的逻辑电平输出。
示例23
根据该示例，提供了一种系统，包括:处理器；交叉点存储器阵列，其包括目标存储器单元、目标字线（WL）和目标位线（BL）。目标存储器单元耦合在目标WL和目标BL之间。系统进一步包括耦合到处理器和交叉点存储器阵列的存储器控制器。存储器控制器配置为选择用于存储器访问操作的目标存储器单元。存储器控制器包括：字线（WL）开关电路，配置为选择与目标存储器单元相关联的全局WL（GWL）和本地WL（LWL）；位线（BL）开关电路，配置为选择与目标存储器单元相关联的全局BL（GBL）和本地BL（LBL）；以及感测电路。感测电路包括第一感测电路电容和第二感测电路电容。感测电路配置为将所选GWL、LWL和第一感测电路电容预充电至WL偏置电压WLVDM。感测电路进一步配置为利用所选GWL上的电荷和第一感测电路电容上的电荷来产生参考电压（VREF），并且至少部分地基于VREF和所检测到的存储器单元电压VLWL来确定目标存储器单元的状态。
示例24
该示例包括示例23的要素，其中BL开关电路配置为将BL偏置电压（BLVDM）施加于所选LBL。
示例25
该示例包括示例23的要素，进一步包括调节电容，其中VREF至少部分地基于调节电容。
示例26
该示例包括示例的要素，其中调节电容包括修整电容器电路和未选GWL中的至少一个。
示例27
该示例包括示例25或26的要素，其中GWL电容和第一感测电路电容之和等于第二感测电路电容和调节电容之和。
示例28
该示例包括示例26的要素，其中修整电容器电路是二进制加权修整电容器。
示例29
该示例包括示例23至25的要素，其中VREF等于WLVDM的一半。
示例30
该示例包括示例25或26的要素，其中调节电容配置为调节VREF使得VREF大于或小于WLVDM的一半。
示例31
该示例包括示例26的要素，其中修整电容器电路配置为由相邻存储器部分共享。
示例32
该示例包括示例23至25中任一项的要素，进一步包括感测放大器，感测放大器包括耦合到第二感测电路电容的第一输入和耦合到第一感测电路电容的第二输入，感测电路配置为将第一输入耦合到第二输入以产生VREF。
示例33
该示例包括示例32的要素，其中感测放大器配置为接收与VREF和VLWL相关的所感测到的电压（VSENSE），以将VSENSE和VREF电平移位到中间正参考电压，并且将中间电压转换成对应于目标存储器单元的状态的逻辑电平输出。
示例34
本公开的另一个示例是一种系统，包括布置为执行权利要求12至22中任一项的方法的至少一个设备。
示例35
本公开的另一个示例是一种设备，包括用于执行权利要求12至22中任一项的方法的构件。
已经在本文中描述了各种特征、方面和实施例。这些特征、方面和实施例易于相互组合以及进行变型和修改，如将由本领域技术人员所理解到的那样。因此，本公开应当被视为涵盖这样的组合、变型和修改。

Claims (23)

1.一种装置，包括：
存储器控制器，配置为选择用于存储器访问操作的目标存储器单元，存储器控制器包括：
字线（WL）开关电路，配置为选择与目标存储器单元相关联的全局WL（GWL）和本地WL（LWL）；
位线（BL）开关电路，配置为选择与目标存储器单元相关联的全局BL（GBL）和本地BL（LBL）；以及
感测电路，包括第一感测电路电容和第二感测电路电容，感测电路配置为将所选GWL、LWL和第一感测电路电容预充电至WL偏置电压WLVDM，利用所选GWL上的电荷和第一感测电路电容上的电荷来产生参考电压（VREF），并且至少部分地基于VREF和所检测到的存储器单元电压VLWL来确定目标存储器单元的状态。
2.权利要求1所述的装置，其中BL开关电路配置为将BL偏置电压（BLVDM）施加于所选LBL。
3.权利要求1所述的装置，进一步包括调节电容，其中VREF至少部分地基于调节电容。
4.权利要求3所述的装置，其中调节电容包括修整电容器电路和未选GWL中的至少一个。
5.权利要求3或4所述的装置，其中GWL电容和第一感测电路电容之和等于第二感测电路电容和调节电容之和。
6.根据权利要求1至3中任一项所述的装置，进一步包括感测放大器，感测放大器包括耦合到第二感测电路电容的第一输入和耦合到第一感测电路电容的第二输入，感测电路配置为将第一输入耦合到第二输入以产生VREF。
7.权利要求6所述的装置，其中感测放大器配置为接收与VREF和VLWL相关的所感测到的电压（VSENSE），以将VSENSE和VREF电平移位到中间正参考电压，并且将中间电压转换成对应于目标存储器单元的状态的逻辑电平输出。
8.一种方法，包括：
通过存储器控制器来选择用于存储器访问操作的目标存储器单元；
通过字线（WL）开关电路来选择与目标存储器单元相关联的全局WL（GWL）和本地WL（LWL）；
通过位线（BL）开关电路来选择与目标存储器单元相关联的全局BL（GBL）和本地BL（LBL）；
通过感测电路将所选GWL、LWL和第一感测电路电容预充电至WL偏置电压WLVDM；
通过感测电路利用所选GWL上的电荷和第一感测电路电容上的电荷来产生参考电压（VREF）；以及
通过感测电路至少部分地基于VREF和所检测到的存储器单元电压VLWL来确定目标存储器单元的状态。
9.权利要求8所述的方法，进一步包括：
通过BL开关电路将BL偏置电压（BLVDM）施加于所选BL。
10.权利要求8所述的方法，其中VREF至少部分地基于调节电容。
11.权利要求10所述的方法，其中GWL电容和第一感测电路电容之和等于第二感测电路电容和调节电容之和。
12.权利要求10所述的方法，其中调节电容包括修整电容器电路和未选GWL中的至少一个。
13.权利要求8所述的方法，进一步包括：
通过感测电路将感测放大器的第一输入耦合到感测放大器的第二输入以产生VREF，第一输入耦合到第二感测电路电容并且第二输入耦合到第一感测电路电容。
14.权利要求13所述的方法，进一步包括：
通过感测放大器接收与VREF和VLWL相关的所感测到的电压（VSENSE）；
通过感测放大器将VSENSE和VREF电平移位到中间正参考电压；以及
通过感测放大器将中间电压转换成对应于目标存储器单元的状态的逻辑电平输出。
15.一种系统，包括：
处理器；
交叉点存储器阵列，包括目标存储器单元、目标字线（WL）和目标位线（BL），目标存储器单元耦合在目标WL和目标BL之间；以及
存储器控制器，耦合到处理器和交叉点存储器阵列，存储器控制器配置为选择用于存储器访问操作的目标存储器单元，存储器控制器包括：
字线（WL）开关电路，配置为选择与目标存储器单元相关联的全局WL（GWL）和本地WL（LWL）；
位线（BL）开关电路，配置为选择与目标存储器单元相关联的全局BL（GBL）和本地BL（LBL）；以及
感测电路，包括第一感测电路电容和第二感测电路电容，感测电路配置为将所选GWL、LWL和第一感测电路电容预充电至WL偏置电压WLVDM，利用所选GWL上的电荷和第一感测电路电容上的电荷来产生参考电压（VREF），并且至少部分地基于VREF和所检测到的存储器单元电压VLWL来确定目标存储器单元的状态。
16.权利要求15所述的系统，其中BL开关电路配置为将BL偏置电压（BLVDM）施加于所选LBL。
17.权利要求15所述的系统，进一步包括调节电容，其中VREF至少部分地基于调节电容。
18.权利要求17所述的系统，其中调节电容包括修整电容器电路和未选GWL中的至少一个。
19.权利要求17或18所述的系统，其中GWL电容和第一感测电路电容之和等于第二感测电路电容和调节电容之和。
20.根据权利要求14至16中任一项所述的系统，进一步包括感测放大器，感测放大器包括耦合到第二感测电路电容的第一输入和耦合到第一感测电路电容的第二输入，感测电路配置为将第一输入耦合到第二输入以产生VREF。
21.权利要求20所述的系统，其中感测放大器配置为接收与VREF和VLWL相关的所感测到的电压（VSENSE），以将VSENSE和VREF电平移位到中间正参考电压，并且将中间电压转换成对应于目标存储器单元的状态的逻辑电平输出。
22.一种系统，包括布置为执行权利要求8至14中任一项所述的方法的至少一个设备。
23.一种设备，包括用于执行权利要求8至14中任一项所述的方法的构件。
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