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CN106292818B - 适于流水线adc的全差分参考电压产生电路及无线通信设备 - Google Patents

适于流水线adc的全差分参考电压产生电路及无线通信设备 Download PDF

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CN106292818B
CN106292818B CN201610710476.3A CN201610710476A CN106292818B CN 106292818 B CN106292818 B CN 106292818B CN 201610710476 A CN201610710476 A CN 201610710476A CN 106292818 B CN106292818 B CN 106292818B
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Abstract

本发明涉及一种适于流水线ADC的全差分参考电压产生电路及无线通信设备。该全差分参考电压产生电路10，包括：初始参考电压输入端VREF、电源端VDD、接地端GND、全差分运算放大器A1、第一电平移位器V1、第二电平移位器V2、共模反馈电路CMFB、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6及第一开关管M1、第二开关管M2。本发明实施例能够实现较好的PSRR，具有很好的稳定性，并且能够快速建立到稳定状态。同时输出高摆幅的参考电压。

Description

适于流水线ADC的全差分参考电压产生电路及无线通信设备
技术领域
本发明属于集成电路技术领域，具体涉及一种适于流水线ADC的全差分参考电压产生电路及无线通信设备。
背景技术
随着视频及无线通信技术的快速发展，无线通信设备对模拟数字转换器(Analog-to-digital converter,简称ADC)的性能提出了更为严格的要求。ADC在满足高速率高精度的情况下还需兼备良好的交流性能和中频采样能力。具备流水线结构的ADC即流水线ADC在采样速率、转换精度、功耗等方面能够实现很好的折衷，因此在高速高精度领域得到了广泛应用。
在流水线ADC中，参考电压产生电路的作用有两个：(1)提供各级流水线结构中比较器的阈值电压；(2)提供乘法余量增益(MultiplyingDigitaltoAnalogConverter,简称MDAC)作差时的参考电压。参考电压需要非常大的驱动能力和快速建立到稳定状态，从而保证MDAC快速建立。随着流水线ADC的采样率和精度的不断提高，参考电压的性能对ADC的转换性能将产生更为显著的影响。
现有的参考电压产生电路常采用两个单端运算放大器和高速电压缓冲(buffer)来实现参考电压的输出。但是这种结构参考电压的输出摆幅有限，且容易受到两个单端运放各自失调的影响，从而使输出参考电压发生偏斜。
因此，需要一种新的参考电压产生电路，具有很好的稳定性，并且能够快速建立到稳定状态，同时实现参考电压的高摆幅输出。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种适于流水线ADC的全差分参考电压产生电路及无线通信设备，能够实现较好的电源抑制比(Power SupplyRejection Ratio,简称PSRR)，具有很好的稳定性，并且能够快速建立到稳定状态。同时输出高摆幅的参考电压。
本发明的一个实施例提供了一种适于流水线ADC的全差分参考电压产生电路10，包括：初始参考电压输入端VREF、电源端VDD、接地端GND、全差分运算放大器A1、第一电平移位器V1、第二电平移位器V2、共模反馈电路CMFB、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6及第一开关管M1、第二开关管M2；其中，
所述第一开关管M1、所述第五电阻R5、所述第六电阻R6及所述第二开关管M2依次串接于所述电源端VDD与所述接地端GND之间；
所述第一电阻R1及所述第二电阻R2依次串接于所述接地端GND与所述第一开关管M1和所述第五电阻R5串接形成的节点处之间；所述第三电阻R3及所述第四电阻R4依次串接于所述初始参考电压输入端VREF与所述第六电阻R6和所述第二开关管M2串接形成的节点处之间；
所述全差分运算放大器A1的正输入端Vin+电连接至所述第一电阻R1和所述第二电阻R2串接形成的节点A处，其负输入端Vin-电连接至所述第三电阻R3和所述第四电阻R4串接形成的节点B处，其负输出端Vout-与所述第一电平移位器V1依次串接至所述第一开关管M1的控制端，其正输出端Vout+与所述第二电平移位器V2依次串接至所述第二开关管M2的控制端；
所述共模反馈电路CMFB的输入端电连接至所述第五电阻R5和所述第六电阻R6串接形成的节点C处且其输出端电连接至所述全差分运算放大器A1。
在本发明的一个实施例中，所述第一开关管M1为NMOS管，所述第二开关管M2为PMOS管。
在本发明的一个实施例中，所述NMOS管的源端与所述NMOS管的衬底端连接；所述PMOS管的源端与所述PMOS管的衬底端连接。
在本发明的一个实施例中，还包括第三电容C3及第四电容C4；所述第三电容C1的一端电连接至所述第一开关管M1的控制端且另一端电连接至所述接地端GND；所述第四电容C4的一端电连接至所述第二开关管M2的控制端且另一端电连接至所述接地端GND。
在本发明的一个实施例中，所述全差分运算放大器A1包括：第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6、第七开关管M7、第八开关管M8、第九开关管M9、第十开关管M10、第十一开关管M11、第十二开关管M12、第十三开关管M13、第十四开关管M14、第十五开关管M15、第十六开关管M16、第十七开关管M17及第十八开关管M18；其中，
所述第三开关管M3、所述第四开关管M4及所述第八开关管M8依次串接于所述电源端VDD与所述接地端GND之间，所述第三开关管M3的控制端电连接至第一偏置电压Vb1，所述第四开关管M4的控制端电连接所述负输入端Vin-，所述第八开关管M8的控制端电连接至所述第四开关管M4和所述第八开关管M8串接形成的节点处；
所述第五开关管M5及所述第九开关管M9依次串接于所述第三开关管M3和所述第四开关管M4串接形成的节点处与所述接地端GND之间，所述第五开关管M5的控制端电连接所述正输入端Vin+，所述第九开关管M9的控制端电连接至所述第五开关管M5与所述第九开关管M9串接形成的节点处；
所述第六开关管M6的传输端分别电连接所述第五开关管M5与所述第九开关管M9串接形成的节点Y处及接地端GND且其控制端电连接至所述第八开关管M8的控制端；所述第七开关管M7的传输端分别电连接所述第四开关管M4与所述第八开关管M8串接形成的节点X处及接地端GND且其控制端电连接至所述第九开关管M9的控制端；
所述第十七开关管M17、所述第十五开关管M15、所述第十三开关M13、所述第十一开关M11及所述第十开关管M10依次串接于所述电源端VDD与所述接地端GND之间，所述第十七开关管M17的控制端电连接至第二偏置电压Vb2，所述第十五开关管M15的控制端电连接至第三偏置电压Vb3，所述第十三开关管M13的控制端电连接至第四偏置电压Vb4，所述第十一开关管M11的控制端电连接至所述第四开关管M4与所述第八开关管M8串接形成的节点X处，所述第十开关管M10的控制端电连接至所述共模反馈电路CMFB的输入端，所述负输出端Vout-电连接至所述第十五开关管M15和所述第十三开关M13串接形成的节点处；
所述第十八开关管M18、所述第十六开关管M16、所述第十四开关M14及所述第十二开关管M12依次串接于所述电源端VDD与所述第十一开关管M11和所述第十开关管M10串接形成的节点处之间，所述第十八开关管M18的控制端电连接所述第二偏置电压Vb2，所述第十六开关管M16的控制端电连接所述第三偏置电压Vb3，所述第十四开关管M14的控制端电连接所述第四偏置电压Vb4，所述第十二开关管M12电连接至所述第五开关管M5与所述第九开关管M9串接形成的节点Y处，所述正输出端Vout+电连接至所述第十六开关管M16和所述第十四开关M14串接形成的节点处。
在本发明的一个实施例中，所述第三开关管M3、所述第四开关管M4、所述第五开关管M5、所述第十五开关管M15、所述第十六开关管M16、所述第十七开关管M17及所述第十八开关管M18为PMOS管，所述第六开关管M6、所述第七开关管M7、所述第八开关管M8、所述第九开关管M9、所述第十开关管M10、所述第十一开关管M11、所述第十二开关管M12、所述第十三开关管M13、所述第十四开关管M14为NMOS管。
在本发明的一个实施例中，所述第一电平移位器V1包括：第一开关K1、第二开关K2、第三开关K3、第四开关K4、第一电容C1、第五电容C5及第一直流电源Vbp1；其中，所述第一开关K1和所述第二开关K2依次串接于所述第一直流电源Vbp1与所述全差分运算放大器A1的所述负输出端Vout-之间，所述第三开关K3和所述第四开关K4依次串接于所述电源端VDD与所述第一开关管M1的控制端之间；所述第一电容C1的一端电连接至所述全差分运算放大器A1的所述负输出端Vout-且另一端电连接至所述第一开关管M1的控制端，所述第五电容C5的一端电连接至所述第一开关K1和所述第二开关K2串接形成的节点处且另一端电连接至所述第三开关K3和所述第四开关K4串接形成的节点处。
在本发明的一个实施例中，所述第二电平移位器V2包括：第五开关K5、第六开关K6、第七开关K7、第八开关K8、第二电容C2、第六电容C6及第二直流电源Vbn1；其中，所述第五开关K5和所述第六开关K6依次串接于所述第二直流电源Vbn1与所述全差分运算放大器A1的所述正输出端Vout+之间，所述第七开关K7和所述第八开关K8依次串接于所述接地端GND与所述第二开关管M2的控制端之间；所述第二电容C2的一端电连接至所述全差分运算放大器A1的所述正输出端Vout+且另一端电连接至所述第二开关管M2的控制端，所述第六电容C6的一端电连接至所述第五开关K5和所述第六开关K6串接形成的节点处且另一端电连接至所述第七开关K7和所述第八开关K8串接形成的节点处。
在本发明的一个实施例中，还包括：第十九开关管M19、第二十开关管M20、第七电阻R7及第八电阻R8；所述第十九开关管M19、所述第七电阻R7、所述第八电阻R8及所述第二十开关管M20依次串接于所述电源端VDD与所述接地端GND之间，且所述第十九开关管M19的控制端电连接至所述第一开关管M1的控制端，所述第二十开关管M20的控制端电连接至所述第二开关管M2的控制端，所述第十九开关管M19和所述第七电阻R7串接形成的节点输出参考电压高电平HVREF，所述第八电阻R8和所述第二十开关管M20串接形成的节点输出参考电压低电平LVREF。
本发明另一实施例提供了一种无线通信设备，包括模拟数字转换器，其中，所述模拟数字转换器包括上述实施例中任一所述的全差分参考电压产生电路10。
与现有技术相比，本发明的有益效果：
(1)本发明全差分参考电压产生电路的输出缓冲器仅由晶体管M1和M2构成的源极跟随器实现，电路结构简单，且可以为参考电压HVREF和LVREF提供很大的驱动电流，以实现较快的参考电压建立。
(2)本发明的全差分参考电压产生电路中的全差分运算放大器A1通过使用晶体管M6-M9来形成正反馈回路，从而获得极大的DC开环电压增益，为全差分参考电压产生电路的反馈回路提供了可利用的足够大的环路增益。
(3)由于串联电容的衰减和反馈因子的作用，全差分参考电压产生电路的环路增益为一个很低的值。本发明全差分参考电压产生电路具有很好的稳定性，并且能快速建立到稳定状态，从而保证MDAC的快速建立。
(4)本发明的参考电压产生电路采用全差分结构，可以有效抵制共模噪声的影响，同时可以输出高摆幅的参考电压。
附图说明
图1是本发明实施例提供的一种适于流水线ADC的全差分参考电压产生电路的电路结构示意图；
图2为本发明实施例提供的另一种适于流水线ADC的全差分参考电压产生电路的电路结构示意图；
图3为本发明实施例提供的一种全差分运算放大器的电路结构示意图；
图4为本发明实施例提供的一种第一电平移位器的电路结构示意图；
图5为本发明实施例提供的一种第二电平移位器的电路结构示意图；
图6为本发明实施例提供的又一种适于流水线ADC的全差分参考电压产生电路的电路结构示意图；
图7为本发明实施例提供的一种电平移位器的电路原理示意图；
图8为本发明实施例提供的一种适于流水线ADC的全差分参考电压产生电路的交流等效电路示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1至图6，图1是本发明实施例提供的一种适于流水线ADC的全差分参考电压产生电路的电路结构示意图，图2为本发明实施例提供的另一种适于流水线ADC的全差分参考电压产生电路的电路结构示意图，图3为本发明实施例提供的一种全差分运算放大器的电路结构示意图，图4为本发明实施例提供的一种第一电平移位器的电路结构示意图，图5为本发明实施例提供的一种第二电平移位器的电路结构示意图，图6为本发明实施例提供的又一种适于流水线ADC的全差分参考电压产生电路的电路结构示意图。
具体地，请参见图1，该全差分参考电压产生电路10包括：初始参考电压输入端VREF、电源端VDD、接地端GND、全差分运算放大器A1、第一电平移位器V1、第二电平移位器V2、共模反馈电路CMFB、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6及第一开关管M1、第二开关管M2；其中，所述第一开关管M1、所述第五电阻R5、所述第六电阻R6及所述第二开关管M2依次串接于所述电源端VDD与所述接地端GND之间；所述第一电阻R1及所述第二电阻R2依次串接于所述接地端GND与所述第一开关管M1和所述第五电阻R5串接形成的节点处之间；所述第三电阻R3及所述第四电阻R4依次串接于所述初始参考电压输入端VREF与所述第六电阻R6和所述第二开关管M2串接形成的节点处之间；所述全差分运算放大器A1的正输入端Vin+电连接至所述第一电阻R1和所述第二电阻R2串接形成的节点A处，其负输入端Vin-电连接至所述第三电阻R3和所述第四电阻R4串接形成的节点B处，其负输出端Vout-与所述第一电平移位器V1依次串接至所述第一开关管M1的控制端，其正输出端Vout+与所述第二电平移位器V2依次串接至所述第二开关管M2的控制端；所述共模反馈电路CMFB的输入端电连接至所述第五电阻R5和所述第六电阻R6串接形成的节点C处且其输出端电连接至所述全差分运算放大器A1。
可选地，所述第一开关管M1为NMOS管，所述第二开关管M2为PMOS管。进一步地，所述NMOS管的源端与所述NMOS管的衬底端连接；所述PMOS管的源端与所述PMOS管的衬底端连接。
优选地，请参见图2，该全差分参考电压产生电路10还包括第三电容C3及第四电容C4；所述第三电容C1的一端电连接至所述第一开关管M1的控制端且另一端电连接至所述接地端GND；所述第四电容C4的一端电连接至所述第二开关管M2的控制端且另一端电连接至所述接地端GND。
可选地，请参见图3，所述全差分运算放大器A1包括：第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6、第七开关管M7、第八开关管M8、第九开关管M9、第十开关管M10、第十一开关管M11、第十二开关管M12、第十三开关管M13、第十四开关管M14、第十五开关管M15、第十六开关管M16、第十七开关管M17及第十八开关管M18；其中，
所述第三开关管M3、所述第四开关管M4及所述第八开关管M8依次串接于所述电源端VDD与所述接地端GND之间，所述第三开关管M3的控制端电连接至第一偏置电压Vb1，所述第四开关管M4的控制端电连接所述负输入端Vin-，所述第八开关管M8的控制端电连接至所述第四开关管M4和所述第八开关管M8串接形成的节点处；
所述第五开关管M5及所述第九开关管M9依次串接于所述第三开关管M3和所述第四开关管M4串接形成的节点处与所述接地端GND之间，所述第五开关管M5的控制端电连接所述正输入端Vin+，所述第九开关管M9的控制端电连接至所述第五开关管M5与所述第九开关管M9串接形成的节点处；
所述第六开关管M6的传输端分别电连接所述第五开关管M5与所述第九开关管M9串接形成的节点Y处及接地端GND且其控制端电连接至所述第八开关管M8的控制端；所述第七开关管M7的传输端分别电连接所述第四开关管M4与所述第八开关管M8串接形成的节点X处及接地端GND且其控制端电连接至所述第九开关管M9的控制端；
所述第十七开关管M17、所述第十五开关管M15、所述第十三开关M13、所述第十一开关M11及所述第十开关管M10依次串接于所述电源端VDD与所述接地端GND之间，所述第十七开关管M17的控制端电连接至第二偏置电压Vb2，所述第十五开关管M15的控制端电连接至第三偏置电压Vb3，所述第十三开关管M13的控制端电连接至第四偏置电压Vb4，所述第十一开关管M11的控制端电连接至所述第四开关管M4与所述第八开关管M8串接形成的节点X处，所述第十开关管M10的控制端电连接至所述共模反馈电路CMFB的输入端，所述负输出端Vout-电连接至所述第十五开关管M15和所述第十三开关M13串接形成的节点处；
所述第十八开关管M18、所述第十六开关管M16、所述第十四开关M14及所述第十二开关管M12依次串接于所述电源端VDD与所述第十一开关管M11和所述第十开关管M10串接形成的节点处之间，所述第十八开关管M18的控制端电连接所述第二偏置电压Vb2，所述第十六开关管M16的控制端电连接所述第三偏置电压Vb3，所述第十四开关管M14的控制端电连接所述第四偏置电压Vb4，所述第十二开关管M12电连接至所述第五开关管M5与所述第九开关管M9串接形成的节点Y处，所述正输出端Vout+电连接至所述第十六开关管M16和所述第十四开关M14串接形成的节点处。
其中，所述第三开关管M3、所述第四开关管M4、所述第五开关管M5、所述第十五开关管M15、所述第十六开关管M16、所述第十七开关管M17及所述第十八开关管M18为PMOS管，所述第六开关管M6、所述第七开关管M7、所述第八开关管M8、所述第九开关管M9、所述第十开关管M10、所述第十一开关管M11、所述第十二开关管M12、所述第十三开关管M13、所述第十四开关管M14为NMOS管。
可选地，请参见图4，所述第一电平移位器V1包括：第一开关K1、第二开关K2、第三开关K3、第四开关K4、第一电容C1、第五电容C5及第一直流电源Vbp1；其中，所述第一开关K1和所述第二开关K2依次串接于所述第一直流电源Vbp1与所述全差分运算放大器A1的所述负输出端Vout-之间，所述第三开关K3和所述第四开关K4依次串接于所述电源端VDD与所述第一开关管M1的控制端之间；所述第一电容C1的一端电连接至所述全差分运算放大器A1的所述负输出端Vout-且另一端电连接至所述第一开关管M1的控制端，所述第五电容C5的一端电连接至所述第一开关K1和所述第二开关K2串接形成的节点处且另一端电连接至所述第三开关K3和所述第四开关K4串接形成的节点处。
可选地，请参见图5，所述第二电平移位器V2包括：第五开关K5、第六开关K6、第七开关K7、第八开关K8、第二电容C2、第六电容C6及第二直流电源Vbn1；其中，所述第五开关K5和所述第六开关K6依次串接于所述第二直流电源Vbn1与所述全差分运算放大器A1的所述正输出端Vout+之间，所述第七开关K7和所述第八开关K8依次串接于所述接地端GND与所述第二开关管M2的控制端之间；所述第二电容C2的一端电连接至所述全差分运算放大器A1的所述正输出端Vout+且另一端电连接至所述第二开关管M2的控制端，所述第六电容C6的一端电连接至所述第五开关K5和所述第六开关K6串接形成的节点处且另一端电连接至所述第七开关K7和所述第八开关K8串接形成的节点处。
可选地，请参见图6，该全差分参考电压产生电路10还包括：第十九开关管M19、第二十开关管M20、第七电阻R7及第八电阻R8；所述第十九开关管M19、所述第七电阻R7、所述第八电阻R8及所述第二十开关管M20依次串接于所述电源端VDD与所述接地端GND之间，且所述第十九开关管M19的控制端电连接至所述第一开关管M1的控制端，所述第二十开关管M20的控制端电连接至所述第二开关管M2的控制端，所述第十九开关管M19和所述第七电阻R7串接形成的节点输出参考电压高电平HVREF，所述第八电阻R8和所述第二十开关管M20串接形成的节点输出参考电压低电平LVREF。
本实施例，全差分参考电压产生电路的输出缓冲器通过晶体管M1和M2构成的源极跟随器实现，电路结构简单，且可以为参考电压HVREF和LVREF提供很大的驱动电流，以实现较快的参考电压建立；全差分运算放大器A1通过使用晶体管M6-M9来形成正反馈回路，从而获得极大的DC开环电压增益，为全差分参考电压产生电路的反馈回路提供了可利用的足够大的环路增益；由于串联电容的衰减和反馈因子的作用，全差分参考电压产生电路的环路增益为一个很低的值。因此，本发明全差分参考电压产生电路具有很好的稳定性，并且能快速建立到稳定状态，从而保证MDAC的快速建立。
实施例二
请再次参见图1至图6，并同时参见图7至图8，图7为本发明实施例提供的一种电平移位器的电路原理示意图；图8为本发明实施例提供的一种适于流水线ADC的全差分参考电压产生电路的电路结构示意图。本实施例在上述实施例的基础上对本发明的全差分参考电压产生电路10进行详细描述。具体如下：
请参见图1，本发明实施例提供的全差分参考电压产生电路10为一个闭环反馈回路。所述闭环反馈回路主要由一个全差分运算放大器A1、2个电平移位器和2个输出缓冲器构成。其中，由第一晶体管M1形成的源极跟随器和由第二晶体管M2形成的源极跟随器为输出缓冲器。所述第一晶体管M1为NMOS晶体管，第二晶体管M2为PMOS晶体管。
具体的电路连接关系如下：
全差分运算放大器A1的正输入端Vin+连接至第一电阻R1的一端，第一电阻R1的另一端接地。全差分运算放大器A1的负输入端Vin-连接至第三电阻R3的一端，第三电阻R3的另一端连接至初始参考电压VREF(VREF由带隙基准和参考电压产生电路产生)。
全差分运算放大器A1的负输出端Vout-连接第一电平移位器的V1的一端，第一电平移位器V1的另一端连接至第一晶体管M1的栅极。所述第一晶体管M1的漏极接电源电压；源极与衬底连接至一起，输出参考电压高电平HVREF。
全差分运算放大器A1的正输出端Vout+连接至第二电平移位器V2的一端，第二电平移位器V2的另一端连接至第二晶体管M2的栅极。所述第二晶体管M2的漏极接接电源电压；源极与衬底连接在一起，输出参考电压低电平LVREF。
所述第一晶体管M1和第二晶体管M2的源端和衬底连接在一起，减少了Vth带来的非线性。
第二电阻R2的一端连接至全差分运算放大器A1的正输入端vout+,另一端连接至第一晶体管M1的源极。第四电阻R4的一端连接至全差分运算放大器A1的负输入端Vout-,另一端连接至第二晶体管M2的源极。
第五电阻R5的一端连接至第一晶体管M1的源极，另一端与第六电阻R6连接在一起，第六电阻R6的另一端连接至第二晶体管M2的源极。
第五电阻R5与第六电阻R6连接在一起的节点C与全差分运算放大器的共模反馈电路(CMFB)的输入端相连。共模反馈电路(CMFB)的输出端连接到全差分运算放大器的第十晶体管M10的栅极。
其中，共模反馈电路(CMFB)使得输出参考电压的共模值维持在VDD/2。
第三电容C3的一端连接至第一晶体管M1的栅极，另一端接地；第四电容C4的一端连接至第二晶体管M2的栅极，另一端接地。
所述第三电容C3和第四电容C4为栅极解耦电容。第一晶体管M1的栅极通过解耦电容C3实现到地解耦，第二晶体管M2的栅极通过解耦电容C4实现到地解耦。这种栅极通过解耦电容实现到地解耦的结构有很好的隔离作用，减小了电源线到输出端的耦合作用，提高了电路的PSRR。
请再次参见图1，本实施例中ADC的参考电压高电平HVREF由第一晶体管M1形成的源极跟随器输出，参考电压低电平LVREF由第二晶体管M2形成的源极跟随器输出。
为了满足MDAC的设计精度要求，输出参考电压要实现一个高输出摆幅，第一晶体管M1的栅极电压需高于VDD，第二晶体管M2的栅极电压需低于GND。为了给作为输出缓冲器的晶体管提供合理的直流工作点，在全差分运算放大器的正输出端和负输出端分别引入了电平移位器V1和V2。
请参见图7，电平移位器V1包括电容C1和C5，电容C5的一端通过开关K1与直流电压Vbp1接通或断开，并通过开关K2与电容C1的一端接通或断开；电容C5的另一端通过开关K3与电源电压VDD接通或断开，并通过开关K4与电容C1的另一端接通或断开。电容C1的一端还连接在全差分运算放大器的负输出端Vout-，另一端还连接至第一晶体管M1的栅极。
电平移位器V2包括电容C2和C6，电容C6的一端通过开关K5与直流电压Vbn1接通或断开，并通过开关K6与电容C2的一端接通或断开；电容C6的另一端通过开关K7与地GND接通或断开，并通过开关K8与电容C2的另一端接通或断开。电容C2的一端还连接在全差分运算放大器的正输出端Vout+，另一端还连接至第二晶体管M2的栅极。
其中，Φ1和Φ2是电平移位器的两相不交叠时钟，Vbp1和Vbn1是直流电压。Φ1控制开关K1、K3、K5、K7的闭合和开启；Φ2控制开关K2、K4、K6、K8的闭合和开启。
电平移位器V1使得电压Vout1-比电压Vout-增加了C5(VDD-Vbp1)/(C1+C5)，电平移位器V2使得电压Vout1+比电压Vout+降低了C6(Vbn1-0)/(C2+C6)。通过调整Vbp1和Vbn1的大小，可以使得作为输出缓冲器的第一晶体管M1和第二晶体管M2偏置在合适的直流工作点，从而为输出参考电压提供输出电流。
由上所述，本实施例作为输出端的电路仅由晶体管M1和M2构成的源极跟随器实现，电路结构简单，且可以为参考电压HVREF和LVREF提供很大的驱动电流，以实现较快的参考电压建立。并且，由晶体管M1和M2构成的源极跟随器具有很高的输入阻抗和较低的输出阻抗，可以驱动比较器中的开关电容网络和MDAC中的容性负载。
下面介绍所述参考电压产生电路中的全差分运算放大器A1的结构：
所述全差分运算放大器采用两级结构，第一级预放大级利用正反馈结构提高整体的增益，第二级为套筒结构的运放。
请再次参见图3，为所述全差分运算放大器的电路图，在该电路中，节点Vin+和Vin-分别为运放的正输入端和负输入端，节点X和Y分别是预放大级的正输出端和负输出端，节点Vout+和Vout-分别为运放的正输出端和负输出端，节点VDD和GND分别接电源电压和地电压。
该实施例的运算放大器包括：第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18，晶体管M3-M5、M15-M18为PMOS晶体管，晶体管M6-M14为NMOS晶体管，其中，
第三晶体管M3的栅极接到第一偏置电压的输入端Vb1，漏极接到第四晶体管M4的源极和第五晶体管M5的源极，第三晶体管M3的源极接地。
第四晶体管M4的栅极接到负输入端Vin-，漏极接到第六晶体管M6的栅极、第八晶体管M8的栅极和第七晶体管M7的漏极。第四晶体管M4的源极接到第三晶体管M3的漏极和第五晶体管M5的源极。
第五晶体管M5的栅极接到正输入端Vin+，漏极接到第七晶体管M7的栅极、第九晶体管M9的栅极和第六晶体管M6的漏极。第五晶体管M5的源极接到第三晶体管M3的漏极和第四晶体管M4的源极。
第六晶体管M6的栅极接到第四晶体管M4的漏极、第八晶体管M8的栅极，和第七晶体管M7的漏极。第六晶体管M6的漏极接到第五晶体管M5的漏极、第七晶体管M7的栅极和第九晶体管M9的栅极。第六晶体管M6的源极接地。
第七晶体管M7的栅极接到第五晶体管M5的漏极、第九晶体管M9的栅极，和第六晶体管M6的漏极。第七晶体管M7的漏极接到第四晶体管M4的漏极、第六晶体管M6的栅极和第八晶体管M8的栅极。第七晶体管M7的源极接地。
第八晶体管M8的栅极接到其本身的漏极，并与第六晶体管M6的栅极、第七晶体管M7的栅极连接。第八晶体管M8的源极接地。
第九晶体管M9的栅极接到其本身的漏极，并与第七晶体管M7的栅极、第六晶体管M6的栅极连接。第九晶体管M9的源极接地。
第十晶体管M10的栅极接到共模反馈输出端CMFB，漏极接到第十一晶体管M11的源极和第十二晶体管M12的源极，第十晶体管M10的源极接地。
第十一晶体管M11的栅极接到预放大级的正输出端X，漏极接到第十三晶体管M13的漏极，第十一晶体管M11的源极接到第十二晶体管M12的源极和第十晶体管M10的漏极。
第十二晶体管M12的栅极接到预放大级的负输出端Y，漏极接到第十四晶体管M14的漏极，第十二晶体管M12的源极接到第十一晶体管M11的源极和第十晶体管M10的漏极。
第十三晶体管M13的栅极接到第四偏置电压的输入端Vb4，漏极接到第十五晶体管M15的漏极，第十三晶体管的源极接到第十七晶体管M17的漏极。
第十四晶体管M14的栅极接到第四偏置电压的输入端Vb4，漏极接到第十四晶体管M14的漏极，第十四晶体管的源极接到第十六晶体管M16的漏极。
第十五晶体管M15的栅极接到第三偏置电压的输入端Vb3，漏极接到第十三晶体管M13的漏极，第十五晶体管的源极接到第十七晶体管M17的漏极。
第十六晶体管M16的栅极接到第三偏置电压的输入端Vb3，漏极接到第十四晶体管M14的漏极，第十六晶体管的源极接到第十八晶体管M18的漏极。
第十七晶体管M17的栅极接到第二偏置电压的输入端Vb2，漏极接到第十五晶体管M15的源极，第十七晶体管M17的源极接到电源。
第十八晶体管M18的栅极接到第二偏置电压的输入端Vb2，漏极接到第十六晶体管M16的源极，第十八晶体管M18的源极接到电源。
其中，晶体管M3-M9构成所述全差分运算放大器的预放大级，晶体管M10-M18构成所述全差分运算放大器的第二级套筒结构。
本发明的全差分运算放大器A1的预放大级电路有两条反馈路径，第一条是通过第四晶体管M4和第五晶体管M5的共源极节点的串联电流反馈，这条反馈通路是负反馈；第二条是连接第六晶体管M6和第七晶体管M7栅极和漏极的并联电压反馈，这条反馈通路是正反馈。
当正反馈系数大于负反馈系数时，整个预放大级表现为正反馈。当正反馈系数小于负反馈系数时，整个预放大级表现为负反馈。
预放大级的正输出节点X处的输出阻抗为：
同样的，负输出节点Y处的输出阻抗为：
其中，gm6、gm7、gm8、gm9分别是晶体管M6、M7、M8、M9的跨导。
本实施例中预放大级的负载晶体管M8和M9的尺寸相等，晶体管M6和M7的尺寸相等，并且M8和M9的尺寸略大于M6和M7的尺寸。因此，M8的跨导略大于M6，M9的跨导略大于M7。预放大级的输出阻抗趋于一个很大的数值，预放大级反馈网络表现为正反馈，从而获得了极大的DC开环增益。
本实施例的第二级为套筒式共源共栅运放，提供的增益在(gm·ro)2/2数量级。进一步提高了所述全差分运算放大器的增益。
由上所述，本发明的全差分运算放大器A1通过使用晶体管M6-M9来形成正反馈回路，从而获得极大的DC开环电压增益，为全差分参考电压产生电路的反馈回路提供了可利用的足够大的环路增益。
请再次参见图6，作为一种优选的方案，本发明实施例提供另一种参考电压产生电路。在图1的基础上增加开环支路2，开环支路2以K:1的宽长比关系根据支路1进行复制。开环支路2上的电流与支路1上的电流比例关系为K:1。
其中，第十九晶体管M19的漏极连接至电源VDD，栅极与第一晶体管M1的栅极连接在一起。第十九晶体管M19的源极与衬底连接在一起，输出参考电压高电平HVREF。
第二十晶体管M20的漏极接地，栅极与第二晶体管M2的栅极连接在一起。第二十晶体管M20的源极与衬底连接在一起，输出参考电压LVREF。
第七电阻R7的一端连接至第十九晶体管的源极，另一端与第八电阻R8的一端连接在一起。第八电阻R8的另一端连接至第二十晶体管M20的源极。
由上所述，作为优选方案的参考电压产生电路的输出端的开环支路2由源极跟随器实现。开环支路2的源极跟随器有很好的隔离作用，避免了电压抖动和闭环反馈回路的影响，使输出参考电压更加稳定。同时可以减小电源线到输出端的耦合作用，提高电路的PSRR。
下面根据图1所示的全差分参考电压产生电路来推导HVREF和LVREF的表达式。
所述反馈回路中的电阻满足如下关系：
R1＝R2＝R3＝R4
R5＝R6
根据运算放大器的虚断路(Intrinsic virtual cutoff)效应，列出全差分运算放大器A1正输入端对应的节点A处列节点电压方程为：
列出全差分运算放大器A1负输入端对应的节点B处列节点电压方程为：
(VREF-Vin-)/R3＝(Vin--LVREF)/R4
根据运算放大器的虚短路效应(Intrinsic virtual short)，可得：
Vin+＝Vin-
由全差分参考电压产生电路的对称性，可得节点C处的电压满足:
Vcom＝(HVREF+LVREF)/2
其中，Vcom是高低参考电压的中间值，及全差分运算放大器A1的输出共模电压。
由以上公式可以得到输出参考电压高电平HVREF和参考电压低电平LVREF的表达式：
HVREF＝Vcom+VREF/2
LVREF＝Vcom-VREF/2
VREF＝HVREF-LVREF
由表达式看出，输出参考电压HVREF和LVREF是运放输出共模电压Vcom和初始参考电压VREF的函数。其中，共模反馈电路(CMFB)使得输出参考电压的中间值Vcom维持在VDD/2，并且初始参考电压VREF由带隙基准和参考电压产生电路产生。
由上所述，本发明全差分参考电压产生电路可以输出准确的参考电压高电平HVREF和参考电压低电平LVREF。
下面对全差分参考电压产生电路的稳定性进行分析，图8为全差分参考电压产生电路的交流等效电路图，其中，电平移位器的影响未予以考虑。
根据图8，列出参考电压产生电路的环路增益：
其中，gA1RoA1表示全差分运算放大器A1的增益，C3/(C3+C1)项为运算放大器A1引入的增益经过串联电容C1、C3的衰减值，整体电路的输出增益被衰减为原来的C3/(C1+C3)。1/(1+1/(gM2(R5//RdsM2)))为源极跟随器的传输函数，会对增益有一定的衰减。R3/(R3+R4)表示输出电压反馈到全差分运算放大器输入端的电压，即反馈系数。
从表达式看出，由于串联电容的衰减和反馈因子的作用，全差分参考电压产生电路的环路增益为一个很低的值。
由上所述，本发明全差分参考电压产生电路具有很好的稳定性，并且能快速建立到稳定状态，从而保证MDAC的快速建立。
并且，本发明的参考电压产生电路采用全差分结构，可以有效抵制共模噪声的影响，同时可以输出高摆幅的参考电压。
实施例三
本发明还提供了一种无线通信设备，改无线通信设备包括模拟数字转换器，其中，所述模拟数字转换器包括上述实施例中任一所述的全差分参考电压产生电路10。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种适于流水线ADC的全差分参考电压产生电路(10)，其特征在于，包括：初始参考电压输入端(VREF)、电源端(VDD)、接地端(GND)、全差分运算放大器(A1)、第一电平移位器(V1)、第二电平移位器(V2)、共模反馈电路(CMFB)、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)及第一开关管(M1)、第二开关管(M2)；其中，所述第一开关管(M1)、所述第五电阻(R5)、所述第六电阻(R6)及所述第二开关管(M2)依次串接于所述电源端(VDD)与所述接地端(GND)之间；
所述第一电阻(R1)及所述第二电阻(R2)依次串接于所述接地端(GND)与所述第一开关管(M1)和所述第五电阻(R5)串接形成的节点处之间；所述第三电阻(R3)及所述第四电阻(R4)依次串接于所述初始参考电压输入端(VREF)与所述第六电阻(R6)和所述第二开关管(M2)串接形成的节点处之间；
所述全差分运算放大器(A1)的正输入端(Vin+)电连接至所述第一电阻(R1)和所述第二电阻(R2)串接形成的节点(A)处，其负输入端(Vin-)电连接至所述第三电阻(R3)和所述第四电阻(R4)串接形成的节点(B)处，其负输出端(Vout-)与所述第一电平移位器(V1)依次串接至所述第一开关管(M1)的控制端，其正输出端(Vout+)与所述第二电平移位器(V2)依次串接至所述第二开关管(M2)的控制端；
所述共模反馈电路(CMFB)的输入端电连接至所述第五电阻(R5)和所述第六电阻(R6)串接形成的节点(C)处且其输出端电连接至所述全差分运算放大器(A1)。
2.根据权利要求1所述的电路(10)，其特征在于，所述第一开关管(M1)为NMOS管，所述第二开关管(M2)为PMOS管。
3.根据权利要求2所述的电路(10)，其特征在于，所述NMOS管的源端与所述NMOS管的衬底端连接；所述PMOS管的源端与所述PMOS管的衬底端连接。
4.根据权利要求1所述的电路(10)，其特征在于，还包括第三电容(C3)及第四电容(C4)；所述第三电容(C3)的一端电连接至所述第一开关管(M1)的控制端且另一端电连接至所述接地端(GND)；所述第四电容(C4)的一端电连接至所述第二开关管(M2)的控制端且另一端电连接至所述接地端(GND)。
5.根据权利要求1所述的电路(10)，其特征在于，所述全差分运算放大器(A1)包括：第三开关管(M3)、第四开关管(M4)、第五开关管(M5)、第六开关管(M6)、第七开关管(M7)、第八开关管(M8)、第九开关管(M9)、第十开关管(M10)、第十一开关管(M11)、第十二开关管(M12)、第十三开关管(M13)、第十四开关管(M14)、第十五开关管(M15)、第十六开关管(M16)、第十七开关管(M17)及第十八开关管(M18)；其中，
所述第三开关管(M3)、所述第四开关管(M4)及所述第八开关管(M8)依次串接于所述电源端(VDD)与所述接地端(GND)之间，所述第三开关管(M3)的控制端电连接至第一偏置电压(Vb1)，所述第四开关管(M4)的控制端电连接所述负输入端(Vin-)，所述第八开关管(M8)的控制端电连接至所述第四开关管(M4)和所述第八开关管(M8)串接形成的节点处；
所述第五开关管(M5)及所述第九开关管(M9)依次串接于所述第三开关管(M3)和所述第四开关管(M4)串接形成的节点处与所述接地端(GND)之间，所述第五开关管(M5)的控制端电连接所述正输入端(Vin+)，所述第九开关管(M9)的控制端电连接至所述第五开关管(M5)与所述第九开关管(M9)串接形成的节点处；
所述第六开关管(M6)的传输端分别电连接所述第五开关管(M5)与所述第九开关管(M9)串接形成的节点(Y)处及接地端(GND)且其控制端电连接至所述第八开关管(M8)的控制端；所述第七开关管(M7)的传输端分别电连接所述第四开关管(M4)与所述第八开关管(M8)串接形成的节点(X)处及接地端(GND)且其控制端电连接至所述第九开关管(M9)的控制端；
所述第十七开关管(M17)、所述第十五开关管(M15)、所述第十三开关(M13)、所述第十一开关(M11)及所述第十开关管(M10)依次串接于所述电源端(VDD)与所述接地端(GND)之间，所述第十七开关管(M17)的控制端电连接至第二偏置电压(Vb2)，所述第十五开关管(M15)的控制端电连接至第三偏置电压(Vb3)，所述第十三开关管(M13)的控制端电连接至第四偏置电压(Vb4)，所述第十一开关管(M11)的控制端电连接至所述第四开关管(M4)与所述第八开关管(M8)串接形成的节点(X)处，所述第十开关管(M10)的控制端电连接至所述共模反馈电路(CMFB)的输入端，所述负输出端(Vout-)电连接至所述第十五开关管(M15)和所述第十三开关(M13)串接形成的节点处；
所述第十八开关管(M18)、所述第十六开关管(M16)、所述第十四开关(M14)及所述第十二开关管(M12)依次串接于所述电源端(VDD)与所述第十一开关管(M11)和所述第十开关管(M10)串接形成的节点处之间，所述第十八开关管(M18)的控制端电连接所述第二偏置电压(Vb2)，所述第十六开关管(M16)的控制端电连接所述第三偏置电压(Vb3)，所述第十四开关管(M14)的控制端电连接所述第四偏置电压(Vb4)，所述第十二开关管(M12)电连接至所述第五开关管(M5)与所述第九开关管(M9)串接形成的节点(Y)处，所述正输出端(Vout+)电连接至所述第十六开关管(M16)和所述第十四开关(M14)串接形成的节点处。
6.根据权利要求5所述的电路(10)，其特征在于，所述第三开关管(M3)、所述第四开关管(M4)、所述第五开关管(M5)、所述第十五开关管(M15)、所述第十六开关管(M16)、所述第十七开关管(M17)及所述第十八开关管(M18)为PMOS管，所述第六开关管(M6)、所述第七开关管(M7)、所述第八开关管(M8)、所述第九开关管(M9)、所述第十开关管(M10)、所述第十一开关管(M11)、所述第十二开关管(M12)、所述第十三开关管(M13)、所述第十四开关管(M14)为NMOS管。
7.根据权利要求1所述的电路(10)，其特征在于，所述第一电平移位器(V1)包括：第一开关(K1)、第二开关(K2)、第三开关(K3)、第四开关(K4)、第一电容(C1)、第五电容(C5)及第一直流电源(Vbp1)；其中，所述第一开关(K1)和所述第二开关(K2)依次串接于所述第一直流电源(Vbp1)与所述全差分运算放大器(A1)的所述负输出端(Vout-)之间，所述第三开关(K3)和所述第四开关(K4)依次串接于所述电源端(VDD)与所述第一开关管(M1)的控制端之间；所述第一电容(C1)的一端电连接至所述全差分运算放大器(A1)的所述负输出端(Vout-)且另一端电连接至所述第一开关管(M1)的控制端，所述第五电容(C5)的一端电连接至所述第一开关(K1)和所述第二开关(K2)串接形成的节点处且另一端电连接至所述第三开关(K3)和所述第四开关(K4)串接形成的节点处。
8.根据权利要求1所述的电路(10)，其特征在于，所述第二电平移位器(V2)包括：第五开关(K5)、第六开关(K6)、第七开关(K7)、第八开关(K8)、第二电容(C2)、第六电容(C6)及第二直流电源(Vbn1)；其中，所述第五开关(K5)和所述第六开关(K6)依次串接于所述第二直流电源(Vbn1)与所述全差分运算放大器(A1)的所述正输出端(Vout+)之间，所述第七开关(K7)和所述第八开关(K8)依次串接于所述接地端(GND)与所述第二开关管(M2)的控制端之间；所述第二电容(C2)的一端电连接至所述全差分运算放大器(A1)的所述正输出端(Vout+)且另一端电连接至所述第二开关管(M2)的控制端，所述第六电容(C6)的一端电连接至所述第五开关(K5)和所述第六开关(K6)串接形成的节点处且另一端电连接至所述第七开关(K7)和所述第八开关(K8)串接形成的节点处。
9.根据权利要求1所述的电路(10)，其特征在于，还包括：第十九开关管(M19)、第二十开关管(M20)、第七电阻(R7)及第八电阻(R8)；所述第十九开关管(M19)、所述第七电阻(R7)、所述第八电阻(R8)及所述第二十开关管(M20)依次串接于所述电源端(VDD)与所述接地端(GND)之间，且所述第十九开关管(M19)的控制端电连接至所述第一开关管(M1)的控制端，所述第二十开关管(M20)的控制端电连接至所述第二开关管(M2)的控制端，所述第十九开关管(M19)和所述第七电阻(R7)串接形成的节点输出参考电压高电平(HVREF)，所述第八电阻(R8)和所述第二十开关管(M20)串接形成的节点输出参考电压低电平(LVREF)。
10.一种无线通信设备，包括模拟数字转换器，其特征在于，所述模拟数字转换器包括如权利要求1～9任一项所述的全差分参考电压产生电路(10)。
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