CN106023919B - 移位寄存器及其驱动方法、驱动电路和显示装置 - Google Patents

Abstract

本发明公开一种移位寄存器及其驱动方法、驱动电路和显示装置，涉及显示领域，解决现有GOA电路噪声过大问题。移位寄存器包括上拉控制模块、上拉模块、下拉控制模块和下拉模块，下拉控制模块包括：第一薄膜晶体管控制端和第一端连接在一起输入第一时钟信号；第二薄膜晶体管控制端接收第一输入信号，第一端与第一薄膜晶体管的第二端相连，第二端接入低电平信号；第三薄膜晶体管控制端与第一薄膜晶体管的第二端相连，其第一端接入第二时钟信号；第四薄膜晶体管控制端接入第二时钟信号，第一端与第三薄膜晶体管的第二端相连，第二端与第二节点相连；第一电容第一端与第一薄膜晶体管的第二端、第三薄膜晶体管的控制端相连，其第二端接入低电平信号。

Description

移位寄存器及其驱动方法、驱动电路和显示装置

技术领域

本发明涉及显示领域，尤其涉及一种移位寄存器及其驱动方法、驱动电路和显示装置。

背景技术

阵列基板行驱动(Gate Driver on Array，GOA)技术，是直接将栅极驱动电路(Gate driver ICs)集成在阵列基板上，来代替外接驱动芯片的一种工艺技术。该技术的应用不仅可减少生产工艺程序，降低产品成本，提高集成度，而且可以做到面板两边对称的美观设计，同时也省去了栅极电路(Gate IC)的绑定(Bonding)区域以及扇出(Fan-out)布线空间，从而可实现窄边框的设计，提高产能和良品率。

目前随着液晶面板业竞争趋于激烈，降低面板成本且要提升性能成为面板厂商的竞争点，其中具体到GOA电路，电路噪声与功耗的降低是GOA电路性能提升的一个重要方面。如图1所示，为现有GOA电路中的一种移位寄存器，图2示出该移位寄存器工作时的时序，该移位寄存器包括10个TFT和2个电容，工作时需要两个时钟信号CLK1和CLK2，直流高电平信号VGH和直流低电平信号VGL，上一级的输入信号STV_IN，下一级的输出信号STV_N+1信号，控制正反扫的高低电平信号CN与CNB，若CN为高电平，CNB为低电平则为正扫，反之则为反扫。该移位寄存器输出信号Out在输出低电平时存在噪声，影响面板性能及良率。

发明内容

本发明提供一种移位寄存器及其驱动方法、驱动电路和显示装置，解决了现有GOA电路噪声过大的问题，具有噪声低、功耗低的特点，可以很好提升面板性能及良率。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明的实施例提供一种移位寄存器，包括：上拉控制模块、上拉模块、下拉控制模块和下拉模块，所述上拉控制模块与所述上拉模块通过第一节点连接在一起，所述下拉控制模块和所述下拉模块通过第二节点连接在一起；所述上拉控制模块用以接收所述移位寄存器的第一输入信号，并在所述第一输入信号的作用下抬高所述第一节点处的电位；所述上拉模块与所述输出端相连，用以在所述第一节点处的电位的作用下抬高所述输出端处的电位；所述下拉控制模块，用以接收所述第一输入信号，在所述第一输入信号的作用下抬高所述第二节点处的电位；所述下拉模块，与所述输出端相连，用以在所述第二节点处的电位的作用下拉低所述输出端处的电位；所述下拉控制模块，包括：第一薄膜晶体管，其控制端和其第一端连接在一起，并输入第一时钟信号；第二薄膜晶体管，其控制端接收第一输入信号，其第一端与所述第一薄膜晶体管的第二端相连，其第二端接入低电平信号；第三薄膜晶体管，其控制端与所述第一薄膜晶体管的第二端相连，其第一端接入第二时钟信号；第四薄膜晶体管，其控制端接入所述第二时钟信号，其第一端与所述第三薄膜晶体管的第二端相连，其第二端与所述第二节点相连；第一电容，其第一端与所述第一薄膜晶体管的第二端、所述第三薄膜晶体管的控制端相连，其第二端接入低电平信号；其中，所述第一时钟信号与所述第二时钟信号反相。

进一步地，所述下拉控制模块，还包括：第五薄膜晶体管，其控制端输入所述第一输入信号，其第一端与所述第二节点相连，其第二端接入低电平信号；第六薄膜晶体管，其控制端与所述输出端相连，其第一端与所述第二节点相连，其第二端接入低电平信号。

优选地，所述上拉模块，包括：第七薄膜晶体管，其控制端与所述第一节点相连，其第一端输入所述第一时钟信号，其第二端与所述输出端相连；第八薄膜晶体管，其控制端与所述第一节点相连，其第一端与其第二端连接在一起，并与所述第七薄膜晶体管的第二端及所述输出端相连。

所述下拉模块包括：第九薄膜晶体管，其控制端与所述第二节点相连，其第一端与所述输出端相连，其第二端接入低电平信号；第十薄膜晶体管，其控制端与所述第二节点相连，其第一端与其第二端均接入低电平信号。

优选地，所述上拉模块与所述上拉控制模块之间还设置有：第十一薄膜晶体管，其控制端接入高电平信号，其第一端与所述上拉控制模块的输出端相连，其第二端与所述第二节点相连。

优选地，所述上拉控制模块，包括：第十二薄膜晶体管，其控制端接入所述第一输入信号，其第一端接入高电平信号；第十三薄膜晶体管，其控制端与所述第二节点相连，其第二端接入低电平信号，其第一端与所述第十二薄膜晶体管的第二端连接在一起，并作为所述上拉控制模块的输出端与所述第一节点相连。

可选地，所述移位寄存器，还包括：正反扫控制模块，所述正反扫控制模块包括：第十四薄膜晶体管，其控制端接入正扫控制信号，其第一端接入上一级移位寄存器的输出信号；第十五薄膜晶体管，其控制端接入反扫控制信号，其第二端接入下一级移位寄存器的输出信号，其第一端与所述第十四薄膜晶体管的第二端连接在一起，并作为所述正反扫控制模块的输出端，向所述上拉控制模块输出所述第一输入信号。

本发明的实施例提供一种驱动电路，包括上述任一项所述的移位寄存器。

本发明的实施例提供一种显示装置，设置有上述的驱动电路。

本发明的实施例还提供一种移位寄存器的驱动方法，适用于上述任一项所述的移位寄存器，所述驱动方法包括：第一阶段，第一时钟信号输出低电平，第二时钟信号输出高电平，第一输入信号为高电平，第一输入信号使下拉控制模块中的第二薄膜晶体管打开，低电平信号通过第二薄膜晶体管输入第一电容的第一端，同时上拉控制模块在所述第一输入信号的作用下抬高第一节点处的电位；第二阶段，第一时钟信号输出高电平，第二时钟信号输出低电平，第一输入信号为低电平，所述下拉控制模块中，第一输入信号的低电平使第二薄膜晶体管关闭，第一时钟信号输出的高电平打开第一薄膜晶体管，所述第一时钟信号输出的高电平向第一电容充电，同时上拉模块在所述第一节点处的高电位作用下抬高输出端处的电位；第三阶段，第一时钟信号输出低电平，第二时钟信号输出高电平，第一输入信号为低电平，所述下拉控制模块中，所述第一输入信号的低电平使第二薄膜晶体管关闭，所述第一时钟信号输出的低电平关闭第一薄膜晶体管，所述第二时钟信号输出的高电平打开第四薄膜晶体管，由于第一电容的电位保持作用，第三薄膜晶体管也打开，所述第二时钟信号输出的高电平经所述第三薄膜晶体管和所述第四薄膜晶体管输入第二节点处，抬高所述第二节点处的电位，下拉模块在所述第二节点处的电位的作用下拉低输出端处的电位。

优选地，所述下拉控制模块，还包括：第五薄膜晶体管和第六薄膜晶体管所述驱动方法中，所述第一阶段，所述第一输入信号的高电平使所述下拉控制模块中的第五薄膜晶体管开启，低电压信号拉低所述第二节点的电位；所述第二阶段，所述第一输入信号的低电平使所述下拉控制模块中的第五薄膜晶体管关闭，所述输入端的高电位打开第六薄膜晶体管，低电压信号继续拉低所述第二节点的电位；所述第三阶段，所述第一输入信号的低电平使所述下拉控制模块中的第五薄膜晶体管关闭，所述输入端的低电位关闭第六薄膜晶体管。

优选地，所述上拉模块，包括：第七薄膜晶体管和第八薄膜晶体管，所述驱动方法中，所述第八薄膜晶体管等效于一个电容。

优选地，所述下拉模块包括第九薄膜晶体管和第十薄膜晶体管，所述驱动方法中，第十薄膜晶体管等效于一个电容。

优选地，所述上拉模块与所述上拉控制模块之间还设置有：第十一薄膜晶体管，所述驱动方法中，所述上拉控制模块通过一个处于常开状态的薄膜晶体管向第一节点传输信号。

优选地，所述上拉控制模块，包括：第十二薄膜晶体管和第十三薄膜晶体管，所述驱动方法中还包括：所述第一阶段，所述第一输入信号的高电平打开第十二薄膜晶体管和第五薄膜晶体管，高电平信号传递给第一节点抬高所述第一节点的电位，同时低电平信号传递给第二节点拉低第二节点的电位；所述第二阶段，所述第一输入信号的低电平关闭第十二薄膜晶体管和第五薄膜晶体管，第一时钟信号的高电平使第七薄膜晶体管打开，所述输出端输出高电平，第一节点的电位进一步升高，输入端的高电平打开第六薄膜晶体管，低电平信号继续传递给第二节点使第二节点继续维持低电位；所述第三阶段，所述第一输入信号的低电平关闭第十二薄膜晶体管和第五薄膜晶体管，输入端的低电平关闭第六薄膜晶体管，第二节点的高电平使第十三薄膜晶体管打开，低电平信号继续传递给第一节点，拉低所述第一节点的电位。

本发明实施例提供一种移位寄存器及其驱动方法、驱动电路和显示装置，所述移位寄存器的下拉控制模块包括：第一至第四薄膜晶体管以及第一电容，其中，第一薄膜晶体管的控制端第一端连接在一起，并输入第一时钟信号；第二薄膜晶体管的控制端接收第一输入信号，第一端与第一薄膜晶体管的第二端相连，第二端接入低电平信号；第三薄膜晶体管的控制端与第一薄膜晶体管的第二端相连，第一端接入第二时钟信号；第四薄膜晶体管的控制端接入第二时钟信号，第一端与第三薄膜晶体管的第二端相连，第二端与第二节点相连；第一电容的第一端与第一薄膜晶体管的第二端、第三薄膜晶体管的控制端相连，第二端接入低电平信号；工作时，在第一阶段，第一时钟信号输出低电平，第二时钟信号输出高电平，下拉控制模块中第一输入信号为高电平使第二薄膜晶体管打开，低电平信号通过第二薄膜晶体管输入第一电容的第一端，同时上拉控制模块抬高第一节点处的电位；第二阶段，下拉控制模块中，第一输入信号为低电平使第二薄膜晶体管关闭，第一时钟信号输出高电平打开第一薄膜晶体管，第二时钟信号输出低电平关闭第四薄膜晶体管，第一时钟信号输出的高电平向第一电容充电，同时上拉模块在第一节点处的高电位作用下抬高输出端处的电位；第三阶段，下拉控制模块中，第一输入信号为低电平使第二薄膜晶体管关闭，第一时钟信号输出低电平关闭第一薄膜晶体管，第二时钟信号输出高电平打开第四薄膜晶体管，由于第一电容的电位保持作用，第三薄膜晶体管打开，第二时钟信号输出的高电平经第三薄膜晶体管和第四薄膜晶体管抬高第二节点处的电位，下拉模块在第二节点处的电位的作用下拉低输出端处的电位。第一电容的存在可以稳定保持第三薄膜晶体管的栅极电压，以此来使得第二时钟信号CK2的更好传输，稳定拉高第二节点(PD点)电压，使输出端输出稳定的低电压，解决了现有GOA电路低压噪声过大的问题。本发明实施例提供的移位寄存器具有噪声低、功耗低的特点，可以很好提升面板性能及良率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有移位寄存器的电路原理图；

图2为现有移位寄存器的工作时序图；

图3为本发明实施例提供的移位寄存器的结构示意图一；

图4为本发明实施例提供的移位寄存器的结构示意图二；

图5为本发明实施例提供的移位寄存器的结构示意图三；

图6为本发明实施例提供的移位寄存器的结构示意图四；

图7为本发明实施例提供的移位寄存器的结构示意图五；

图8为本发明实施例提供的移位寄存器的结构示意图六；

图9为图8所示移位寄存器的工作时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

实施例

本发明的实施例提供一种移位寄存器，如图3所示，包括：上拉控制模块10、上拉模块20、下拉控制模块30和下拉模块40，上拉控制模块10与上拉模块20通过第一节点连接在一起，下拉控制模块30和下拉模块40通过第二节点连接在一起，其中，第一节点又称为上拉节点，简称PU节点，第二节点又称为下拉节点，简称PD节点；上拉控制模块10用以接收移位寄存器的第一输入信号，并在第一输入信号的作用下抬高PU节点的电位；上拉模块20与输出端OUT相连，用以在PU节点的电位的作用下抬高输出端OUT处的电位；下拉控制模块30，用以接收第一输入信号，在第一输入信号的作用下抬高PD节点处的电位；下拉模块40，与输出端OUT相连，用以在PD节点处的电位的作用下拉低输出端OUT处的电位；下拉控制模块30，包括：第一薄膜晶体管T1，其控制端和其第一端连接在一起，并输入第一时钟信号CLK1；第二薄膜晶体管T2，其控制端接收第一输入信号，其第一端与第一薄膜晶体管T1的第二端相连，其第二端接入低电平信号VGL；第三薄膜晶体管T3，其控制端与第一薄膜晶体管T1的第二端相连，其第一端接入第二时钟信号CLK2；第四薄膜晶体管T4，其控制端接入第二时钟信号CLK2，其第一端与第三薄膜晶体管T3的第二端相连，其第二端与PD节点相连；第一电容C1，其第一端与第一薄膜晶体管T1的第二端、第三薄膜晶体管T3的控制端相连，其第二端接入低电平信号VGL；其中，第一时钟信号CLK1与第二时钟信号CLK2反相。

需要说明的是，上述的第一输入信号是上一级移位寄存器的输出信号(对第一级移位寄存器而言为帧起始信号)，第一输入信号具体是对应上一行栅线信号还是下一行栅线信号，取决于移位寄存器是工作在正扫模式还是反扫模式。

本发明实施例还提供一种上述移位寄存器的驱动方法，参照图3和图9所示，该驱动方法包括：

101、第一阶段T1，第一时钟信号CLK1输出低电平，第二时钟信号CLK2输出高电平，第一输入信号为高电平，第一输入信号使下拉控制模块30中的第二薄膜晶体管T2打开，低电平信号VGL通过第二薄膜晶体管T2输入第一电容C1的第一端，第一电容C1放电，第三薄膜晶体管T3关闭，第四薄膜晶体管T4开启；同时上拉控制模块10在第一输入信号的作用下抬高PU节点处的电位；

102、第二阶段T2，第一时钟信号CLK1输出高电平，第二时钟信号CLK2输出低电平，第一输入信号为低电平，下拉控制模块30中，第一输入信号的低电平使第二薄膜晶体管T2关闭，第一时钟信号CLK1输出的高电平打开第一薄膜晶体管T1，第一时钟信号CLK1输出的高电平向第一电容C1充电，第一电容C1的第一端(图中位于C1上方的端点)的电位之间抬高，第三薄膜晶体管T3的控制端电位随之升高，第四薄膜晶体管T4在第二时钟信号CLK2输出的低电平作用下关闭；同时，上拉模块20在PU节点处的高电位作用下抬高输出端OUT处的电位，输出端OUT输出高电平；

103、第三阶段T3，第一时钟信号CLK1输出低电平，第二时钟信号CLK2输出高电平，第一输入信号为低电平，下拉控制模块30中，第一输入信号的低电平使第二薄膜晶体管T2关闭，第一时钟信号CLK1输出的低电平关闭第一薄膜晶体管T1，第二时钟信号CLK2输出的高电平打开第四薄膜晶体管T4，在第三薄膜晶体管T3控制端在第二阶段抬高基础上，由于第一电容C1的电位保持作用，第三薄膜晶体管T3保持打开状态，第二时钟信号CLK2输出的高电平经第三薄膜晶体管T3和第四薄膜晶体管T4输入PD节点处，逐渐抬高PD节点处的电位，下拉模块40在PD节点处的电位的作用下拉低输出端OUT处的电位，输出端OUT输出低电平。

本步骤工作过程可以看出，第一电容C1的加入可以用来稳定保持第三薄膜晶体管T3控制端的电位，以此来使得第二时钟信号CLK2的更好传输，以便稳定拉高PD点电位，与现有技术相比，PD点电位可以更快速拉高，拉高之后更能保持稳定，而下拉模块40在PD节点处的电位控制下拉低输出端OUT处的电位，由此，输出端OUT输出的低电平初始稳定更快，稳定后噪声更低。

本领域技术人员来可以理解的是，本实施例移位寄存器还可以包括未提及的其它模块，另外，上拉控制模块10还可以包括未提及的其它电路组成部分，这些未提及的其它模块和其它组成电路部分，以及上拉模块20、下拉控制模块30和下拉模块40的具体结构，本实施例均不做限定，只要不影响上面描述的各模块功能的实现即可。

示例性地，如图3所示，上述下拉控制模块30还可包括：第五薄膜晶体管T5，其控制端输入第一输入信号，其第一端与PD节点相连，其第二端接入低电平信号VGL；第六薄膜晶体管T6，其控制端与输出端OUT相连，其第一端与PD节点相连，其第二端接入低电平信号VGL。

在移位寄存器工作时，在上述的第一阶段，第一输入信号的高电平使第五薄膜晶体管T5开启，低电压信号拉低PD节点的电位，下拉模块40不工作，保证上级输入信号不影响输出端；在上述的第二阶段，第一输入信号的低电平使第五薄膜晶体管T5关闭，输入端的高电位打开第六薄膜晶体管T6，低电压信号继续拉低PD节点的电位，同样下拉模块40不工作，保证上级输入信号不影响输出端；第三阶段，下拉模块40在PD节点处的电位控制下拉低输出端OUT处的电位，第一输入信号的低电平使第五薄膜晶体管T5关闭，输入端的低电位关闭第六薄膜晶体管T6。

如图4所示，在符合本实施例的又一种移位寄存器中，与图3所示移位寄存器的区别在于，上拉模块20包括：第七薄膜晶体管T7，其控制端与PU节点相连，其第一端输入第一时钟信号CLK1，其第二端与输出端OUT相连；第八薄膜晶体管T8，其控制端与PU节点相连，其第一端与其第二端连接在一起，并与第七薄膜晶体管T7的第二端及输出端OUT相连。

该移位寄存器工作时，第八薄膜晶体管T8等效于一个电容，第八薄膜晶体管T8的控制端相当于电容的一个极板，第八薄膜晶体管T8的第一、第二端连接在一起，相当于电容的另一个极板。用薄膜晶体管替代无源器件电容，可以有效降低噪声及功耗，从而提升显示器栅极驱动的性能及稳定性，同时，薄膜晶体管占用空间更小，制作工艺也与电路其它部分兼容，可以与电路的其它薄膜晶体管同步制造。

该移位寄存器工作时，第一阶段，上拉控制模块10在第一输入信号的作用下，PU节点处的电位逐渐抬高，但第一时钟信号CLK1输出低电平，因此可保证输出端OUT为低电平；第二阶段，第一时钟信号CLK1输出高电平，由于第八薄膜晶体管T8等效于一个电容，第一时钟信号CLK1输出高电平时，PU节点处的电位继续被抬高，第七薄膜晶体管T7打开，输出端OUT输出高电平，即上拉模块20实现拉高输出端OUT电位的功能；第三阶段，第一时钟信号CLK1输出低电平，同时PD节点的电位为低电位，第七薄膜晶体管T7关闭。电路其余部分工作过程与图3所示移位寄存器大致相同，此处不再赘述。

如图5所示，在符合本实施例的另一种移位寄存器中，与图4所示移位寄存器的区别在于，下拉模块40包括：第九薄膜晶体管T9，其控制端与PD节点相连，其第一端与输出端OUT相连，其第二端接入低电平信号VGL；第十薄膜晶体管T10，其控制端与PD节点相连，其第一端与其第二端均接入低电平信号VGL。

该移位寄存器工作时，第十薄膜晶体管T10等效于一个电容。具体地，第一阶段，PD节点处的电位为低电平，第九薄膜晶体管T9关闭；第二阶段，PD节点处的电位为低电平，第一时钟信号CLK1输出高电平，第九薄膜晶体管T9关闭；第三阶段，PD节点的电位为高电位，在第十薄膜晶体管T10等效电容保持PD节点高电位情况下，第九薄膜晶体管T9保持开启状态，低电平信号VGL通过第九薄膜晶体管T9向输出端OUT输出低电平，拉低输出端OUT电位。

如图6所示，在符合本实施例的又一种移位寄存器中，与图5所示移位寄存器的区别在于，上拉模块20与上拉控制模块10之间还设置有：第十一薄膜晶体管T11，其控制端接入高电平信号VGH，其第一端与上拉控制模块10的输出端OUT相连，其第二端与PD节点相连。工作时，上拉控制模块10通过一个处于常开状态的薄膜晶体管(即T11)向PU节点传输信号。

该实施例中，上拉模块20与上拉控制模块10之间增加一薄膜晶体管(即T11)作为单管传输门，可以降低PU点的噪声，有效降低输出端的噪声，增强信号的无损传输，从而更好的解决GOA噪声功耗过大的技术问题。

如图7所示，在符合本实施例的又一种移位寄存器中，与图6所示移位寄存器的区别在于，上拉控制模块10，包括：第十二薄膜晶体管T12，其控制端接入第一输入信号，其第一端接入高电平信号VGH；第十三薄膜晶体管T13，其控制端与PD节点相连，其第二端接入低电平信号VGL，其第一端与第十二薄膜晶体管T12的第二端连接在一起，并作为上拉控制模块10的输出端OUT与PU节点相连。工作时：第一阶段，第一输入信号的高电平打开第十二薄膜晶体管T12和第五薄膜晶体管T5，高电平信号VGH传递给PU节点抬高PU节点的电位，同时低电平信号VGL传递给PD节点拉低PD节点的电位；第二阶段，第一输入信号的低电平关闭第十二薄膜晶体管T12和第五薄膜晶体管T5，第一时钟信号CLK1的高电平使第七薄膜晶体管T7打开，输出端OUT输出高电平，PU节点的电位进一步升高，输入端的高电平打开第六薄膜晶体管T6，低电平信号VGL继续传递给PD节点使PD节点继续维持低电位；第三阶段，第一输入信号的低电平关闭第十二薄膜晶体管T12和第五薄膜晶体管T5，输入端的低电平关闭第六薄膜晶体管T6，PD节点的高电平使第十三薄膜晶体管T13打开，低电平信号VGL继续传递给PU节点，拉低PU节点的电位。

如图8所示，在符合本实施例的又一种移位寄存器中，与图7所示移位寄存器的区别在于，移位寄存器还包括：正反扫控制模块50，正反扫控制模块50包括：第十四薄膜晶体管T14，其控制端接入正扫控制信号CN，其第一端接入上一级移位寄存器的输出信号；第十五薄膜晶体管，其控制端接入反扫控制信号CNB，其第二端接入下一级移位寄存器的输出信号，其第一端与第十四薄膜晶体管T14的第二端连接在一起，并作为正反扫控制模块50的输出端OUT，向上拉控制模块10输出第一输入信号。

CN与CNB为控制正反扫的高低电平，例如，规定若CN为高电平，CNB为低电平则为正扫，反之则为反扫；STV_IN为上一级的输出信号，STV_N+1为下一级的输出信号。当CN为高电平，CNB为低电平时，第十四薄膜晶体管T14常开，第十五薄膜晶体管T15常关，正反扫控制模块50向上拉控制模块10、下拉控制模块30输出上一级的输出信号STV_IN，即第一输入信号为上一级的输出信号STV_IN，移位寄存器工作模式为正扫模式；当CN为低电平，CNB为高电平时，第十四薄膜晶体管T14常关，第十五薄膜晶体管T15常开，正反扫控制模块50向上拉控制模块10、下拉控制模块30输出下一级的输出信号STV_N+1，即第一输入信号为上一级的输出信号STV_N+1，移位寄存器工作模式为反扫模式。由此可见，通过设置正扫控制信号CN和反扫控制信号CNB，可以对移位寄存器工作模式进行正、反扫选择。

图9为本实施例提供的移位寄存器的工作时序图，具体工作过程与上述实施例大致相同，以正扫为例说明：此时CN为高电平，CNB为低电平，STV_IN为上级输出信号，STV_N+1为下级输出信号。在T1时刻，STV_IN为高电平，CK1，CK2均为低电平，T14打开，STV_IN通过T14使得T12、T2、T5同时打开，PU节点提升，PD节点为低电平；T2时刻，STV_IN为低电平，CK1为高电平，CK2为低电平，T1、T3、T7、T8打开，PU进一步阶梯式升高，这使得输出端OUT输出高电平，OUT输出高电平使得T6打开，T6打开使得PD继续拉低，同时C1充电保持T3常开；T3时刻，CK2为高电平，CK1为低电平，STV_N+1为高电平，T3、T4开，CK2通过T3、T4使得T13、T9打开，T13、T9打开使得PD节点被拉高，PU节点和输出端OUT被拉低。

本实施例提供的移位寄存器通过将无源器件电容替换为薄膜晶体管，可以有效降低噪声及功耗，从而提升显示器栅极驱动的性能及稳定性，同时还可以降低成本；第一电容C1的加入用来稳定保持T3的栅极电压，以此来使得CK2的更好传输稳定拉高PD点电压；另外该移位寄存器还加入一个T11管作为单管传输门，来降低PU点的噪声，有效降低输出端的噪声，增强信号的无损传输，从而更好的解决GOA噪声功耗过大的技术问题。图9与图2相比，低电平噪音几乎没有，PU点电压下降阶段更陡更光滑，这说明PU点电压噪声更低性能更好，PD点电压下降阶段更陡更光滑，高压更稳定，PU点电压和PD点电压的这些优势，使输出端信号噪声更低，性能更优异，从而提升显示器栅极驱动的性能及稳定性。

本发明的实施例还提供一种驱动电路，包括上述任一项所述的移位寄存器。该驱动电路，由于采用了上述任一项所述的移位寄存器，因而具有噪声低、功耗低的特点，可以很好提升面板性能及良率。本实施例提供的驱动电路尤其适用于GOA方案中。

本发明的实施例还提供一种显示装置，由于设置有上述的任一种驱动电路，其面板性能及良率得以提升。所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

需要说明的是，本说明书实施例以及附图中虽然以N型薄膜晶体管为例进行说明，但本领域技术人员均知可以将部分或全部管子替换为P型薄膜晶体管,由于管子选型以及由此引起的电路连接变动，是本领域技术人员根据本发明公开的内容可以轻易的想到，属于本发明的显而易见的相似变形或相关扩展，也用属于本发明的保护范围内。

此外，为了便于清楚说明，在本发明中采用了第一、第二等字样对相似项进行类别区分，该第一、第二字样并不在数量上对本发明进行限制，只是对一种优选的方式的举例说明，本领域技术人员根据本发明公开的内容，想到的显而易见的相似变形或相关扩展均属于本发明的保护范围内。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (15)

1.一种移位寄存器，包括：上拉控制模块、上拉模块、下拉控制模块和下拉模块，所述上拉控制模块与所述上拉模块通过第一节点连接在一起，所述下拉控制模块和所述下拉模块通过第二节点连接在一起；所述上拉控制模块用以接收所述移位寄存器的第一输入信号，并在所述第一输入信号的作用下抬高所述第一节点处的电位；所述上拉模块与输出端相连，用以在所述第一节点处的电位的作用下抬高所述输出端处的电位；所述下拉控制模块，用以接收所述第一输入信号，在所述第一输入信号的作用下抬高所述第二节点处的电位；所述下拉模块，与所述输出端相连，用以在所述第二节点处的电位的作用下拉低所述输出端处的电位；其特征在于，所述下拉控制模块，包括：

第一薄膜晶体管，其控制端和其第一端连接在一起，并输入第一时钟信号；

第二薄膜晶体管，其控制端接收第一输入信号，其第一端与所述第一薄膜晶体管的第二端相连，其第二端接入低电平信号；

第三薄膜晶体管，其控制端与所述第一薄膜晶体管的第二端相连，其第一端接入第二时钟信号；

第四薄膜晶体管，其控制端接入所述第二时钟信号，其第一端与所述第三薄膜晶体管的第二端相连，其第二端与所述第二节点相连；

第一电容，其第一端与所述第一薄膜晶体管的第二端、所述第三薄膜晶体管的控制端相连，其第二端接入低电平信号；

其中，所述第一时钟信号与所述第二时钟信号反相。

2.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制模块，还包括：

第五薄膜晶体管，其控制端输入所述第一输入信号，其第一端与所述第二节点相连，其第二端接入低电平信号；

第六薄膜晶体管，其控制端与所述输出端相连，其第一端与所述第二节点相连，其第二端接入低电平信号。

3.根据权利要求1或2所述的移位寄存器，其特征在于，所述上拉模块，包括：

第七薄膜晶体管，其控制端与所述第一节点相连，其第一端输入所述第一时钟信号，其第二端与所述输出端相连；

第八薄膜晶体管，其控制端与所述第一节点相连，其第一端与其第二端连接在一起，并与所述第七薄膜晶体管的第二端及所述输出端相连。

4.根据权利要求1或2所述的移位寄存器，其特征在于，所述下拉模块包括：

第九薄膜晶体管，其控制端与所述第二节点相连，其第一端与所述输出端相连，其第二端接入低电平信号；

第十薄膜晶体管，其控制端与所述第二节点相连，其第一端与其第二端均接入低电平信号。

5.根据权利要求1或2所述的移位寄存器，其特征在于，所述上拉模块与所述上拉控制模块之间还设置有：

第十一薄膜晶体管，其控制端接入高电平信号，其第一端与所述上拉控制模块的输出端相连，其第二端与所述第二节点相连。

6.根据权利要求2所述的移位寄存器，其特征在于，所述上拉控制模块，包括：

第十二薄膜晶体管，其控制端接入所述第一输入信号，其第一端接入高电平信号；

第十三薄膜晶体管，其控制端与所述第二节点相连，其第二端接入低电平信号，其第一端与所述第十二薄膜晶体管的第二端连接在一起，并作为所述上拉控制模块的输出端与所述第一节点相连。

7.根据权利要求1或2所述的移位寄存器，其特征在于，所述移位寄存器，还包括：正反扫控制模块，所述正反扫控制模块包括：

第十四薄膜晶体管，其控制端接入正扫控制信号，其第一端接入上一级移位寄存器的输出信号；

第十五薄膜晶体管，其控制端接入反扫控制信号，其第二端接入下一级移位寄存器的输出信号，其第一端与所述第十四薄膜晶体管的第二端连接在一起，并作为所述正反扫控制模块的输出端，向所述上拉控制模块输出所述第一输入信号。

8.一种驱动电路，其特征在于，包括权利要求1-7任一项所述的移位寄存器。

9.一种显示装置，其特征在于，设置有权利要求8所述的驱动电路。

10.一种移位寄存器的驱动方法，适用于权利要求1-7任一项所述的移位寄存器，其特征在于，所述驱动方法包括：

第一阶段，第一时钟信号输出低电平，第二时钟信号输出高电平，第一输入信号为高电平，第一输入信号使下拉控制模块中的第二薄膜晶体管打开，低电平信号通过第二薄膜晶体管输入第一电容的第一端，同时上拉控制模块在所述第一输入信号的作用下抬高第一节点处的电位；

第二阶段，第一时钟信号输出高电平，第二时钟信号输出低电平，第一输入信号为低电平，所述下拉控制模块中，第一输入信号的低电平使第二薄膜晶体管关闭，第一时钟信号输出的高电平打开第一薄膜晶体管，所述第一时钟信号输出的高电平向第一电容充电，同时上拉模块在所述第一节点处的高电位作用下抬高输出端处的电位；

第三阶段，第一时钟信号输出低电平，第二时钟信号输出高电平，第一输入信号为低电平，所述下拉控制模块中，所述第一输入信号的低电平使第二薄膜晶体管关闭，所述第一时钟信号输出的低电平关闭第一薄膜晶体管，所述第二时钟信号输出的高电平打开第四薄膜晶体管，由于第一电容的电位保持作用，第三薄膜晶体管也打开，所述第二时钟信号输出的高电平经所述第三薄膜晶体管和所述第四薄膜晶体管输入第二节点处，抬高所述第二节点处的电位，下拉模块在所述第二节点处的电位的作用下拉低输出端处的电位。

11.根据权利要求10所述的驱动方法，其特征在于，所述驱动方法适用于权利要求2所述的移位寄存器，其中，

所述第一阶段，所述第一输入信号的高电平使所述下拉控制模块中的第五薄膜晶体管开启，低电压信号拉低所述第二节点的电位；

所述第二阶段，所述第一输入信号的低电平使所述下拉控制模块中的第五薄膜晶体管关闭，所述输出端的高电位打开第六薄膜晶体管，低电压信号继续拉低所述第二节点的电位；

所述第三阶段，所述第一输入信号的低电平使所述下拉控制模块中的第五薄膜晶体管关闭，所述输出端的低电位关闭第六薄膜晶体管。

12.根据权利要求10所述的驱动方法，其特征在于，所述驱动方法适用于权利要求3所述的移位寄存器，其中，所述驱动方法中，所述第八薄膜晶体管等效于一个电容。

13.根据权利要求10所述的驱动方法，其特征在于，所述驱动方法适用于权利要求4所述的移位寄存器，其中，所述驱动方法中，第十薄膜晶体管等效于一个电容。

14.根据权利要求10所述的驱动方法，其特征在于，所述驱动方法适用于权利要求5所述的移位寄存器，其中，所述驱动方法中，所述上拉控制模块通过所述第十一薄膜晶体管向第一节点传输信号。

15.根据权利要求10所述的驱动方法，其特征在于，所述驱动方法适用于权利要求6所述的移位寄存器，其中，所述驱动方法中还包括：

所述第一阶段，所述第一输入信号的高电平打开第十二薄膜晶体管和第五薄膜晶体管，高电平信号传递给第一节点抬高所述第一节点的电位，同时低电平信号传递给第二节点，拉低第二节点的电位；

所述第二阶段，所述第一输入信号的低电平关闭第十二薄膜晶体管和第五薄膜晶体管，第一时钟信号的高电平使第七薄膜晶体管打开，所述输出端输出高电平，第一节点的电位进一步升高，输出端的高电平打开第六薄膜晶体管，低电平信号继续传递给第二节点使第二节点继续维持低电位；

所述第三阶段，所述第一输入信号的低电平关闭第十二薄膜晶体管和第五薄膜晶体管，输出端的低电平关闭第六薄膜晶体管，第二节点的高电平使第十三薄膜晶体管打开，低电平信号继续传递给第一节点，拉低所述第一节点的电位。