CN105990243B - 存储元件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 119
- 238000003860 storage Methods 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 53
- 230000004888 barrier function Effects 0.000 claims description 32
- 239000004020 conductor Substances 0.000 claims description 13
- 230000005611 electricity Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 description 32
- 238000000034 method Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
本发明提供了一种存储元件及其制造方法。该存储元件包括多个堆叠结构、多个第一阶梯状接触窗以及多个第二阶梯状接触窗。多个堆叠结构于第一方向延伸，且包括第一半导体层与第二半导体层，其中第二半导体层位于第一半导体层上方。多个第一阶梯状接触窗于第二方向延伸，其底面电性连接第i+1个堆叠结构与第i+2个堆叠结构的第一半导体层，其中i为奇数。多个第二阶梯状接触窗于第二方向延伸，其底面电性连接第i个堆叠结构与第i+1个堆叠结构的第二半导体层。第一方向与第二方向不同。
Description
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。
背景技术
存储器可以分为挥发性存储器与非挥发性存储器两类。挥发性存储器在电源供应中断后，其存储器所储存的数据便会消失；而非挥发性存储器即使电源供应中断，其存储器所储存的数据并不会消失，重新供电后，就能够读取存储器中的数据。因此，非挥发性存储器可广泛地应用在电子产品，尤其是可携带性产品。
随着存储元件的积集度提高与尺寸缩小，水平式存储元件的短通道效应变得愈来愈严重，因而导致第二位效应与相邻存储单元之间的编程干扰的问题愈来愈严重。于是，渐渐开始发展出垂直式存储元件，然而垂直式存储元件的内连线问题却是另一项挑战。
倘若垂直式存储元件的内连线布局直接与存储元件的源极或漏极连接，则会使得源极与漏极的内连线彼此电性相连，其导致存储元件的操作失败。另一方面，假使垂直式存储元件的内连线布局拉至周边区才与存储元件的源极或漏极相连，又会导致位线的电阻值升高。因此，如何解决垂直式存储元件的内连线问题而不牺牲位线的电阻值与芯片面积，将变成未来相当重要的一门课题。
发明内容
本发明提供一种存储元件及其制造方法，其可解决垂直式存储元件的内连线问题，而不影响位线的电阻值与芯片面积。
本发明提供一种存储元件的制造方法，其步骤包括：提供基底，基底包括多个第一区块与多个第二区块，第一区块与第二区块相互交替，各第一区块包括两个第一区与一个第二区，第二区位于两个第一区之间。在第一区块与第二区块上的基底上形成多个堆叠结构，每一堆叠结构在第一方向延伸，其包括第一半导体层位于部分基底上。第二半导体层位于第一半导体层上方。在每一第一区的基底上形成多个字线，每一字线在第二方向延伸，覆盖各堆叠结构的部分侧面与部分顶面，第一方向与第二方向不同。在堆叠结构与字线之间形成电荷储存层。移除第二区块上的部分堆叠结构，以裸露出第一半导体层。于第二区块中形成多个第一阶梯状接触窗，每一第一阶梯状接触窗的底面电性连接第i+1个堆叠结构与第i+2个堆叠结构的第一半导体层，且每一第一阶梯状接触窗的顶面的面积小于其底面的面积，其中i为奇数。于第二区中形成多个第二阶梯状接触窗，每一梯状第二接触窗的底面电性连接第i个堆叠结构与第i+1个堆叠结构的第二半导体层，且每一第二阶梯状接触窗的顶面的面积小于其底面的面积。在基底上形成相互交替的多个第一导线与多个第二导线，每一第一导线在第一方向延伸，与第i+1个堆叠结构与第i+2个堆叠结构的第一半导体层电性连接的第一阶梯状接触窗的顶面电性连接，每一第二导线在第一方向延伸，与第i个堆叠结构与第i+1个堆叠结构的第二半导体层电性连接的第二阶梯状接触窗的顶面电性连接。
在本发明的一实施例中，上述于第二区块中形成第一阶梯状接触窗以及于第二区中形成第二阶梯状接触窗的步骤包括：于第二区块中形成多个第一导体插塞，每一第一导体插塞电性连接第i+1个堆叠结构与第i+2个堆叠结构的第一半导体层，并于第二区中形成多个第二导体插塞，每一第二导体插塞电性连接第i个堆叠结构与第i+1个堆叠结构的第二半导体层。于第一导体插塞上形成多个第三导体插塞，于第二导体插塞上形成多个第四导体插塞，其中第一导体插塞与第三导体插塞构成第一阶梯状接触窗，第二导体插塞与第四导体插塞构成第二阶梯状接触窗。
在本发明的一实施例中，还包括在每一字线以及每一堆叠结构的侧面分别形成间隙壁。在移除第二区块上的部分堆叠结构之前，移除第二区块上的部分间隙壁。在基底上形成衬层与第一介电层。移除部分第一介电层与部分衬层，以于第二区块中形成多个第一接触窗开口，每一第一接触窗开口裸露出第i+1个堆叠结构与第i+2个堆叠结构的第一半导体层，并于第二区中形成多个第二接触窗开口，每一第二接触窗开口裸露出第i个堆叠结构与第i+1个堆叠结构的第二半导体层。于第一接触窗开口与第二接触窗开口中分别形成第一导体插塞与第二导体插塞。在基底上形成第二介电层。移除部分第二介电层，以于第二区块中形成多个第三接触窗开口，每一第三接触窗开口位于第i+1个堆叠结构与第i+2个堆叠结构之间且裸露出所对应的第一导体插塞，并于第二区中形成多个第四接触窗开口，每一第四接触窗开口位于第i个堆叠结构与第i+1个堆叠结构之间，且裸露出的所对应的第二导体插塞。于第三接触窗开口与第四接触窗开口中分别形成第三导体插塞与第四导体插塞。
在本发明的一实施例中，上述每一第一导线位于第i+1个堆叠结构与第i+2个堆叠结构之间，每一第二导线位于第i个堆叠结构与第i+1个堆叠结构之间。
在本发明的一实施例中，上述形成堆叠结构的步骤包括：在基底上形成第一半导体层。在第一半导体层上形成第一阻障层。在第一阻障层上形成基体层。在基体层上形成第二阻障层。在第二阻障层上形成第二半导体层。图案化第二半导体层、第二阻障层、基体层、第一阻障层以及第一半导体层，以形成堆叠结构。
本发明提供一种存储元件，包括：基底、多个堆叠结构、多个字线、电荷储存层、多个第一阶梯状接触窗、多个第二阶梯状接触窗、多个第一导线与多个第二导线。上述基底包括多个第一区块与多个第二区块，第一区块与第二区块相互交替，各第一区块包括两个第一区与一个第二区，第二区位于两个第一区之间。上述堆叠结构位于基底上。每一堆叠结构在第一方向延伸。每一堆叠结构包括：第一半导体层位于第一区块与第二区块的部分基底上方。第二半导体层位于第一区块的部分基底上方且位于第一半导体层上方。上述字线位于每一第一区的基底上，每一字线在第二方向延伸，覆盖各堆叠结构的部分侧面与部分顶面，第一方向与第二方向不同。上述电荷储存层位于堆叠结构与字线之间。上述第一阶梯状接触窗位于第二区块中，每一第一阶梯状接触窗的底面电性连接第i+1个堆叠结构与第i+2个堆叠结构的第一半导体层，且每一第一阶梯状接触窗的顶面的面积小于其底面的面积，其中i为奇数。上述第二阶梯状接触窗位于第二区中，每一梯状第二接触窗的底面电性连接第i个堆叠结构与第i+1个堆叠结构的第二半导体层，且每一第二阶梯状接触窗的顶面的面积小于其底面的面积。上述第一导线与上述第二导线，彼此相互交替，位于基底上，每一第一导线在第一方向延伸，与电性连接第i+1个堆叠结构与第i+2个堆叠结构的第一半导体层的第一阶梯状接触窗的顶面电性连接，每一第二导线在第一方向延伸，与电性连接第i个堆叠结构与第i+1个堆叠结构的第二半导体层的第二阶梯状接触窗的顶面电性连接。
在本发明的一实施例中，上述第一阶梯状接触窗包括：多个第一导体插塞位于第二区块中，每一第一导体插塞电性连接第i+1个堆叠结构与第i+2个堆叠结构的第一半导体层。多个第三导体插塞位于第一导体插塞上，其中每一第三导体插塞的顶面的面积小于所对应的第一导体插塞的底面的面积。上述第二阶梯状接触窗包括：多个第二导体插塞位于第二区中，每一第二导体插塞电性连接第i个堆叠结构与第i+1个堆叠结构的第二半导体层。多个第四导体插塞位于第二导体插塞上，其中每一第四导体插塞的顶面的面积小于所对应的第二导体插塞的底面的面积。
在本发明的一实施例中，上述每一第一导线的宽度小于任一所对应的第一导体插塞底面的宽度，每一第二导线的宽度小于任一所对应的第二导体插塞底面的宽度。
在本发明的一实施例中，上述每一第一导线位于第i+1个堆叠结构与第i+2个堆叠结构之间，每一第二导线位于第i个堆叠结构与第i+1个堆叠结构之间。
在本发明的一实施例中，上述每一堆叠结构包括：基体层位于第一区块的第一半导体层与第二半导体层之间。第一阻障层位于基体层与第一半导体层之间。第二阻障层位于基体层与第二半导体层之间。
基于上述，本发明利用第一阶梯状接触窗的底部与第i+1个堆叠结构与第i+2个堆叠结构的第一半导体层电性连接，且利用梯状第二接触窗的底部与第i个堆叠结构与第i+1个堆叠结构的第二半导体层电性连接(i为奇数)，使得堆叠结构的第一半导体层(例如为源极)与第二半导体层(例如为漏极)彼此电性隔离。如此一来，本发明便可在不牺牲位线的电阻值与芯片面积的前提下，解决垂直式存储元件的内连线布局的问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1F为依照本发明实施例所绘示的存储元件的制造流程的上视示意图。
图2A至图2F分别为沿图1A至图1F的A-A’线的剖面示意图。
图3A至图3F分别为沿图1A至图1F的B-B’线的剖面示意图。
图4A至图4F分别为沿图1A至图1F的C-C’线的剖面示意图。
图5为沿图1A的D-D’线的剖面示意图。
图6A至图6D分别为沿图1C至图1F的E-E’线的剖面示意图。
图7A至图7C分别为沿图1D至图1F的F-F’线的剖面示意图。
图8A为依照本发明实施例所绘示的记忆阵列结构的示意图。
图8B绘示为用于读取存储单元的操作的示意图。
图8C绘示为用于编程存储单元的操作的示意图。
图8D绘示为用于抹除存储单元的操作的示意图。
【符号说明】
10：基底
11、11a、11b、11c：堆叠结构
12：第一半导体层
14：第一阻障层
16：基体层
18：第二阻障层
20：第二半导体层
22：电荷储存层
24：字线
26：间隙壁
28：沟道
30：衬层
32、36：介电层
34a：第一导体插塞
34b：第二导体插塞
38a：第三导体插塞
38b：第四导体插塞
40a：第一阶梯状接触窗
40b：第二阶梯状接触窗
42a：第一导线
42b：第二导线
801：存储单元串
B1：第一区块
B2：第二区块
BL1～BL7：位线
BLT1～BLT7：位线晶体管
Bu1、Bu2：底面
D1：第一方向
D2：第二方向
GBL1～GBL3：全局位线
M：存储单元
R1：第一区
R2：第二区
T1、T2：顶面
V1、V2、Vd、Vg、Vs：电压
W1、W2、W3、W4：宽度
WL1～WL128：字线
具体实施方式
图1A至图1F为依照本发明实施例所绘示的存储元件的制造流程的上视示意图。图2A至图2F分别为沿图1A至图1F的A-A’线的剖面示意图。图3A至图3F分别为沿图1A至图1F的B-B’线的剖面示意图。图4A至图4F分别为沿图1A至图1F的C-C’线的剖面示意图。图5为沿图1A的D-D’线的剖面示意图。图6A至图6D分别为沿图1C至图1F的E-E’线的剖面示意图。图7A至图7C分别为沿图1D至图1F的F-F’线的剖面示意图。
请参照图1A，提供基底10。基底10包括多个第一区块B1与多个第二区块B2。第一区块B1与第二区块B1相互交替。在图1A至图1F中以两个第一区块B1以及一个第二区块B2来表示。各第一区块B1包括两个第一区R1与一个第二区R2。第一区R1邻近第二区块B2；第二区R2位于两个第一区R1之间。基底10例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor Over Insulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。
请同时参照图1A、图2A、图3A、图4A以及图5，在基底10上形成多个堆叠结构11。每一堆叠结构11在第一方向D1延伸。在另一实施例中，堆叠结构11依序包括第一半导体层12、基体层16以及第二半导体层20。第一半导体层12/基体层16/第二半导体层20例如是作为源极/基体/漏极。第一半导体层12与第二半导体层20可为第一导电型掺杂层；而基体层16可为第二导电型掺杂层。在一示范实施例中，第一半导体层12/基体层16/第二半导体层20可例如是N+/P/N+掺杂层、P+/N/P+掺杂层或SiGe/Si/SiGe层。在另一实施例中，堆叠结构11依序包括第一半导体层12、第一阻障层14、基体层16、第二阻障层18以及第二半导体层20。第一阻障层14与第二阻障层18的厚度应能够阻挡第一半导体层12、基体层16以及第二半导体层20中掺质扩散且电荷可直接穿隧。在一实施例中，第一阻障层14与第二阻障层18的材料包括氧化物、氮化物或氮氧化物。第一阻障层14与第二阻障层18可以是相同或不相同的材料。第一阻障层14与第二阻障层18的厚度例如是10至20埃。在一实施例中，形成堆叠结构11的方法例如是先形成半导体材料层、阻障材料层、基体材料层、另一阻障材料层以及另一半导体材料层。之后，进行光刻与刻蚀工艺，以形成堆叠结构11。上述半导体材料层、阻障材料层、基体材料层、阻障材料层以及另一半导体材料层可利用化学气相沉积或物理气相沉积来形成。
之后，于基底10上形成电荷储存层22。电荷储存层22沿着堆叠结构11的顶面与侧面共形地形成。在本发明的存储元件中，由于电荷储存层22位于堆叠结构11的顶面与侧面，因此，电荷储存层22不仅具有电荷储存功用，也具有将第一半导体层12、第二半导体层20与后续工艺的字线24(如图5所示)电性隔离的作用。在一实施例中，电荷储存层22例如是由氧化层/氮化层/氧化层(Oxide-Nitride-Oxide,ONO)所构成的复合层，此复合层可为三层或更多层，本发明并不限于此，其形成方法可以是化学气相沉积法、热氧化法等。
然后，在电荷储存层22上形成字线材料层(未绘示)，字线材料层沿着电荷储存层22的顶面与侧面共形地形成。接着，图案化字线材料层，以在第一区R1中形成多个字线24(例如是作为控制栅极)，暴露电荷储存层22的顶面。每一字线24在第二方向D2延伸，覆盖第一区R1中各电荷储存层22的部分侧面与部分顶面。在一实施例中，上述第一方向D1与第二方向D2不同。在一示范实施例中，上述第一方向D1与第二方向D2实质上垂直。
如图5所示，由于字线24覆盖堆叠结构11的两侧面，因此，字线24可利用堆叠结构11的两侧面以双栅极结构来控制本发明的存储元件的操作，比起单面控制来说，本发明的存储元件利用堆叠结构11的两侧面的双面控制可使得存储元件的操作更为精准。
请同时参照图1B、图2B、图3B以及图4B。在每一字线24以及每一堆叠结构11的侧面分别形成间隙壁26。具体来说，在基底10上共形地形成间隙壁材料层(未绘示)，以覆盖堆叠结构11。间隙壁材料层的材料例如是氧化硅、氮化硅或其组合，其可利用化学气相沉积法来形成。然后，进行非等向性刻蚀工艺，来移除部分间隙壁材料层，以在每一字线24以及每一堆叠结构11的侧面分别形成间隙壁26。
请同时参照图1C、图2C、图3C、图4C以及图6A，进行光刻与刻蚀工艺，移除第二区块B2上的部分堆叠结构11与部分间隙壁26，以形成沟道28(如图2C与图3C所示)，裸露出第一半导体层12(如图2C-4C所示)。接着，于基底10上共形地形成衬层30，以覆盖堆叠结构11与字线24。衬层30的材料可为氧化硅、氮氧化硅、氮化硅或其组合。其形成方法可利用化学气相沉积或物理气相沉积来形成。
请同时参照图1D、图2D、图3D、图4D、图6B以及图7A，于基底10上形成介电层32。然后，利用光刻与刻蚀工艺，移除部分介电层32以及部分衬层30，以于第二区块B2中形成多个第一接触窗开口33a并于第二区R2中形成多个第二接触窗开口33b。每一第一接触窗开口33a裸露出第i+1个堆叠结构11b与第i+2个堆叠结构11c的第一半导体层12(图1D、4D)。每一第二接触窗开口33b裸露出第i个堆叠结构11a与第i+1个堆叠结构11b的第二半导体层20(图1D、6B)。i为奇数。由于衬层30共形地覆盖堆叠结构11与字线24，其使得在形成第一接触窗开口33a与第二接触窗开口33b时，即便有对准失误(Misalignment)的问题存在，衬层30可以保护堆叠结构11与字线24，使其不会遭受刻蚀的破坏，而导致后续形成的接触窗与堆叠结构11以及字线24发生短路。
之后，于第一接触窗开口33a与第二接触窗开口33b中分别形成第一导体插塞34a与第二导体插塞34b。每一第一导体插塞34a电性连接第i+1个堆叠结构11b与第i+2个堆叠结构11c的第一半导体层12；而每一第二导体插塞34b电性连接第i个堆叠结构11a与第i+1个堆叠结构11b的第二半导体层20。i为奇数。举例来说，当i为1时，第一导体插塞34a电性连接第2个堆叠结构11b与第3个堆叠结构11c的第一半导体层12；而第二导体插塞34b电性连接第1个堆叠结构11a与第2个堆叠结构11b的第二半导体层20，以此类推，于后便不赘述。由于第一导体插塞34a与第二导体插塞34b可分别连接第一半导体层12与第二半导体层20，且第一导体插塞34a与第二导体插塞34b通过介电层32彼此电性隔离，因此，第一半导体层12与第二半导体层20也彼此电性隔离。如此一来，第一半导体层12与第二半导体层20可通过存储单元区(Cell region)的内连线完成布局(Layout)，而不需要牺牲位线的电阻值与芯片面积。第一导体插塞34a与第二导体插塞34b的形成方法例如是先在基底10上形成导体材料层。导体材料层例如是钨、铝、铜或其合金。其形成的方法可以是物理气相沉积法，例如是溅射法。之后，可再以化学机械研磨法或是回刻蚀法移除第一接触窗开口33a与第二接触窗开口33b以外的部分。
请同时参照图1E、图2E、图3E、图4E、图6C以及图7B，在基底10上形成介电层36。然后，利用光刻与刻蚀工艺，移除部分介电层36，以于第二区块B2中形成多个第三接触窗开口37a(图1E与图4E)，并于第二区R2中形成多个第四接触窗开口37b(图1E与图6C)。每一第三接触窗开口37a位于第i+1个堆叠结构11b与第i+2个堆叠结构11c之间且裸露出所对应的第一导体插塞34a。每一第四接触窗开口37b位于第i个堆叠结构11a与第i+1个堆叠结构11b之间，且裸露出的所对应的第二导体插塞34b。接着，于第三接触窗开口37a与第四接触窗开口37b中分别形成第三导体插塞38a与第四导体插塞38b。第三导体插塞38a与第四导体插塞38b的形成方法例如是先在基底10上形成导体材料层。导体材料层例如是钨、铝、铜或其合金。其形成的方法可以是物理气相沉积法，例如是溅射法。之后，再以化学机械研磨法或是回刻蚀法移除第三接触窗开口37a与第四接触窗开口37b以外多余的部分。
如图4E与图6C所示，第三导体插塞38a与第一导体插塞34a构成第一阶梯状接触窗40a。第四导体插塞38b与第二导体插塞34b构成第二阶梯状接触窗40b。多个第一阶梯状接触窗40a位于第二区块B2中。每一第一阶梯状接触窗40a的底面Bu1电性连接第i+1个堆叠结构11b与第i+2个堆叠结构11c的第一半导体层12，且每一第一阶梯状接触窗40a的顶面T1的面积小于其底面Bu1的面积。而多个第二阶梯状接触窗40b位于第二区R2中。每一梯状第二接触窗40b的底面Bu2电性连接第i个堆叠结构11a与第i+1个堆叠结构11b的第二半导体层20，且每一第二阶梯状接触窗40b的顶面T2的面积小于其底面Bu2的面积。
请同时参照图1F、图2F、图3F、图4F、图6D以及图7C，在基底10上形成导体材料层(未绘示)，然后，图案化导体材料层，以形成相互交替的多个第一导线42a与多个第二导线42b，作为位线。每一第一导线42a在第一方向D1延伸，与第一阶梯状接触窗40a的顶面T1电性连接；每一第二导线42b在第一方向D1延伸，与第二阶梯状接触窗40b的顶面T2电性连接。换句话说，每一第一导线42a与第i+1个堆叠结构11b以及第i+2个堆叠结构11c的第一半导体层12电性连接；而每一第二导线42b与第i个堆叠结构11a以及第i+1个堆叠结构11b的第二半导体层20电性连接。而且每一第一导线42a位于第i+1个堆叠结构11b与第i+2个堆叠结构11c之间，每一第二导线42b位于第i个堆叠结构11a与第i+1个堆叠结构11b之间。导体材料层的材料例如是钨、铝、铜或其合金，其形成方法可以利用物理气相沉积法来形成，例如是溅射法。每一第一导线42a的宽度W1小于任一所对应的第一导体插塞34a底面的宽度W2；每一第二导线42b的宽度W3小于任一所对应的第二导体插塞34b底面的宽度W4。如此一来，可避免导线的工艺裕度(Process window)不足。
请参照图1F、图4F以及图6D，本发明的一实施例的存储元件包括：基底10、多个堆叠结构11、多个字线24、电荷储存层22、第一阶梯状接触窗40a、第二阶梯状接触窗40b、多个第一导线42a以及多个第二导线42b(例如当作位线)。
请参照图1F与4F，基底10包括多个第一区块B1与多个第二区块B2。第一区块B1与第二区块B1相互交替。在图1F中以两个第一区块B1以及一个第二区块B2来表示。各第一区块B1包括两个第一区R1与一个第二区R2。第一区R1邻近第二区块B2；第二区R2位于两个第一区R1之间。
请参照图6D，多个堆叠结构11位于基底10上。每一堆叠结构11在第一方向D1延伸，其中每一堆叠结构11包括：第一半导体层12、基体层16以及第二半导体层20。第一半导体层12位于第一区块B1与第二区块B2的部分基底10上方。第二半导体层20位于第一区块B1的部分基底10上方且位于第一半导体层12上方。基体层16位于第一区块B1的第一半导体层12与第二半导体层20之间。
请参照图1D与1F，多个字线24位于每一第一区R1的基底10上，每一字线24在第二方向D2延伸，覆盖各堆叠结构11的部分侧面与部分顶面。第一方向D1与第二方向D2不同。电荷储存层22位于堆叠结构11与字线24之间(如图5所示)。
请参照图4F与图6D，多个第一阶梯状接触窗40a位于第二区块B2中。每一第一阶梯状接触窗40a的底面Bu1电性连接第i+1个堆叠结构11b与第i+2个堆叠结构11c的第一半导体层12，且每一第一阶梯状接触窗40a的顶面T1的面积小于其底面Bu1的面积，其中i为奇数。多个第二阶梯状接触窗40b位于第二区R2中。每一梯状第二接触窗40b的底面Bu2电性连接第i个堆叠结构11a与第i+1个堆叠结构11b的第二半导体层20，且每一第二阶梯状接触窗40b的顶面T2的面积小于其底面Bu2的面积。多个第一导线42a与多个第二导线42b，彼此相互交替，位于基底10上。每一第一导线42a在第一方向D1延伸，与第一阶梯状接触窗40a(电性连接第i+1个堆叠结构11b以及第i+2个堆叠结构11c的第一半导体层12)的顶面T1电性连接。每一第二导线42b在第一方向D1延伸，与第二阶梯状接触窗40b(电性连接第i个堆叠结构11a与第i+1个堆叠结构11b的第二半导体层20)顶面T2电性连接。
第一导线42a(与第i+1个堆叠结构11b以及第i+2个堆叠结构11c的第一半导体层12电性连接)可作为位线BL1、BL3…BL2n-1，其中n为大于1的整数(如下图8A所示)。同样地，第二导线42b(与第i个堆叠结构11a以及第i+1个堆叠结构11b的第二半导体层20电性连接)可作为位线BL2、BL4…BL2n。
图8A为依照本发明实施例所绘示涵盖图1F所示的存储元件的记忆阵列的示意图。
请参照图8A，其绘示多个存储单元串(Cell strings)801。这些存储单元串(Cellstrings)801经由多条位线BL1～BL2n(其中n为大于1的整数)以及多条字线WL1～WL2m(其中m为大于1的整数)串接，以在列方向和行方向排列成一个记忆阵列(Memory array)。在一实施例中，在每一第一区R1中，由多个存储单元串801并列而成。在一实施例中，每个存储单元串801可包括32个存储单元或更多存储单元。为清楚起见，在图8A中仅绘示出所述多个存储单元串801经由多条位线BL1～BL7以及多条字线WL1～WL128串接，但本发明不限于此。
位线BL1、BL3…BL2n-1可耦接至上述多个第一导线42a(如图4F所示)，以串接相邻两行的多个存储单元的漏极(例如是图4F的第一半导体层12)。位线BL2、BL4…BL2n可耦接至上述第二导线42b(如图6D所示)，以串接相邻两行的多个存储单元的源极(例如是第二半导体层20)。在一实施例中，位线BL1、BL3…BL2n-1可分别耦接至位线晶体管BLT1、BLT3…BLT2n-1。位线BL1与BL3可耦接至全局位线(Global bit line)GBL1。位线BL2与BL4可耦接至全局位线GBL2。位线BL5与BL7可耦接至全局位线GBL3。控制电压V2经由全局位线GBL2，通过位线晶体管BLT2与BLT4的开/关而施加至位线BL2与BL4。
图8B绘示一种读取存储单元的示意图。
请参照图8B，在一实施例中，在读取(Read)存储单元M时，在存储单元M的栅极、源极与漏极施加对应的电压。例如，在位线晶体管BLT2施加10V电压使其导通，借此使得施加于全局位线GBL2的控制电压V2(例如V2＝0V)，经由位线晶体管BLT2与位线BL2，提供至存储单元M的源极，作为源极电压Vs。此外，在位线晶体管BLT1施加10V电压使其导通，借此使得施加于全局位线GBL1的控制电压V1(例如V1＝1.6V)，经由位线晶体管BLT1与位线BL1，提供至存储单元M的漏极，作为漏极电压Vd。同时，在与存储单元M的栅极相连接的字线WLi施加例如是0V至10V的电压，以作为栅极电压Vg。借此，便可进行读取存储单元M的操作。应注意，本发明的范围并不限于以上所描述的特定电压。所属技术领域中普通技术人员可调整电压以达到读取每一存储单元所需要的操作。
图8C绘示为用于编程存储单元的示意图。
请参照图8C，在一实施例中，在编程(Program)存储单元M时，在位线晶体管BLT2施加10V电压使其导通，借此使得施加于全局位线GBL2的控制电压V2(例如V2＝0V)，经由位线晶体管BLT2与位线BL2，提供至存储单元M的源极，作为源极电压Vs。此外，在位线晶体管BLT1施加10V电压使其导通，借此使得施加于全局位线GBL1的控制电压V1(例如V1＝3V)，经由位线晶体管BLT1与位线BL1，提供至存储单元M的漏极，作为漏极电压Vd。同时，在与存储单元M的栅极相连接的字线WLi施加例如是13V的电压，以作为栅极电压Vg。借此，便可进行编程存储单元M的操作。应注意，本发明的范围并不限于以上所描述的特定电压。所属技术领域中普通技术人员可调整电压以达到编程每一存储单元所需要的操作。
图8D绘示为用于抹除存储单元的示意图。
请参照图8D，在一实施例中，在抹除(Erase)存储单元M时，在位线晶体管BLT2施加10V电压使其导通，借此使得施加于全局位线GBL2的控制电压V2(例如V2＝0V)，经由位线晶体管BLT2与位线BL2，提供至存储单元M的源极，作为源极电压Vs。此外，在位线晶体管BLT1施加10V电压使其导通，借此使得施加于全局位线GBL1的控制电压V1(例如V1＝5V)，经由位线晶体管BLT1与位线BL1，提供至存储单元M的漏极，作为漏极电压Vd。同时，在与存储单元M的栅极相连接的字线WL1施加例如是-10V的电压，以作为栅极电压Vg。借此，便可进行读取存储单元M的操作。应注意，本发明的范围并不限于以上所描述的特定电压。所属技术领域中普通技术人员可调整电压以达到抹除每一存储单元所需要的操作。
综上所述，本发明利用第一阶梯状接触窗/第二阶梯状接触窗以分别串接相邻两行存储单元的漏极/源极，可在不牺牲位线的电阻值与芯片面积的前提下，解决垂直式存储元件的内连线布局的问题。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改与修饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (10)
1.一种存储元件的制造方法，其特征在于，包括：
提供一基底，该基底包括多个第一区块与多个第二区块，该些第一区块与该些第二区块相互交替，每一第一区块包括两个第一区与一第二区，该第二区位于所述两个第一区之间；
在该些第一区块与该些第二区块上的该基底上形成多个堆叠结构，每一堆叠结构在一第一方向延伸，其包括：
一第一半导体层，位于部分该基底上；以及
一第二半导体层，位于该第一半导体层上方；
在每一第一区的该基底上形成多个字线，每一字线在一第二方向延伸，覆盖各该些堆叠结构的部分侧面与部分顶面，该第一方向与该第二方向不同；
在该些堆叠结构与该些字线之间形成一电荷储存层；
移除该些第二区块上的部分该些堆叠结构，以裸露出该些第一半导体层；
于该些第二区块中形成多个第一阶梯状接触窗，每一第一阶梯状接触窗的底面电性连接第i+1个堆叠结构与第i+2个堆叠结构的该些第一半导体层，且每一第一阶梯状接触窗的顶面的面积小于其底面的面积，其中i为奇数；
于该些第二区中形成多个第二阶梯状接触窗，每一梯状第二接触窗的底面电性连接第i个堆叠结构与该第i+1个堆叠结构的该些第二半导体层，且每一第二阶梯状接触窗的顶面的面积小于其底面的面积；以及
在该基底上形成相互交替的多个第一导线与多个第二导线，每一第一导线在该第一方向延伸，与该第i+1个堆叠结构与该第i+2个堆叠结构的该些第一半导体层电性连接的该些第一阶梯状接触窗的顶面电性连接，每一第二导线在该第一方向延伸，与该第i个堆叠结构与该第i+1个堆叠结构的该些第二半导体层电性连接的该些第二阶梯状接触窗的顶面电性连接。
2.根据权利要求1所述的存储元件的制造方法，其中于该些第二区块中形成该些第一阶梯状接触窗以及于该些第二区中形成该些第二阶梯状接触窗的步骤包括：
于该些第二区块中形成多个第一导体插塞，每一第一导体插塞电性连接该第i+1个堆叠结构与该第i+2个堆叠结构的该些第一半导体层，并于该些第二区中形成多个第二导体插塞，每一第二导体插塞电性连接该第i个堆叠结构与该第i+1个堆叠结构的该些第二半导体层；以及
于该些第一导体插塞上形成多个第三导体插塞，于该些第二导体插塞上形成多个第四导体插塞，其中该些第一导体插塞与该些第三导体插塞构成该些第一阶梯状接触窗，该些第二导体插塞与该些第四导体插塞构成该些第二阶梯状接触窗。
3.根据权利要求2所述的存储元件的制造方法，其特征在于，还包括：
在每一字线以及每一堆叠结构的侧面分别形成一间隙壁；
在移除该些第二区块上的部分该些堆叠结构之前，移除该些第二区块上的部分该些间隙壁；
在该基底上形成一衬层与一第一介电层；
移除部分该第一介电层与部分该衬层，以于该些第二区块中形成多个第一接触窗开口，每一第一接触窗开口裸露出该第i+1个堆叠结构与该第i+2个堆叠结构的该些第一半导体层，并于该些第二区中形成多个第二接触窗开口，每一第二接触窗开口裸露出该第i个堆叠结构与该第i+1个堆叠结构的该些第二半导体层；
于该些第一接触窗开口与该些第二接触窗开口中分别形成该些第一导体插塞与该些第二导体插塞；
在该基底上形成一第二介电层；
移除部分该第二介电层，以于该些第二区块中形成多个第三接触窗开口，每一第三接触窗开口位于该第i+1个堆叠结构与该第i+2个堆叠结构之间且裸露出所对应的该些第一导体插塞，并于该些第二区中形成多个第四接触窗开口，每一第四接触窗开口位于该第i个堆叠结构与该第i+1个堆叠结构之间，且裸露出的所对应的该些第二导体插塞；以及
于该些第三接触窗开口与该些第四接触窗开口中分别形成该些第三导体插塞与该些第四导体插塞。
4.根据权利要求1所述的存储元件的制造方法，其中每一第一导线位于该第i+1个堆叠结构与该第i+2个堆叠结构之间，每一第二导线位于该第i个堆叠结构与该第i+1个堆叠结构之间。
5.根据权利要求1所述的存储元件的制造方法，其中形成该些堆叠结构的步骤包括：
在该基底上形成该第一半导体层；
在该第一半导体层上形成一第一阻障层；
在该第一阻障层上形成一基体层；
在该基体层上形成一第二阻障层；
在该第二阻障层上形成该第二半导体层；以及
图案化该第二半导体层、该第二阻障层、该基体层、该第一阻障层以及该第一半导体层，以形成该些堆叠结构。
6.一种存储元件，其特征在于，包括：
一基底，该基底包括多个第一区块与多数第二区块，该些第一区块与该些第二区块相互交替，各该些第一区块包括两个第一区与一第二区，该第二区位于所述两个第一区之间；
多个堆叠结构，位于该基底上，其中每一堆叠结构在一第一方向延伸，每一堆叠结构包括：
一第一半导体层，位于该些第一区块与该些第二区块的部分该基底上方；以及
一第二半导体层，位于该些第一区块的部分该基底上方且位于该第一半导体层上方；
多个字线，位于每一第一区的该基底上，每一字线在一第二方向延伸，覆盖各该些堆叠结构的部分侧面与部分顶面，该第一方向与该第二方向不同；
一电荷储存层，位于该些堆叠结构与该些字线之间；
多个第一阶梯状接触窗，位于该些第二区块中，每一第一阶梯状接触窗的底面电性连接第i+1个堆叠结构与第i+2个堆叠结构的该些第一半导体层，且每一第一阶梯状接触窗的顶面的面积小于其底面的面积，其中i为奇数；
多个第二阶梯状接触窗，位于该些第二区中，每一梯状第二接触窗的底面电性连接第i个堆叠结构与该第i+1个堆叠结构的该些第二半导体层，且每一第二阶梯状接触窗的顶面的面积小于其底面的面积；以及
多个第一导线与多个第二导线，彼此相互交替，位于该基底上，每一第一导线在该第一方向延伸，与电性连接该第i+1个堆叠结构与该第i+2个堆叠结构的该些第一半导体层的该些第一阶梯状接触窗的顶面电性连接，每一第二导线在该第一方向延伸，与电性连接该第i个堆叠结构与该第i+1个堆叠结构的该些第二半导体层的该些第二阶梯状接触窗的顶面电性连接。
7.根据权利要求6所述的存储元件，其中：
该些第一阶梯状接触窗包括：
多个第一导体插塞，位于该些第二区块中，每一第一导体插塞电性连接该第i+1个堆叠结构与该第i+2个堆叠结构的该些第一半导体层；以及
多个第三导体插塞，位于该些第一导体插塞上，其中每一第三导体插塞的顶面的面积小于所对应的第一导体插塞的底面的面积；以及
该些第二阶梯状接触窗包括：
多个第二导体插塞，位于该些第二区中，每一第二导体插塞电性连接该第i个堆叠结构与该第i+1个堆叠结构的该些第二半导体层；以及
多个第四导体插塞，位于该些第二导体插塞上，其中每一第四导体插塞的顶面的面积小于所对应的第二导体插塞的底面的面积。
8.根据权利要求6所述的存储元件，其中每一第一导线的宽度小于任一所对应的该些第一导体插塞底面的宽度，每一第二导线的宽度小于任一所对应的该些第二导体插塞底面的宽度。
9.根据权利要求6所述的存储元件，其中每一第一导线位于该第i+1个堆叠结构与该第i+2个堆叠结构之间，每一第二导线位于该第i个堆叠结构与该第i+1个堆叠结构之间。
10.根据权利要求6所述的存储元件，其中每一堆叠结构包括：
一基体层，位于该些第一区块的该第一半导体层与该第二半导体层之间；
一第一阻障层，位于该基体层与该第一半导体层之间；以及
一第二阻障层，位于该基体层与该第二半导体层之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
| CN105990243A CN105990243A (zh) | 2016-10-05 |
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ID=57035592
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| Application Number | Title | Priority Date | Filing Date |
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| CN201510043023.5A Active CN105990243B (zh) | 2015-01-28 | 2015-01-28 | 存储元件及其制造方法 |
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| Country | Link |
|---|---|
| CN (1) | CN105990243B (zh) |
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|---|---|
| CN105990243A (zh) | 2016-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |