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CN105762131B - 封装结构及其制法 - Google Patents

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CN105762131B CN201410791267.7A CN201410791267A CN105762131B CN 105762131 B CN105762131 B CN 105762131B CN 201410791267 A CN201410791267 A CN 201410791267A CN 105762131 B CN105762131 B CN 105762131B
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Zhen Ding Technology Co Ltd
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Acer Qinhuangdao Ding Technology Co Ltd
Zhending Technology Co Ltd
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  • Structure Of Printed Boards (AREA)
  • Geometry (AREA)

Abstract

本发明涉及一种封装结构的制作方法，包括步骤：提供软板包括挠折区与叠合区，软板厚度方向依次包括第一导电线路层、第一介电层及与承载结构层，第一导电线路层具有位于挠折区远离叠合区一端的连接端子，承载结构层对应叠合区；在第一导电线路层上形成第二介电层及第二导电线路层及在承载结构层上形成第三介电层及第三导电线路层，第二导电线路层由第一导电孔与第一导电线路层电连接，第三导电线路层由第二导电孔与第一导电线路层电连接，第二介电层、第二导电线路层、第三介电层及第三导电线路层对应叠合区；在第二导电线路层上形成具开口的第一防焊层，部分第二导电线路层从第一防焊层露出形成第一电性接触垫。本发明还涉及一种封装结构。

Description

封装结构及其制法
技术领域
本发明涉及一种封装结构及其制法。
背景技术
封装结构一般包括封装基板及安装于封装基板上的芯片。目前，封装基板通常包括封装面及与封装面相背的电连接面。所述芯片封装在所述封装面。所述电连接面具有多个电性接触垫。所述封装结构通过电性连接垫实现与外部装置的电性连接。然而，由于所述多个电性连接垫处于同一平面，无法实现立体的、多方位的电性连接。
发明内容
有鉴于此，有必要提供一种克服上述问题的电路板及电路板的制作方法。
一种封装结构的制作方法，包括步骤：提供一个软性电路板包括相互连接的挠折区与叠合区，所述软性电路板厚度方向包括第一介电层及其相背两侧的第一导电线路层及承载结构层，所述第一导电线路层在所述挠折区远离所述叠合区的端部具有一个连接端子，所述承载结构层与所述叠合区对应；在所述第一导电线路层上形成第二介电层及第二导电线路层及在所述承载结构层上形成第三介电层及第三导电线路层，所述第二导电线路层通过第一导电孔与所述第一导电线路层电性连接，所述第三导电线路层通过第二导电孔与所述第一导电线路层电性连接，所述第二导电孔与所述承载结构层电绝缘，所述第二介电层、第二导电线路层、第三介电层及第三导电线路层均与所述叠合区对应；在所述第二导电线路层上形成具有开口的第一防焊层，部分所述第二导电线路层从所述第一防焊层露出形成第一电性接触垫。
一种封装结构包括软性电路板、第一增层结构、第二增层结构及第一防焊层。所述软性电路板包括挠折区及叠合区。所述软性电路板厚度方向包括第一介电层位于其相对两侧的第一导电线路层及承载结构层。所述第一导电线路层在所述挠折区远离叠合区的端部具有一个连接端子。所述承载结构层与所述叠合区对应。所述第一增层结构形成在所述第一导电线路层上且与所述叠合区对应。所述第一增层结构包括第二介电层及第二导电线路层。所述第二导电线路层通过第一导电孔与所述第一导电线路层电性连接。所述第二增层结构形成在所述承载结构层上。所述第二增层结构包括第三介电层及第三导电线路层。所述第三导电线路层通过第二导电孔与所述第一导电线路层电性连接。所述第一防焊层形成在所述第二导电线路层上。所述第一防焊层开设有开口，露出部分所述第二导电线路层形成第一电性接触垫。
相较于现有技术，本发明提供的封状结构包括软性电路板，所述软性电路板包括挠折区与叠合区，且所述挠折区远离叠合区的端部具有连接端子，通过所述连接端子与外部装置电性连接，可根据外部装置的具体位置对挠折区进行适当弯折，因此，可实现立体的多方位的电性连接。
附图说明
图1是本发明实施方式所提供的软性线路板的剖面示意图。
图2是本发明实施方式所提供的软性基板的剖面示意图。
图3是其他实施方式所提供的软性基板的剖面示意图。
图4是将图3中第一铜箔层制成第一导电线路层后的剖面示意图。
图5是其他实施方式所提供的承载结构层的剖面示意图。
图6是在图1的第一导电线路层及承载结构层分别形成第一覆盖层及第二覆盖层后的剖面示意图。
图7是本实施方式中在图6的第一覆盖层上形成第二介电层及第二导电线路层，以及在第二覆盖层上形成第三介电层及第三导电线路层后的剖面示意图。
图8是本实施方式中所提供的第一增层结构及第二增层结构的剖面示意图。
图9是将图8的第一增层结构及第二增层结构分别压合到图6的第一覆盖层及第二覆盖层后的剖面示意图。
图10是在图9的第二导电线路层及第二介电层中开设第一盲孔，以及在第三导电线路层及第三介电层开设第二盲孔后的剖面示意图。
图11是其他实施方式中在图6的第一覆盖层上形成第二介电层及第二导电线路层，以及在第二覆盖层上形成第三介电层及第三导电线路层后的剖面示意图。
图12是其他实施方式中在图6的第一覆盖层及第二覆盖层分别压合第二介电层及第三介电层后的剖面示意图。
图13是在图12的第二介电层及第三介电层分别开设第一盲孔及第二盲孔后的剖面示意图。
图14是在图13的第二介电层表面及第一盲孔孔壁形成第一电镀种子层，以及在第三介电层表面及第二盲孔的孔壁形成第二电镀种子层后的剖面示意图。
图15是在图14的第一电镀种子层上形成图案化的第一电镀阻挡层，及在第二电镀种子层上形成图案化的第二电镀阻挡层后的剖面示意图。
图16是在图15中从第一电镀阻挡层露出的第一电镀种子层上形成第一电镀层并电镀填满第一盲孔，及在从第二电镀阻挡层露出的第二电镀种子层上形成第二电镀层并电镀填满第二盲孔后的剖面示意图。
图17是在移除图16中的第一电镀阻挡层及被其覆盖的第一电镀种子层，以及移除第二电镀阻挡层及被其覆盖的第二电镀阻挡层后的剖面示意图。
图18是在图7的第二导电线路层上形成第一防焊层及在第三导电线路层形成第二防焊层后的剖面示意图。
图19是在图18的第二导电线路层侧安装芯片后的剖面示意图。
图20是本发明实施方式提供的封装结构的使用状态参考图。
主要元件符号说明
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合附图及实施方式对本发明提供的封装结构及封装结构的制作方法作进一步的详细说明。
本发明实施方式提供的封装结构100的制作方法，包括步骤：
第一步，请参阅图1，提供一个软性电路板10。
所述软性电路板10包括相互连接的挠折区11及叠合区12。所述软性电路板10在其厚度方向上包括第一介电层13及位于所述第一介电层13相背两侧的第一导电线路层14及承载结构层15。所述第一介电层13具有相背的第一表面131及第二表面132。所述第一导电线路层14位于所述第一表面131。所述第一导电线路层14包括位于所述挠折区11远离叠合区12一端的连接端子141。所述连接端子141用于电性连接第一外部装置。所述承载结构层15位于所述第二表面132。所述承载结构层15与所述叠合区12对应，且部分延伸至所述挠折区11。所述承载结构层15用于为所述叠合区12提供刚性支撑。所述承载结构层15开设有多个第一开口151。部分第一介电层13从所述第一开口151露出。
本实施方式中，所述软性电路板10可通过如下方式获得。
首先，请参阅图2，提供一个软性基板101。所述软性基板101包括相互连接的挠折区11及叠合区12。所述软性基板101为双面板。所述软性基板101在其厚度方向上包括第一介电层13及位于所述第一介电层13相背两侧的第一铜箔层140及承载层150。所述第一介电层13可由聚酰亚胺或聚酯等具一定挠折性的绝缘材料制成。所述第一介电层13具有相背的第一表面131及第二表面132。所述第一铜箔层140位于所述第一表面131。所述承载层150位于所述第二表面132。所述承载层150的厚度大于所述第一铜箔层140的厚度。
接着，请再次参阅图1，将所述第一铜箔层140通过影像转移及蚀刻工艺制成第一导电线路层14，并移除所述承载层150对应所述挠折区11的部分及在所述承载层150对应所述叠合区12的部分开设多个第一开口151，以将所述承载层150制成承载结构层15。
其他实施方式中，所述软性电路板10可通过如下方式获得。
首先，请参阅图3，提供一个软性基板102。所述软性基板102包括相互连接的挠折区11及叠合区12。所述软性基板102为单面板。所述软性基板102在其厚度方向上包括第一介电层13及位于其一侧的第一铜箔层140。所述第一介电层13可由聚酰亚胺或聚酯等具一定挠折性的绝缘材料制成。所述第一介电层13具有相背的第一表面131及第二表面132。所述第一铜箔层140位于所述第一表面131。
接着，请参阅图4，将所述第一铜箔层140通过影像转移及蚀刻工艺制成第一导电线路层14。
接着，请参阅图5，提供一个承载结构层15。所述承载结构层15开设有多个第一开口151。所述承载结构层15的形状大小与所述叠合区12的形状大小对应。
最后，请再次参阅图1，将所述承载结构层15贴附在所述叠合区12对应的第二表面132。
第二步，请参阅图6，在第一导电线路层14上形成第一覆盖层16及在承载结构层15上形成第二覆盖层17。
所述第一覆盖层16覆盖所述第一导电线路层14及从所述第一导电线路层14露出的第一介电层13。所述第一覆盖层16开设有第二开口161。所述连接端子141性所述第二开口161露出。所述第二覆盖层17覆盖所述承载结构层15，从所述第一开口151露出的第一介电层13及所述挠折区11的第一介电层13。所述第一覆盖层16及第二覆盖层17用于保护所述第一导电线路层14、所述第一介电层13及所述承载结构层15。
第三步，请参阅图7，在所述第一覆盖层16上形成第二介电层21及在第二介电层21上形成第二导电线路层22，所述第二导电线路层22通过第一导电孔211与所述第一导电线路层14电性连接；在第二覆盖层17上形成第三介电层31及在所述第三介电层31上形成第三导电线路层32，所述第三导电线路层32通过第二导电孔311与所述第一导电线路层14电性连接。所述第二介电层21及第三介电层31可采用聚酰亚胺或聚酯等柔性绝缘材料制成，也可为酚醛树脂、环氧树脂或玻璃纤维布等刚性绝缘材料制成。本实施方式中，所述第二介电层21及第三介电层31采用聚酰亚胺或聚酯等柔性绝缘材料制成。所述第二介电层21、第二导电线路层22、第三介电层31及第三导电线路层32均与所述叠合区12对应。所述第二导电孔311与所述第一开口151对应。本实施方式中，所述第二导电孔311位于所述承载结构层15部分的最大孔径小于所述第一开口151的口径，即，所述第二导电孔311未与所述承载结构层15接触，所述第二导电孔311与所述承载结构层15电绝缘。
本实施方式中，所述第二介电层21、第二导电线路层22、第三介电层31、第三导电线路层32可通过如下方式形成。
首先，请参阅图8，提供一个与所述叠合区12对应的第一增层结构20及一个与所述叠合区12对应给的第二增层结构30。所述第一增层结构20包括第二介电层21及位于第二介电层21一侧的第二导电线路层22。所述第二增层结构30包括第三介电层31及位于所述第三介电层31一侧的第三导电线路层32。
接着，请参阅图9，将所述第一增层结构20压合在所述叠合区12的第一覆盖层16上。所述第二介电层21位于所述第一覆盖层16及第二导电线路层22之间。将所述第二增层结构30压合在所述第二覆盖层17上。所述第二增层结构30与所述叠合区12对应。所述第三介电层31位于所述第二覆盖层17与所述第三导电线路层32之间。
接着，请参阅图10，在所述第二导电线路层22及第二介电层21中开设第一盲孔210。所述第一盲孔210贯穿所述第二导电线路层22，第二介电层21及所述第一覆盖层16。部分所述第一导电线路层14从所述第一盲孔210露出。在所述第三导电线路层32及第三介电层31中开设第二盲孔310。所述第二盲孔310与所述第一开口151对应。所述第二盲孔310贯穿所述第三导电线路层32、第三介电层31，第二覆盖层17及第一介电层13。部分所述第一导电线路层14从所述第二盲孔中露出。所述第二盲孔310位于所述承载结构层15部分的孔径小于所述第一开口151的口径。
最后，请再次参阅图7，电镀填满所述第一盲孔210形成第一导电孔211，及电镀填满所述第二盲孔310形成第二导电孔311。
请参阅图11，其他实施方式中，所述第二导电线路层22包括第一电镀种子层221及第一电镀层222，所述第三导电线路层32包括第二电镀种子层321及第二电镀层322。此时，所述第二介电层21、第二导电线路层22、第三介电层31、第三导电线路层32可通过如下方式形成。
首先，请参阅图12，在所述第一覆盖层16上压合第二介电层21，在所述第二覆盖层17上压合第三介电层31。所述第二介电层21覆盖所述第一覆盖层16及从所述第一覆盖层露出的连接端子141。所述第三介电层31覆盖所述第二覆盖层17。
接着，请参阅图13，在所述第二介电层21中开设第一盲孔210。所述第一盲孔210贯穿所述第二介电层21及第一覆盖层16。部分所述第一导电线路层14从所述第一盲孔210露出。在所述第三介电层31中开设第二盲孔310。所述第二盲孔310与所述第一开口151对应。所述第二盲孔310贯穿所述第三介电层31，第二覆盖层17及第一介电层13。部分所述第一导电线路层14从所述第二盲孔310露出。所述第二盲孔310位于所述承载结构层15部分的最大孔径小于所述第一开口151的口径。
接着，请参阅图14，在所述第二介电层21的表面，所述第一盲孔210的孔壁及从第一盲孔210露出的部分第一导电线路层14上形成一层第一电镀种子层221。在所述第三介电层31的表面，所述第二盲孔310的孔壁及所述第二盲孔310露出的部分第一导电线路层14上形成一层第二电镀种子层321。
接着，请参阅图15，在所述第一电镀种子层221的表面上形成图案化的第一电镀阻挡层23。所述第一电镀阻挡层23的图形与预形成的第二导电线路层22的图形互补，且所述第一电镀阻挡层23完全覆盖所述挠折区11对应的第二介电层21及第一电镀种子层221。所述第一盲孔210从所述第一电镀阻挡层23露出。在所述第二电镀种子层321的表面上形成图案化的第二电镀阻挡层33。所述第二电镀阻挡层33的图形与预形成的第三导电线路层32的图形互补，且所述第二电镀阻挡层33完全覆盖挠折区11对应的第三介电层31及第二电镀种子层321。所述第二盲孔310从所述第二电镀阻挡层33露出。
接着，请参阅图16，在从所述第一电镀阻挡层23露出的第一电镀种子层221上电镀形成第一电镀层222，并电镀填满所述第一盲孔210形成第一导电孔211，及在从所述第二电镀阻挡层33露出的第二电镀种子层321上电镀形成第二电镀层322，并电镀填满所述第二盲孔310形成第二导电孔311。
接着，请参阅图17，移除所述第一电镀阻挡层23及被其覆盖的第一电镀种子层221，以得到所述第二导电线路层22，以及移除第二电镀阻挡层33及被其覆盖的第二电镀种子层321，以得到所述第三导电线路层32。所述第二导电线路层22及所述第三导电线路层32均与所述叠合区12对应。
最后，请再次参阅图11，通过捞型或者激光切割的方式移除与所述挠折区11对应的第二介电层21、第一覆盖层16、第三介电层31及第二覆盖层17。
第四步，请参阅图18，在所述第二导电线路层22上形成第一防焊层40及在所述第三导电线路层32上形成第二防焊层50。
所述第一防焊层40及所述第二防焊层50与所述叠合区12对应。所述第一防焊层40覆盖所述第二导电线路层22及从所述第二导电线路层22露出的第二介电层21。所述第一防焊层40开设有多个第三开口41。部分所述第二导电线路层22从所述第三开口41露出，以形成多个第一电性接触垫24。所述第一电性接触垫24用于电性连接外部芯片。所述第二防焊层50覆盖所述第三导电线路层32及从所述第三导电线路层32露出的第三介电层31。所述第二防焊层50开设有多个第四开口51。部分所述第三导电线路层32从所述第四开口51露出，以形成多个第二电性接触垫34。所述第二电性接触垫34用于电性连接第二外部装置。
第五步，请参阅图19，在所述第二导电线路层22侧安装芯片60。
所述芯片60可为逻辑芯片或记忆芯片。所述芯片60具有多个电极垫61。每个所述电极垫61通过一个焊球70与一个第一电性接触垫24对应电性连接。本实施方式中，为进一步使所述芯片60固接在所述第二导电线路层22侧，所述芯片60与所述第一防焊层40之间，每个所述焊球70及每个所述第一电性接触垫24之间填充有底胶80。
本实施方式中，在所述第二导电线路层22侧安装芯片60可通过如下方式进行。
首先，在每个所述第一电性接触垫24上形成一个焊球70，所述焊球70凸出于所述第一防焊层40的表面。
接着，将所述芯片60的电极垫61与所述焊球70一一对应电性连接。
最后，在所述芯片60与所述第一防焊层之间填充底胶80。
可以理解的是，在形成第一防焊层40及第二防焊层50之前，可在所述第二导电线路层22及第三导电线路层32上形成更多的介电层及导电线路层，所述导电线路层通过介电层中的导电孔与所述第二导电线路层22及第三导电线路层32电性连接。
可以理解的是，其他实施方式中，为实现量产，提高生产效率，第一步可为提供一个电路板包括多个产品区及围绕所述产品区的废料区，每个产品区均具有与所述软性电路板10相同的结构，同时在每个产品区进行上述第二步及第三步，在形成防焊层后，沿所述产品区与废料区的边界切割形成多个封装基板。
请一并参阅图19及图20，本实施方式还提供一种封装结构100，包括软性电路板10，第一增层结构20，第二增层结构30，第一防焊层40及第二防焊层50。
所述软性电路板10包括挠折区11及与所述挠折区11相连的叠合区12。所述软性电路板10厚度方向包括第一介电层13及位于所述第一介电层13相背两侧的第一导电线路层14及承载结构层15。所述承载结构层15的厚度大于所述第一导电线路层14的厚度。所述第一介电层13包括相背的第一表面131及第二表面132。所述第一导电线路层14位于所述第一表面131。所述第一导电线路层14从所述叠合区12延伸至挠折区11。所述第一导电线路层14包括一个连接端子141。所述连接端子141位于所述挠折区11远离所述叠合区12的端部。所述连接端子141用于电性连接第一外部装置200。所述承载结构层15位于所述第二表面132。所述承载结构层15与所述叠合区12对应。所述承载结构层15用于为所述叠合区12提供刚性支撑。所述承载结构层15开设有多个第一开口151。部分所述第一介电层13从所述第一开口151露出。所述软性电路板10还包括第一覆盖层16及第二覆盖层17。所述第一覆盖层16覆盖所述第一导电线路层14及从所述第一导电线路层14露出第一介电层13。所述第一覆盖层开设有第二开口161。所述连接端子141从所述第二开口161露出。所述第二覆盖层17覆盖所述承载结构层15，从所述第一开口151露出的第一介电层13及所述挠折区11对应的第一介电层13。
所述第一增层结构20位于所述第一覆盖层16上，且与所述叠合区12对应。所述第一增层结构包括第二介电层21及第二导电线路层22。所述第二介电层21可采用聚酰亚胺或聚酯等柔性绝缘材料制成，也可为酚醛树脂、环氧树脂或玻璃纤维布等刚性绝缘材料制成。本实施方式中，所述第二介电层21采用聚酰亚胺或聚酯等柔性绝缘材料制成。所述第二导电线路层22通过第一导电孔211与所述第一导电线路层14电性连接。所述第一导电孔211贯穿所述第二介电层21及第一覆盖层16。
所述第二增层结构30位于所述第二覆盖层17上，且与所述叠合区12对应。所述第二增层结构30包括第三介电层31及第三导电线路层32。所述第三介电层31可采用聚酰亚胺或聚酯等柔性绝缘材料制成，也可为酚醛树脂、环氧树脂或玻璃纤维布等刚性绝缘材料制成。本实施方式中，所述第三介电层31采用聚酰亚胺或聚酯等柔性绝缘材料制成。所述第三导电线路层32通过第二导电孔311与所述第一导电线路层14电性连接。所述第二导电孔311与所述第一开口151对应。所述第二导电孔311贯穿所述第三介电层31，第二覆盖层17及第一介电层13。所述第二导电孔311位于所述承载结构层15部分的最大直径小于所述第一开口151的口径，即，所述第二导电孔311与所述承载结构层15不接触。
所述第一防焊层40覆盖所述第二导电线路层22。所述第一防焊层40开设有多个第三开口41。部分所述第二导电线路层22从所述第三开口41露出形成第一电性接触垫24。所述第一电性接触垫24用于电性连接芯片。
所述第二防焊层50覆盖所述第三导电线路层32。所述第二防焊层50开设有多个第四开口51。部分所述第三导电线路层32从所述第四开口51露出形成第二电性接触垫34。所述第二电性接触垫34用于电性连接第二外部装置300。
所述封装结构100还包括芯片60。所述芯片60安装在第一防焊层40上。所述芯片60具有多个电极垫61。每个所述电极垫61通过一个焊球70与一个第一电性接触垫24对应电性连接。本实施方式中，为进一步使所述芯片60固接在所述第二导电线路层22侧，所述芯片60与所述第一防焊层40之间，每个所述焊球70及每个所述第一电性接触垫24之间填充有底胶80。
可以理解的是，所述封装结构100还可包括更多的增层结构。每一所述增层结构均包括一个介电层及一个导电线路层。所述增层结构位于所述第一增层结构20与所述第一防焊层40之间或位于所述第二增层结构30与所述第二防焊层50之间。
相较于现有技术，本发明提供的封状结构包括软性电路板，所述软性电路板包括挠折区与叠合区，且所述挠折区远离叠合区的端部具有连接端子，通过所述连接端子与外部装置电性连接，可根据第一外部装置的具体位置对挠折区进行适当弯折(参图20)，因此，可实现立体的、多方位的电性连接。
可以理解的是，对于本领域的普通技术人员来说，可以根据本技术方案的技术构思做出其它各种相应的改变与变形，而所有这些改变与变形都应属于本技术方案权利要求的保护范围。

Claims (14)

1.一种封装结构的制作方法，包括步骤：
提供一个软性电路板包括相互连接的挠折区与叠合区，所述软性电路板厚度方向包括第一介电层及其相背两侧的第一导电线路层及承载结构层，所述第一导电线路层在所述挠折区远离所述叠合区的端部具有一个连接端子，所述承载结构层与所述叠合区对应；
在所述第一导电线路层上形成第二介电层及第二导电线路层及在所述承载结构层上形成第三介电层及第三导电线路层，所述第二导电线路层通过第一导电孔与所述第一导电线路层电性连接，所述第三导电线路层通过第二导电孔与所述第一导电线路层电性连接，所述第二导电孔与所述承载结构层电绝缘，所述第二介电层、第二导电线路层、第三介电层及第三导电线路层均与所述叠合区对应；
在所述第二导电线路层上形成具有开口的第一防焊层，部分所述第二导电线路层从所述第一防焊层露出形成第一电性接触垫。
2.如权利要求1所述的封装结构的制作方法，其特征在于，还包括在所述第三导电线路层上形成具有开口的第二防焊层，部分所述第三导电线路层从所述第二防焊层露出形成第二电性接触垫。
3.如权利要求1所述的封装结构的制作方法，其特征在于，还包括在所述第一防焊层上安装芯片，所述芯片具有多个与所述第一电性接触垫一一对应电性连接的电极垫。
4.如权利要求1所述的封装结构的制作方法，其特征在于，在所述第一导电线路层上形成第二介电层及第二导电线路层及在所述承载结构层上形成第三介电层及第三导电线路层之前，还包括在所述第一导电线路层上形成具有开口的第一覆盖层及在所述承载结构层上形成第二覆盖层，所述连接端子从所述第一覆盖层露出，所述第二覆盖层覆盖所述承载结构层及所述挠折区对应的第一介电层。
5.如权利要求1所述的封装结构的制作方法，其特征在于，所述软性电路板通过如下方式形成：
首先，提供一个软性基板，所述软性基板包括挠折区及叠合区，所述软性基板厚度方向包括第一介电层及位于所述第一介电层相对两侧的第一铜箔层及承载层；
接着，将所述第一铜箔层制成第一导电线路层及将所述承载层制成承载结构层，所述第一导电线路层在所述挠折区远离叠合区的端部具有一个连接端子，所述承载结构层与所述叠合区对应。
6.如权利要求1所述的封装结构的制作方法，其特征在于，所述软性电路板通过如下方式形成：
首先，提供一个软性基板，所述软性基板包括挠折区及叠合区，所述软性基板厚度方向包括第一介电层及位于所述第一介电层一侧的第一铜箔层；
接着，将所述第一铜箔层通过影像转移及蚀刻工艺制成第一导电线路层，所述第一导电线路层在所述挠折区远离叠合区的端部具有一个连接端子；
接着，提供一个与所述叠合区对应的承载结构层；
最后，将所述承载结构层压合在所述第一介电层与第一导电线路层相背的一侧，且所述承载结构层位于所述叠合区。
7.如权利要求1所述的封装结构的制作方法，其特征在于，在所述第一导电线路层上形成第二介电层及第二导电线路层及在所述承载结构层上形成第三介电层及第三导电线路层通过如下方式进行：
首先，在所述第一导电线路层上压合第二介电层及第二导电线路层，以及在所述承载结构层上压合第三介电层及第三导电线路层，所述第二介电层、第二导电线路层、第三介电层及第三导电线路层均与所述叠合区对应；
接着，在所述第二介电层及第二导电线路层开设第一盲孔及在所述第三介电层及第三导电线路开设第二盲孔，所述第一盲孔贯穿所述第二介电层及第二导电线路层，部分所述第一导电线路层从所述第一盲孔露出，所述第二盲孔贯穿所述第三导电线路层、第三介电层、承载结构层及第一介电层，部分所述第一导电线路层从所述第二盲孔露出；
接着，电镀填满所述第一盲孔形成第一导电孔及电镀填满第二盲孔形成第二导电孔，所述第二导电线路层通过所述第一导电孔与所述第一导电线路层电性连接，所述第三导电线路层通过所述第二导电孔与所述第一导电线路层电性连接。
8.如权利要求1所述的封装结构的制作方法，其特征在于，在所述第一导电线路层上形成第二介电层及第二导电线路层及在所述承载结构层上形成第三介电层及第三导电线路层通过如下方式进行：
首先，在所述第一导电线路层上压合第二介电层及在所述承载结构层上压合第三介电层，所述第二介电层覆盖所述第一导电线路层及从所述第一导电线路层露出的第一介电层，所述第三介电层覆盖所述承载结构层，从所述承载结构层露出的第一介电层及所述挠折区的对应的第一介电层；
接着，在所述第二介电层开设第一盲孔及在所述第三介电层开设第二盲孔，所述第一盲孔贯穿所述第二介电层部分所述第一导电线路层从所述第一盲孔露出，所述第二盲孔贯穿所述第三介电层、承载结构层及第一介电层，部分所述第一导电线路层从所述第二盲孔露出；
接着，在所述第二介电层表面及第一盲孔的孔壁形成第一电镀种子层，在所述第三介电层表面及第三盲孔的孔壁形成第二电镀种子层；
接着，在所述第一电镀种子层的表面形成图案化的第一电镀阻挡层及在所述第二电镀种子层的表面形成图案化的第二电镀阻挡层，所述第一盲孔从所述第一电镀阻挡层露出，所述第二盲孔从所述第二电镀阻挡层露出；
接着，电镀形成第二导电线路层、第一导电孔、第三导电线路层及第二导电孔；
接着，移除所述第一电镀阻挡层及被所述第一电镀阻挡层覆盖的第一电镀种子层，以及移除第二电镀阻挡层被所述第二电镀阻挡层覆盖的第二电镀种子层；
最后，移除与所述挠折区对应的第二介电层及第三介电层。
9.一种封装结构，包括：软性电路板、第一增层结构、第二增层结构及第一防焊层，所述软性电路板包括挠折区及叠合区；所述软性电路板厚度方向包括第一介电层以及位于其相对两侧的第一导电线路层及承载结构层，所述第一导电线路层在所述挠折区远离叠合区的端部具有一个连接端子，所述承载结构层与所述叠合区对应，所述第一增层结构形成在所述第一导电线路层之上且与所述叠合区对应，所述第一增层结构包括第二介电层及第二导电线路层，所述第二导电线路层通过第一导电孔与所述第一导电线路层电性连接，所述第二增层结构形成在所述承载结构层上，且与所述叠合区对应，所述第二增层结构包括第三介电层及第三导电线路层，所述第三导电线路层通过第二导电孔与所述第一导电线路层电性连接，所述第一防焊层形成所述第二导电线路层上，所述第一防焊层开设有开口，露出部分所述第二导电线路层形成第一电性接触垫。
10.如权利要求9所述的封装结构，其特征在于，所述封装结构还包括开设有开口的第二防焊层，所述第二防焊层形成在所述第三导电线路层上，部分所述第三导电线路层从所述第二防焊层露出形成第二电性接触垫。
11.如权利要求9所述的封装结构，其特征在于，所述封装结构还包括第一覆盖层及第二覆盖层，所述第一覆盖层形成在所述第一导电线路层的表面，所述第一增层结构形成在所述第一覆盖层的表面，所述第一覆盖层开设有开口，所述连接端子从所述第一覆盖层露出；所述第二覆盖层覆盖所述承载结构层、从所述承载结构层露出的第一介电层及所述挠折区的对应的第一介电层。
12.如权利要求9所述的封装结构，其特征在于，所述承载结构层的厚度大于所述第一导电线路层的厚度。
13.如权利要求9所述的封装结构，其特征在于，所述承载结构层开设有第一开口，所述第二导电孔与所述第一开口对应，所述第二导电孔位于所述承载结构层部分的最大孔径小于所述第一开口的口径。
14.如权利要求9所述的封装结构，其特征在于，所述第一介电层采用具有挠折性的绝缘材料制成。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102415324B1 (ko) 2015-05-04 2022-06-30 삼성디스플레이 주식회사 표시 장치
US10332757B2 (en) * 2017-11-28 2019-06-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package having a multi-portion connection element
CN214101885U (zh) * 2018-05-28 2021-08-31 株式会社村田制作所 树脂多层基板以及电子设备
CN110875156A (zh) * 2018-08-30 2020-03-10 群光电子股份有限公司 薄膜开关装置及键盘装置
CN113395843B (zh) * 2020-03-13 2022-11-15 宏启胜精密电子(秦皇岛)有限公司 具有断差的电路板及电路板的制造方法
JP7539820B2 (ja) * 2020-11-16 2024-08-26 新光電気工業株式会社 配線基板及び半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1744795A (zh) * 2004-08-31 2006-03-08 索尼株式会社 电路器件及其制造方法
CN201150132Y (zh) * 2007-12-29 2008-11-12 东莞泉声电子有限公司 Pcb软性板一体封装的硅麦克风
CN103477505A (zh) * 2011-01-05 2013-12-25 汤姆逊许可公司 包括通过具有受控阻抗的柔性电路互连的pcb的电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6884653B2 (en) * 2001-03-21 2005-04-26 Micron Technology, Inc. Folded interposer
JP4222885B2 (ja) * 2003-06-04 2009-02-12 日東電工株式会社 配線回路基板
JP2005217022A (ja) * 2004-01-28 2005-08-11 Sharp Corp フレキシブル基板とその接続方法とその接続構造
CN104103531A (zh) * 2013-04-09 2014-10-15 宏启胜精密电子(秦皇岛)有限公司 封装结构及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1744795A (zh) * 2004-08-31 2006-03-08 索尼株式会社 电路器件及其制造方法
CN201150132Y (zh) * 2007-12-29 2008-11-12 东莞泉声电子有限公司 Pcb软性板一体封装的硅麦克风
CN103477505A (zh) * 2011-01-05 2013-12-25 汤姆逊许可公司 包括通过具有受控阻抗的柔性电路互连的pcb的电子设备

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