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CN105655368B - 一种三维堆叠相变存储阵列器件及其制备方法 - Google Patents

一种三维堆叠相变存储阵列器件及其制备方法 Download PDF

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CN105655368B
CN105655368B CN201610028134.3A CN201610028134A CN105655368B CN 105655368 B CN105655368 B CN 105655368B CN 201610028134 A CN201610028134 A CN 201610028134A CN 105655368 B CN105655368 B CN 105655368B
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Abstract

本发明提供一种三维堆叠相变存储阵列器件及其制备方法，所述三维堆叠相变存储阵列器件中，无结型晶体管的栅极采用控制栅极的阶梯式引出方式，形成SSL控制端，WL、BL和SSL的交界点处有一个相变存储单元，实现对每一个存储位点的读、写、擦操作。此外，栅极导电材料与绝缘介质层所构成的堆叠结构横跨在相邻的两个钨塞之上，实现了相变材料层的共用，最大程度地降低工艺成本，提升存储密度。本发明的三维堆叠相变存储阵列器件的制备方法与传统CMOS工艺兼容，无结型晶体管和相变单元的形成均为低温工艺，其热处理制程不会对外围电路造成性能漂移，并且无结型晶体管的沟道采用无浓度梯度重掺杂多晶硅材料，有效地避免了离子注入等掺杂工艺引入的额外光罩。

Description

一种三维堆叠相变存储阵列器件及其制备方法
技术领域
本发明属于集成电路制造领域，涉及一种三维堆叠相变存储阵列器件及其制备方法。
背景技术
半导体存储技术是一种不断更新、进步的技术。开发新型半导体存储技术，设计高密度的存储架构是解决现有存储器产品不足之处的有效途径。伴随着半导体工艺节点的逐步缩小，器件尺寸将到达其物理极限，对于高密度海量存储具有一定挑战性。因此，器件设计者已经开始三维可堆叠型存储器结构的研发工作，以达到每个存储位具有更高的存储容量、高可靠性、低工艺成本以及与CMOS工艺兼容性等要求。
正如著名半导体公司IBM声称，相变随机存储器(Phase-change Random AccessMemory，PCRAM)是一种最有潜力在半导体存储器市场中替代NAND闪存而将成为存储器市场上的主流产品。PCRAM具有两个稳定的相态，即：非晶态(高电阻率)和晶态(低电阻率)，通过电脉冲操作，在相变存储单元中实现“0”和“1”的存储。由于其写操作速度与闪存技术相当，较低的静态漏电流，快速读取，易实现高密度存储以及可微缩性等优势，被业界广泛看好。
相变存储器作为高密度存储技术是国际上的研究热点。在过去的十多年中，三星、海力士、旺宏、IBM、美光及英特尔等公司先后开发了多种工艺、多种结构、不同容量的PCRAM芯片，并且它们多以平面器件工艺为主。驱动器件(T/D)加相变单元(R)是PCRAM器件的核心，相比较于场效应晶体管(MOSFET)和双极型晶体管(BJT)而言，竖直的二极管(D)在版图上所占的面积小，有利于高密度工艺集成。1D1R(1个二极管和1个可逆相变电阻)是实现高密度存储阵列的最佳途径。正向驱动能力强、漏电流与串扰电流小、高密度的二极管阵列是实现海量存储的前提。最具有代表性的是Samsung公司(M.J.Kang等人在2011年IEDM会议上发表)宣布开发20nm技术节点下4F2的PCRAM阵列器件，相变材料被限定狭小的区域内，在沿阵列的字线方向相变材料的高度为30nm，宽度仅为7.5nm；沿位线方向相变材料的长度为22nm。但是，其驱动二极管阵列采用选择性外延技术，制造成本很高，并且该制备工艺在CMOS工艺之后完成，其不可避免的热处理过程会造成40nm CMOS器件的电学性能漂移，降低40nm CMOS逻辑电路的产品良率，该技术不适应于40nm标准CMOS工艺下嵌入式PCRAM芯片的应用设计。针对以上问题，中科院微系统与信息技术研究所开发出了基于双沟道隔离的外延二极管阵列的器件结构和制备工艺(参考中国专利，“双浅沟道隔离的外延二极管阵列的制备方法”，申请号：201010289920.1)，该技术采用主流的CMOS制造工艺，在衬底上形成重掺杂的第一导电类型区域，采用硅外延技术生长外延层，然后通过蚀刻工艺形成二极管阵列字线间的深沟道隔离和垂直于深沟道方向的浅沟道形成位线间隔离，高深宽比的绝缘层分别填充在深沟道和浅沟道中。最后，经过离子注入工艺，在深、浅沟道隔离所围成的有源区域形成第二导电类型区域，构成二极管驱动阵列。
随着光刻工艺技术的进一步发展，40nm及以下工艺节点中研发高密度二极管驱动阵列面临巨大的挑战，如：二极管阵列中相邻位线/相邻字线间的串扰，具有高深宽比隔离沟槽的刻蚀与填充工艺，二极管正向驱动电流和反向截止电流的一致性等。在平面工艺中，PCRAM存储阵列密度提升空间有限，那么通过三维立体结构提升PCRAM的存储密度将成为实现海量存储的高效、低成本途径。三维堆叠结构已经应用于其他存储技术中。2003年VLSI会议上，Andrew J.Walker等人的“3D TF-SONOS Meomory Cell for Ultra-High DensityFile Storage Applications”首次公布了TFT-SONOS非易失性存储器的成功制备，循环次数高达106，存储数据在85℃下可保存10年；2006年IEDM会议，Lai等人发表“A Multi-layerStackable Thin-Film Transistor(TFT)NAND-Type Flash Memory”，宣布三维堆叠结构在NAND闪存中的应用；2010年VLSI会议上，Hang-Ting Lue(旺宏电子)等人，发表了“A HighlyScalable 8-Layer 3D Vertical-Gate(VG)TFT NAND Flash Using Junction-freeBuried Channel BE-SONOS Device”，成功制备了8层NAND存储阵列，所描述的结构包括多栅极结构的MOSFET串联在一起，其中漏极位线(BL)、栅极字线(WL)和层控制端SSL相互垂直构成了三维立体结构，三者的交集点产生一个存储位点。并且，所述MOSFET采用均一掺杂的Junctionless晶体管，有效的避免了离子注入工艺等步骤，因此降低工艺成本。
对于PCRAM而言，在三维立体结构中实现多层存储阵列的堆叠同样可以有效的提升存储容量并降低工艺成本。
因此，如何提供一种三维堆叠相变存储阵列器件及其制备方法，以降低PCRAM制造成本并提高存储容量及存储密度，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维堆叠相变存储阵列器件及其制备方法，用于解决现有技术中三维PCRAM结构制造成本较高，高密度存储架构可靠性低的问题。
为实现上述目的及其他相关目的，本发明提供一种三维堆叠相变存储阵列器件的制备方法，包括如下步骤：
提供一驱动阵列；所述驱动阵列包括若干分立设置的驱动单元，所述驱动单元顶部连接有第一导电柱；
在所述驱动阵列上方形成若干平行于字线方向的多层栅条状结构；所述多层栅条状结构包括至少两层栅极材料层，相邻两层栅极材料层之间通过绝缘材料层隔离，且顶层栅极材料层上表面及底层栅极材料层下表面均形成有绝缘材料层；所述多层栅条状结构沿字线方向的末端为阶梯式，暴露出每一层栅极材料层；所述多层栅条状结构底部与所述第一导电柱顶部连接，且每条所述多层栅条状结构横跨两列沿字线方向排列的所述第一导电柱；
形成若干分立的相变叠层结构，所述相变叠层结构从顶部及侧壁包围所述多层栅条状结构的一段；所述相变叠层结构由内而外依次包括形成于所述多层栅条状结构侧壁的一对栅氧化层、包围所述多层栅条状结构顶部及侧壁的沟道材料层、相变材料层及保护介质层；所述沟道材料层底端连接至所述第一导电柱，且每个所述相变叠层结构横跨两列沿位线方向排列的所述第一导电柱；
在所述相变叠层结构上形成与所述沟道材料层连接的第二导电柱，并形成若干连接多个所述第二导电柱的位线；在所述多层栅条状结构末端暴露的每一层栅极材料层上分别形成第三导电柱，并形成连接多个所述第三导电柱的层控制端金属线，每一层栅极材料层分别对应至少一条所述层控制端金属线。
可选地，形成多层栅条状结构包括如下步骤：
形成覆盖多个所述第一导电柱上表面的多层薄膜结构，所述多层薄膜结构包括至少两层栅极材料层，相邻两层栅极材料层之间通过绝缘材料层隔离，且顶层栅极材料层上表面及底层栅极材料层下表面均形成有绝缘材料层；
沿字线方向刻蚀所述多层薄膜结构的末端，形成阶梯式结构，暴露出每一层所述栅极材料层；
形成若干平行于字线方向且贯穿所述多层薄膜结构的第一沟槽，将所述多层薄膜结构分割为若干多层栅条状结构；所述第一沟槽横跨两列沿字线方向排列的所述第一导电柱，且所述第一沟槽的宽度小于两列第一导电柱外端之间的距离。
可选地，形成所述相变叠层结构包括如下步骤：
形成覆盖所述多层栅条状结构的栅氧化层，并刻蚀掉所述多层栅条状结构底部周围及顶部的栅氧化层；
依次形成覆盖所述多层栅条状结构的沟道材料层、相变材料层及保护介质层；
刻蚀掉位于所述第一沟槽底部的所述沟道材料层、相变材料层及保护介质层；
形成填充满所述第一沟槽的绝缘介质层并平坦化；
以所述栅氧化层为刻蚀停止层刻蚀所述沟道材料层、相变材料层及保护介质层，得到若干与所述第一沟槽垂直的第二沟槽；所述第二沟槽横跨两列沿位线方向排列的所述第一导电柱。
可选地，所述沟道材料层包括N型重掺杂多晶硅薄膜。
可选地，形成所述沟道材料层后，还包括在氮气气氛中处理，使所述沟道材料层表面形成氮化硅障壁层的步骤。
可选地，所述第二导电柱的横截面积大于所述第一导电柱的横截面积。
可选地，所述相变材料层包括Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te材料中的至少一种。
可选地，所述沟道材料层的厚度范围是0.005-0.01微米，所述相变材料层的厚度范围是0.015-0.03微米，所述保护介质层的厚度范围是0.015-0.02微米。
可选地，所述驱动单元包括二极管、场效应晶体管及双极型晶体管中的至少一种。
可选地，所述驱动阵列采用双浅沟道隔离外延二极管阵列结构，所述双浅沟道隔离外延二极管阵列结构包括：
衬底；
通过离子注入形成于所述衬底中的漏电保护层及字线埋层；所述漏电保护层连接于所述字线埋层的下表面；
形成于所述字线埋层上的外延层；
上下贯穿所述外延层及所述字线埋层且深至所述漏电保护层的第三沟道；所述第三沟道使得所述字线埋层被划分为条状；
垂直于所述第三沟道且上下贯穿所述外延层的第四沟道；所述第三沟道及所述第四沟道将所述外延层划分为若干隔离区；同一条字线埋线两端的隔离区作为字线引出区，剩余的隔离区作为二极管阵列单元区。
本发明还提供一种三维堆叠相变存储阵列器件，包括：
驱动阵列；所述驱动阵列包括若干分立设置的驱动单元，所述驱动单元顶部连接有第一导电柱；
形成于所述驱动阵列上方且平行于字线方向的若干多层栅条状结构；所述多层栅条状结构包括至少两层栅极材料层，相邻两层栅极材料层之间通过绝缘材料层隔离，且顶层栅极材料层上表面及底层栅极材料层下表面均形成有绝缘材料层；所述多层栅条状结构沿字线方向的末端为阶梯式，暴露出每一层栅极材料层；所述多层栅条状结构底部与所述第一导电柱顶部连接，且每条所述多层栅条状结构横跨两列沿字线方向排列的所述第一导电柱；
若干分立的相变叠层结构；所述相变叠层结构从顶部及侧壁包围所述多层栅条状结构的一段；所述相变叠层结构由内而外依次包括形成于所述多层栅条状结构侧壁的一对栅氧化层、包围所述多层栅条状结构顶部及侧壁的沟道材料层、相变材料层及保护介质层；所述沟道材料层底端连接至所述第一导电柱，且每个所述相变叠层结构横跨两列沿位线方向排列的所述第一导电柱；
若干第二导电柱；所述第二导电柱形成于所述相变叠层结构上且与所述沟道材料层连接；
若干位线；所述位线连接多个所述第二导电柱；
若干第三导电柱；所述多层栅条状结构末端暴露的每一层栅极材料层上均形成有所述第三导电柱；
若干层控制端金属线；所述层控制端金属线连接多个所述第三导电柱，且每一层栅极材料层分别对应至少一条所述层控制端金属线。
可选地，所述沟道材料层包括N型重掺杂多晶硅薄膜。
可选地，所述沟道材料层表面还形成氮化硅障壁层。
可选地，所述相变材料层包括Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te材料中的至少一种。
可选地，所述驱动单元包括二极管、场效应晶体管及双极型晶体管中的至少一种。
可选地，所述驱动阵列采用双浅沟道隔离外延二极管阵列结构，所述双浅沟道隔离外延二极管阵列结构包括：
衬底；
通过离子注入形成于所述衬底中的漏电保护层及字线埋层；所述漏电保护层连接于所述字线埋层的下表面；
形成于所述字线埋层上的外延层；
上下贯穿所述外延层及所述字线埋层且深至所述漏电保护层的第三沟道；所述第三沟道使得所述字线埋层被划分为条状；
垂直于所述第三沟道且上下贯穿所述外延层的第四沟道；所述第三沟道及所述第四沟道将所述外延层划分为若干隔离区；同一条字线埋线两端的隔离区作为字线引出区，剩余的隔离区作为二极管阵列单元区。
如上所述，本发明的一种三维堆叠相变存储阵列器件及其制备方法，具有以下有益效果：本发明的三维堆叠相变存储阵列器件的制备方法在驱动阵列上形成相变单元的三维堆叠结构，并采用无结型晶体管作为层控制端(SSL)，该制备方法与传统CMOS工艺兼容，其中，无结型晶体管和相变单元的形成均为低温工艺，其热处理制程不会对外围电路造成性能漂移，并且无结型晶体管的沟道采用无浓度梯度的N+型多晶硅材料，有效地避免了离子注入等掺杂工艺引入的额外光罩。本发明的三维堆叠相变存储阵列器件中，无结型晶体管的栅极采用控制栅极的阶梯式引出方式，形成SSL控制端，WL、BL和SSL的交界点处有一个相变存储单元，实现对每一个存储位点的读、写、擦操作。此外，栅极导电材料与绝缘介质层所构成的堆叠结构横跨在相邻的两个钨塞之上，实现了相变材料层的共用，最大程度地降低工艺成本，提升存储密度。本发明的三维堆叠相变存储阵列器件及其制备方法还可以应用于其他存储器件，有效地解决了高密度、嵌入式、海量存储技术的难题。
附图说明
图1显示为本发明的三维堆叠相变存储阵列器件的制备方法中所采用的一种驱动阵列的立体结构示意图。
图2显示为图1所示结构的X-Z平面剖面示意图。
图3显示为图1所示结构的Y-Z平面剖面示意图。
图4显示为本发明的三维堆叠相变存储阵列器件的制备方法中形成覆盖多个所述第一导电柱上表面的多层薄膜结构，并沿字线方向刻蚀所述多层薄膜结构的末端，形成阶梯式结构的示意图。
图5显示为本发明的三维堆叠相变存储阵列器件的制备方法中形成若干平行于字线方向且贯穿所述多层薄膜结构的第一沟槽的示意图。
图6显示为本发明的三维堆叠相变存储阵列器件的制备方法中形成覆盖所述多层栅条状结构的栅氧化层的示意图。
图7显示为本发明的三维堆叠相变存储阵列器件的制备方法中刻蚀掉所述多层栅条状结构底部周围及顶部的栅氧化层的示意图。
图8显示为本发明的三维堆叠相变存储阵列器件的制备方法中依次形成覆盖所述多层栅条状结构的沟道材料层、相变材料层及保护介质层的示意图。
图9显示为本发明的三维堆叠相变存储阵列器件的制备方法中在所述第一沟槽中填充隔离介质的示意图。
图10显示为本发明的三维堆叠相变存储阵列器件的制备方法中以所述栅氧化层为刻蚀停止层刻蚀所述沟道材料层、相变材料层及保护介质层，得到若干与所述第一沟槽垂直的第二沟槽的示意图。
图11显示为本发明的三维堆叠相变存储阵列器件的制备方法中在所述相变叠层结构上形成与所述沟道材料层连接的第二导电柱的示意图。
图12显示为本发明的三维堆叠相变存储阵列器件的制备方法中形成位线及层控制端金属线的示意图。
图13显示为本发明的三维堆叠相变存储阵列器件中电流方向示意图。
元件标号说明
1 衬底
2 漏电保护层
3 字线埋层
4 第三沟道
5，7 隔离介质
6 第四沟道
8 字线引出区
9 二极管阵列单元区
10 第一导电柱
11 栅极材料层
12 绝缘材料层
13 第一沟槽
14 栅氧化层
15 沟道材料层
16 相变材料层
17 保护介质层
18 氮化硅障壁层
19，21 绝缘介质层
20 第二沟槽
22 第二导电柱
23 位线
24 第三导电柱
25 层控制端金属线
26 第四导电柱
27 字线金属
28 相变叠层结构
29 非晶态熔融区域
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种三维堆叠相变存储阵列器件的制备方法，包括如下步骤：
步骤S1：提供一驱动阵列；所述驱动阵列包括若干分立设置的驱动单元，所述驱动单元顶部连接有第一导电柱。
具体的，所述驱动单元包括二极管、场效应晶体管及双极型晶体管中的至少一种。
本实施例中，所述驱动单元优选采用二极管。作为示例，建立X-Y-Z坐标轴，其中，X轴平行于位线方向，Y轴平行于字线方向，Z轴垂直于X-Y平面。请参阅图1-图3，显示为一种驱动阵列的示意图，本实施例中，所述驱动阵列优选采用双浅沟道隔离外延二极管阵列结构，其中，图1显示为所述双浅沟道隔离外延二极管阵列结构的立体结构示意图，图2显示为图1所示结构的X-Z平面剖面示意图，图3显示为图1所示结构的Y-Z平面剖面示意图。如图所示，所述双浅沟道隔离外延二极管阵列结构包括：
衬底1；
通过离子注入形成于所述衬底1中的漏电保护层2及字线埋层3；所述漏电保护层2连接于所述字线埋层3的下表面；
形成于所述字线埋层3上的外延层；
上下贯穿所述外延层及所述字线埋层3且深至所述漏电保护层2的第三沟道4；所述第三沟道4使得所述字线埋层3被划分为条状；
垂直于所述第三沟道4且上下贯穿所述外延层的第四沟道6；所述第三沟道4及所述第四沟道6将所述外延层划分为若干隔离区；同一条字线埋线两端的隔离区作为字线引出区8，剩余的隔离区作为二极管阵列单元区9。
具体的，所述第三沟道4中填充有隔离介质5(为了图示的方便，图1中未示出)，所述隔离介质5包括形成于所述第三沟道4侧壁的氧化层、形成于第三沟道4下部的多晶硅层及形成所述多晶硅层上的氧化物。所述第四沟道6中填充有隔离介质7，所述隔离介质7包括形成于所述第四沟道6侧壁的氧化物及填充于所述第四沟道6中的绝缘材料。
作为示例，所述衬底1选用P型硅衬底(P型)；所述字线埋层3为N型重掺杂(N++型)，用以降低字线串联电阻；所述漏电保护层2为P型重掺杂(P+型)，用以降低字线间串扰电流。所述外延层为采用固相外延技术生长的硅外延层，其被所述第三沟道4及所述第四沟道6划分为若干隔离区，所述字线引出区8通过在相应的隔离区中进行N型重掺杂(N++型)得到，所述二极管阵列单元区9的P型区及N型区通过在相应的隔离区中进行P型重掺杂(P+型)及N型轻掺杂(N-型)得到。
图1中还示出了形成于二极管驱动单元顶部的第一导电柱10及形成于所述字线引出区8的第四导电柱，所述第一导电柱10用以连接至相变区域，所述第四导电柱用以连接至字线金属。作为示例，所述第一导电柱10采用钨塞。
步骤S2：在所述驱动阵列上方形成若干平行于字线方向的多层栅条状结构；所述多层栅条状结构包括至少两层栅极材料层，相邻两层栅极材料层之间通过绝缘材料层隔离，且顶层栅极材料层上表面及底层栅极材料层下表面均形成有绝缘材料层；所述多层栅条状结构沿字线方向的末端为阶梯式，暴露出每一层栅极材料层；所述多层栅条状结构底部与所述第一导电柱顶部连接，且每条所述多层栅条状结构横跨两列沿字线方向排列的所述第一导电柱。
具体的，形成所述多层栅条状结构包括如下步骤：
S2-1：请参阅图4，形成覆盖多个所述第一导电柱10上表面的多层薄膜结构。
需要指出的是，为了图示的方便，所述第一导电柱10以下的结构及其周围的介质层未示出。
具体的，所述多层薄膜结构包括至少两层栅极材料层11，相邻两层栅极材料层11之间通过绝缘材料层12隔离，且顶层栅极材料层上表面及底层栅极材料层下表面均形成有绝缘材料层。作为示例，所述栅极材料层11采用P型重掺杂导体材料(P+型)。所述栅极材料层11的厚度范围是0.05-0.5微米，所述绝缘材料层12的厚度范围是0.05-0.5微米。
作为示例，所述多层薄膜结构包括2-20层栅极材料层，优选为8层。为了图示的方便，图4中显示的为包含4层栅极材料层11的情形。
S2-2：如图4所示，通过重复光刻与反应离子刻蚀工艺，沿字线方向刻蚀所述多层薄膜结构的末端，形成阶梯式结构，暴露出每一层所述栅极材料层11。
S2-3：请参阅图5，通过光刻和蚀刻工艺，形成若干平行于字线方向且贯穿所述多层薄膜结构的第一沟槽13，将所述多层薄膜结构分割为若干多层栅条状结构；所述第一沟槽13横跨两列沿字线方向排列的所述第一导电柱10，且所述第一沟槽13的宽度小于两列第一导电柱外端之间的距离。本实施例中，沿位线方向相邻两个第一导电柱外端之间的距离大于0.14微米，所述第一沟槽13的宽度采用0.14微米。
需要指出的是，为了图示的方便，所述多层栅条状结构末端的阶梯式结构未示出。
步骤S3：形成若干分立的相变叠层结构，所述相变叠层结构从顶部及侧壁包围所述多层栅条状结构的一段；所述相变叠层结构由内而外依次包括形成于所述多层栅条状结构侧壁的一对栅氧化层、包围所述多层栅条状结构顶部及侧壁的沟道材料层、相变材料层及保护介质层；所述沟道材料层底端连接至所述第一导电柱，且每个所述相变叠层结构横跨两列沿位线方向排列的所述第一导电柱。
具体的，形成所述相变叠层结构包括如下步骤：
S3-1：请参阅图6，通过化学气相沉积工艺形成覆盖所述多层栅条状结构的栅氧化层14。作为示例，所述栅氧化层14的厚度范围是0.005-0.05微米。
S3-2：请参阅图7，利用蚀刻工艺各向异性的特点，刻蚀掉所述多层栅条状结构底部周围及顶部的栅氧化层。
S3-3：请参阅图8，采用化学气相沉积法依次形成覆盖所述多层栅条状结构的沟道材料层15、相变材料层16及保护介质层17。
作为示例，所述沟道材料层15包括但不限于N型重掺杂多晶硅薄膜(N+型)，其厚度范围是0.005-0.01微米。本实施例中，在形成多晶硅沟道材料层之后，还包括在氮气气氛中处理，使所述沟道材料层15表面形成氮化硅障壁层18的步骤。
作为示例，所述相变材料层16包括但不限于Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te材料。所述相变材料层16的厚度范围是0.015-0.03微米。
作为示例，所述保护介质层17包括但不限于氮化硅薄膜，其厚度范围是0.015-0.02微米。
S3-4：请参阅图9，通过光刻和蚀刻技术刻蚀掉位于所述第一沟槽13底部的所述沟道材料层15、相变材料层16及保护介质层17，然后采用化学气相沉积法形成填充满所述第一沟槽13的绝缘介质层19(例如氧化硅)，并经过化学机械抛光工艺进行平坦化处理。
S3-5：请参阅图10，通过光刻及高选择比的蚀刻工艺，并以所述栅氧化层14为刻蚀停止层刻蚀所述沟道材料层15、相变材料层16及保护介质层17，得到若干与所述第一沟槽13垂直的第二沟槽20；所述第二沟槽20横跨两列沿位线方向排列的所述第一导电柱10。
本实施例中，沿字线方向相邻两个第一导电柱外端之间的距离大于0.14微米，所述第二沟槽20的宽度采用0.14微米。
如图10所示，所述保护介质层17所包裹的区域即为相变存储区域。
具体的，本步骤中还包括在所述第二沟槽20内采用化学气相沉积法填充绝缘介质层21的步骤。所述绝缘介质层21包括但不限于氧化硅等绝缘材料。
步骤S4：请参阅图11，通过光刻、蚀刻等工艺在所述相变叠层结构上形成与所述沟道材料层15连接的第二导电柱22。
作为示例，所述第二导电柱22的材料选用钨塞，且所述第二导电柱22的横截面积大于所述第一导电柱10的横截面积。
请参阅图12，本步骤中还包括通过光刻、蚀刻等工艺形成若干连接多个所述第二导电柱22的位线23；并在所述多层栅条状结构末端暴露的每一层栅极材料层11上分别形成第三导电柱24，并形成连接多个所述第三导电柱24的层控制端金属线25的步骤，其中，每一层栅极材料层分别对应至少一条所述层控制端金属线。
进一步的，图12中还示出了连接于所述字线引出区8顶部的第四导电柱26及与所述第四导电柱26连接的字线金属27。
至此，制备得到了三维堆叠型相变存储阵列器件，请参阅图13，显示为所述三维堆叠相变存储阵列器件中电流方向示意图，图中箭头所示的方向即为电流方向，电流由位线经所述第二导电柱22流经所述沟道材料层15，当层控制端(SSL)所对应的第一、第三及第四(自上而下排序)层栅极材料层都处于开启状态(VG>0V)，而第二层栅极材料层11处于关闭状态(VG＝0V)时，则第二层栅极材料层所对应的导电沟道关闭，电流流经相变材料层16，熔化第二层栅极材料层对应的相变单元存储位，然后再经过底层栅极材料层所对应的导电沟道进入二极管单元，图中非晶态熔融区域29即为被RESET的相变单元存储位；通过层控制端(SSL)和位线(BL)控制沟道材料层电流，同理可实现SET操作。
本发明的三维堆叠相变存储阵列器件的制备方法在驱动阵列上形成相变单元的三维堆叠结构，其中，相变叠层结构28(作为相变存储单元)包裹着多层堆叠的栅极材料11，在Z轴方向上构成了多个无结型晶体管的串联结构，所述无结型晶体管作为层控制端(SSL)。本发明的制备方法与传统CMOS工艺兼容，其中，无结型晶体管和相变单元的形成均为低温工艺(350～450℃)，其热处理制程不会对外围电路造成性能漂移，并且无结型晶体管的沟道采用无浓度梯度的N+型多晶硅材料，有效地避免了离子注入等掺杂工艺引入的额外光罩。所形成的三维堆叠相变存储阵列器件中，无结型晶体管的栅极采用控制栅极的阶梯式引出方式，形成SSL控制端，WL、BL和SSL的交界点处有一个相变存储单元，实现对每一个存储位点的读、写、擦操作。此外，栅极导电材料与绝缘介质层所构成的堆叠结构横跨在相邻的两个钨塞之上，实现了相变材料层的共用，最大程度地降低工艺成本，提升存储密度。同时本发明的三维堆叠相变存储阵列器件的制备方法还可以应用于其他存储器件，有效地解决了高密度、嵌入式、海量存储技术的难题。
实施例二
本发明还提供一种三维堆叠相变存储阵列器件，请参阅图10-图12，其中，图12显示为该三维堆叠相变存储阵列器件的立体图，图10显示为图12所示结构部分区域的Y-Z平面剖面图，图11显示为图12所示结构部分区域的Z-Z平面剖面图，如图所示，所述三维堆叠相变存储阵列器件包括：
驱动阵列；所述驱动阵列包括若干分立设置的驱动单元，所述驱动单元顶部连接有第一导电柱10；
形成于所述驱动阵列上方且平行于字线方向的若干多层栅条状结构；所述多层栅条状结构包括至少两层栅极材料层11，相邻两层栅极材料层11之间通过绝缘材料层隔离12，且顶层栅极材料层上表面及底层栅极材料层下表面均形成有绝缘材料层；所述多层栅条状结构沿字线方向的末端为阶梯式，暴露出每一层栅极材料层11；所述多层栅条状结构底部与所述第一导电柱10顶部连接，且每条所述多层栅条状结构横跨两列沿字线方向排列的所述第一导电柱；
若干分立的相变叠层结构28；所述相变叠层结构28从顶部及侧壁包围所述多层栅条状结构的一段；所述相变叠层结构28由内而外依次包括形成于所述多层栅条状结构侧壁的一对栅氧化层14、包围所述多层栅条状结构顶部及侧壁的沟道材料层15、相变材料层16及保护介质层17；所述沟道材料层底端连接至所述第一导电柱10，且每个所述相变叠层结构28横跨两列沿位线方向排列的所述第一导电柱10；
若干第二导电柱22；所述第二导电柱22形成于所述相变叠层结构28上且与所述沟道材料层连接；
若干位线23；所述位线23连接多个所述第二导电柱22；
若干第三导电柱24；所述多层栅条状结构末端暴露的每一层栅极材料层11上均形成有所述第三导电柱24；
若干层控制端金属线25；所述层控制端金属线25连接多个所述第三导电柱24，且每一层栅极材料层11分别对应至少一条所述层控制端金属线25。
具体的，所述驱动单元包括二极管、场效应晶体管及双极型晶体管中的至少一种。
本实施例中，所述驱动单元优选采用二极管。作为示例，请参阅图1-图3，显示为一种驱动阵列的示意图，本实施例中，所述驱动阵列优选采用双浅沟道隔离外延二极管阵列结构，其中，图1显示为所述双浅沟道隔离外延二极管阵列结构的立体结构示意图，图2显示为图1所示结构的X-Z平面剖面示意图，图3显示为图1所示结构的Y-Z平面剖面示意图。如图所示，所述双浅沟道隔离外延二极管阵列结构包括：
衬底1；
通过离子注入形成于所述衬底1中的漏电保护层2及字线埋层3；所述漏电保护层2连接于所述字线埋层3的下表面；
形成于所述字线埋层3上的外延层；
上下贯穿所述外延层及所述字线埋层3且深至所述漏电保护层2的第三沟道4；所述第三沟道4使得所述字线埋层3被划分为条状；
垂直于所述第三沟道4且上下贯穿所述外延层的第四沟道6；所述第三沟道4及所述第四沟道6将所述外延层划分为若干隔离区；同一条字线埋线两端的隔离区作为字线引出区8，剩余的隔离区作为二极管阵列单元区9。
具体的，所述第三沟道4中填充有隔离介质5(为了图示的方便，图1中未示出)，所述隔离介质5包括形成于所述第三沟道4侧壁的氧化层、形成于第三沟道4下部的多晶硅层及形成所述多晶硅层上的氧化物。所述第四沟道6中填充有隔离介质7，所述隔离介质7包括形成于所述第四沟道6侧壁的氧化物及填充于所述第四沟道6中的绝缘材料。
作为示例，所述衬底1选用P型硅衬底(P型)；所述字线埋层3为N型重掺杂(N++型)，用以降低字线串联电阻；所述漏电保护层2为P型重掺杂(P+型)，用以降低字线间串扰电流。所述外延层为采用固相外延技术生长的硅外延层，其被所述第三沟道4及所述第四沟道6划分为若干隔离区，所述字线引出区8通过在相应的隔离区中进行N型重掺杂(N++型)得到，所述二极管阵列单元区9的P型区及N型区通过在相应的隔离区中进行P型重掺杂(P+型)及N型轻掺杂(N-型)得到。
图1中还示出了形成于二极管驱动单元顶部的第一导电柱10及形成于所述字线引出区8的第四导电柱，所述第一导电柱10用以连接至相变区域，所述第四导电柱用以连接至字线金属。作为示例，所述第一导电柱10采用钨塞。
具体的，所述沟道材料层15包括但不限于N型重掺杂多晶硅薄膜(N+型)，其厚度范围是0.005-0.01微米。本实施例中，所述沟道材料层15表面还形成有氮化硅障壁层18。
所述相变材料层16包括但不限于Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te材料。所述相变材料层16的厚度范围是0.015-0.03微米。
所述保护介质层17包括但不限于氮化硅薄膜，其厚度范围是0.015-0.02微米。
本发明的三维堆叠相变存储阵列器件中，无结型晶体管的栅极采用控制栅极的阶梯式引出方式，形成SSL控制端，WL、BL和SSL的交界点处有一个相变存储单元，实现对每一个存储位点的读、写、擦操作。此外，栅极导电材料与绝缘介质层所构成的堆叠结构横跨在相邻的两个钨塞之上，实现了相变材料层的共用，最大程度地降低工艺成本，提升存储密度。本发明的三维堆叠相变存储阵列器件及其制备方法还可以应用于其他存储器件，有效地解决了高密度、嵌入式、海量存储技术的难题。
综上所述，本发明的三维堆叠相变存储阵列器件的制备方法在驱动阵列上形成相变单元的三维堆叠结构，并采用无结型晶体管作为层控制端(SSL)，该制备方法与传统CMOS工艺兼容，其中，无结型晶体管和相变单元的形成均为低温工艺，其热处理制程不会对外围电路造成性能漂移，并且无结型晶体管的沟道采用无浓度梯度的N+型多晶硅材料，有效地避免了离子注入等掺杂工艺引入的额外光罩。本发明的三维堆叠相变存储阵列器件中，无结型晶体管的栅极采用控制栅极的阶梯式引出方式，形成SSL控制端，WL、BL和SSL的交界点处有一个相变存储单元，实现对每一个存储位点的读、写、擦操作。此外，栅极导电材料与绝缘介质层所构成的堆叠结构横跨在相邻的两个钨塞之上，实现了相变材料层的共用，最大程度地降低工艺成本，提升存储密度。本发明的三维堆叠相变存储阵列器件及其制备方法还可以应用于其他存储器件，有效地解决了高密度、嵌入式、海量存储技术的难题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种三维堆叠相变存储阵列器件的制备方法，其特征在于，包括如下步骤：
提供一驱动阵列；所述驱动阵列包括若干分立设置的驱动单元，所述驱动单元顶部连接有第一导电柱；
在所述驱动阵列上方形成若干平行于字线方向的多层栅条状结构；所述多层栅条状结构包括至少两层栅极材料层，相邻两层栅极材料层之间通过绝缘材料层隔离，且顶层栅极材料层上表面及底层栅极材料层下表面均形成有绝缘材料层；所述多层栅条状结构沿字线方向的末端为阶梯式，暴露出每一层栅极材料层；所述多层栅条状结构底部与所述第一导电柱顶部连接，且每条所述多层栅条状结构横跨两列沿字线方向排列的所述第一导电柱；
形成若干分立的相变叠层结构，所述相变叠层结构从顶部及侧壁包围所述多层栅条状结构的一段；所述相变叠层结构由内而外依次包括形成于所述多层栅条状结构侧壁的一对栅氧化层、包围所述多层栅条状结构顶部及侧壁的沟道材料层、相变材料层及保护介质层；所述沟道材料层底端连接至所述第一导电柱，且每个所述相变叠层结构横跨两列沿位线方向排列的所述第一导电柱；
在所述相变叠层结构上形成与所述沟道材料层连接的第二导电柱，并形成若干连接多个所述第二导电柱的位线；在所述多层栅条状结构末端暴露的每一层栅极材料层上分别形成第三导电柱，并形成连接多个所述第三导电柱的层控制端金属线，每一层栅极材料层分别对应至少一条所述层控制端金属线。
2.根据权利要求1所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：形成多层栅条状结构包括如下步骤：
形成覆盖多个所述第一导电柱上表面的多层薄膜结构，所述多层薄膜结构包括至少两层栅极材料层，相邻两层栅极材料层之间通过绝缘材料层隔离，且顶层栅极材料层上表面及底层栅极材料层下表面均形成有绝缘材料层；
沿字线方向刻蚀所述多层薄膜结构的末端，形成阶梯式结构，暴露出每一层所述栅极材料层；
形成若干平行于字线方向且贯穿所述多层薄膜结构的第一沟槽，将所述多层薄膜结构分割为若干多层栅条状结构；所述第一沟槽横跨两列沿字线方向排列的所述第一导电柱，且所述第一沟槽的宽度小于两列第一导电柱外端之间的距离。
3.根据权利要求2所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：形成所述相变叠层结构包括如下步骤：
形成覆盖所述多层栅条状结构的栅氧化层，并刻蚀掉所述多层栅条状结构底部周围及顶部的栅氧化层；
依次形成覆盖所述多层栅条状结构的沟道材料层、相变材料层及保护介质层；
刻蚀掉位于所述第一沟槽底部的所述沟道材料层、相变材料层及保护介质层；
形成填充满所述第一沟槽的绝缘介质层并平坦化；
以所述栅氧化层为刻蚀停止层刻蚀所述沟道材料层、相变材料层及保护介质层，得到若干与所述第一沟槽垂直的第二沟槽；所述第二沟槽横跨两列沿位线方向排列的所述第一导电柱。
4.根据权利要求3所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：所述沟道材料层包括N型重掺杂多晶硅薄膜。
5.根据权利要求4所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：形成所述沟道材料层后，还包括在氮气气氛中处理，使所述沟道材料层表面形成氮化硅障壁层的步骤。
6.根据权利要求1所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：所述第二导电柱的横截面积大于所述第一导电柱的横截面积。
7.根据权利要求1所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：所述相变材料层包括Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te材料中的至少一种。
8.根据权利要求1所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：所述沟道材料层的厚度范围是0.005-0.01微米，所述相变材料层的厚度范围是0.015-0.03微米，所述保护介质层的厚度范围是0.015-0.02微米。
9.根据权利要求1所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：所述驱动单元包括二极管、场效应晶体管及双极型晶体管中的至少一种。
10.根据权利要求1所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：所述驱动阵列采用双浅沟道隔离外延二极管阵列结构，所述双浅沟道隔离外延二极管阵列结构包括：
衬底；
通过离子注入形成于所述衬底中的漏电保护层及字线埋层；所述漏电保护层连接于所述字线埋层的下表面；
形成于所述字线埋层上的外延层；
上下贯穿所述外延层及所述字线埋层且深至所述漏电保护层的第三沟道；所述第三沟道使得所述字线埋层被划分为条状；
垂直于所述第三沟道且上下贯穿所述外延层的第四沟道；所述第三沟道及所述第四沟道将所述外延层划分为若干隔离区；同一条字线埋线两端的隔离区作为字线引出区，剩余的隔离区作为二极管阵列单元区。
11.一种三维堆叠相变存储阵列器件，其特征在于，包括：
驱动阵列；所述驱动阵列包括若干分立设置的驱动单元，所述驱动单元顶部连接有第一导电柱；
形成于所述驱动阵列上方且平行于字线方向的若干多层栅条状结构；所述多层栅条状结构包括至少两层栅极材料层，相邻两层栅极材料层之间通过绝缘材料层隔离，且顶层栅极材料层上表面及底层栅极材料层下表面均形成有绝缘材料层；所述多层栅条状结构沿字线方向的末端为阶梯式，暴露出每一层栅极材料层；所述多层栅条状结构底部与所述第一导电柱顶部连接，且每条所述多层栅条状结构横跨两列沿字线方向排列的所述第一导电柱；
若干分立的相变叠层结构；所述相变叠层结构从顶部及侧壁包围所述多层栅条状结构的一段；所述相变叠层结构由内而外依次包括形成于所述多层栅条状结构侧壁的一对栅氧化层、包围所述多层栅条状结构顶部及侧壁的沟道材料层、相变材料层及保护介质层；所述沟道材料层底端连接至所述第一导电柱，且每个所述相变叠层结构横跨两列沿位线方向排列的所述第一导电柱；
若干第二导电柱；所述第二导电柱形成于所述相变叠层结构上且与所述沟道材料层连接；
若干位线；所述位线连接多个所述第二导电柱；
若干第三导电柱；所述多层栅条状结构末端暴露的每一层栅极材料层上均形成有所述第三导电柱；
若干层控制端金属线；所述层控制端金属线连接多个所述第三导电柱，且每一层栅极材料层分别对应至少一条所述层控制端金属线。
12.根据权利要求11所述的三维堆叠相变存储阵列器件，其特征在于：所述沟道材料层包括N型重掺杂多晶硅薄膜。
13.根据权利要求12所述的三维堆叠相变存储阵列器件，其特征在于：所述沟道材料层表面还形成氮化硅障壁层。
14.根据权利要求11所述的三维堆叠相变存储阵列器件，其特征在于：所述相变材料层包括Ti-Sb-Te、Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te及Cr-Sb-Te材料中的至少一种。
15.根据权利要求11所述的三维堆叠相变存储阵列器件，其特征在于：所述驱动单元包括二极管、场效应晶体管及双极型晶体管中的至少一种。
16.根据权利要求15所述的三维堆叠相变存储阵列器件，其特征在于：所述驱动阵列采用双浅沟道隔离外延二极管阵列结构，所述双浅沟道隔离外延二极管阵列结构包括：
衬底；
通过离子注入形成于所述衬底中的漏电保护层及字线埋层；所述漏电保护层连接于所述字线埋层的下表面；
形成于所述字线埋层上的外延层；
上下贯穿所述外延层及所述字线埋层且深至所述漏电保护层的第三沟道；所述第三沟道使得所述字线埋层被划分为条状；
垂直于所述第三沟道且上下贯穿所述外延层的第四沟道；所述第三沟道及所述第四沟道将所述外延层划分为若干隔离区；同一条字线埋线两端的隔离区作为字线引出区，剩余的隔离区作为二极管阵列单元区。
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