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CN105304116B - 记忆体驱动电路 - Google Patents

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CN105304116B CN201510590023.7A CN201510590023A CN105304116B CN 105304116 B CN105304116 B CN 105304116B CN 201510590023 A CN201510590023 A CN 201510590023A CN 105304116 B CN105304116 B CN 105304116B
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Abstract

一种记忆体驱动电路于此揭露。记忆体驱动电路包含可编程电流源、参考电压产生单元及电压比较单元。可编程电流源根据第一电流输出相应的第二电流输入记忆单元，在其电流输入端产生元件电压。参考电压产生单元产生晶体电压，电压比较单元比较元件电压与晶体电压的大小后，送出控制信号以控制可编程电流源，以改变第一电流与第二电流的大小，以此控制对记忆单元设置写入电流脉冲的型态。

Description

记忆体驱动电路
技术领域
本发明是关于一种记忆体的驱动电路，特别是关于一种用以写入一种忆阻性记忆体的驱动电路。
背景技术
现有的记忆体技术，如动态随机存取记忆体(DRAM)以及静态随机存取记忆体(SRAM)等等的发展渐趋成熟，快速面临到尺度上的物理极限。因此，发展新的记忆体技术以符合未来记忆体应用为目前相关领域重要的研发课题，其中忆阻性记忆体包含相变化记忆体(Phase change memory，PCM)、电阻式记忆体(Resistive Memory，RRAM)及磁阻性记忆体(Magnetoresistive memory，MRAM)，其存储数据的物理机制不同，但判读“1”或“0”的数据是以记忆元件外显的电阻值大小来区分。其中相变化记忆体可通过本身材料的晶相变化改变元件电阻值，以电阻值的变化储存信息，当记忆元件中的材料为结晶态时，其呈现低电阻值，反之，当为非结晶态时，其呈现高电阻值。
然而，忆阻性记忆体须透过相应的驱动电流以执行设置写入(SET)或重置写入(RESET)的操作，因此，如何能在设计出适用于忆阻性记忆体的驱动电路，实属当前重要研发课题之一，亦成为当前相关领域极需改进的目标。
发明内容
为了解决上述的问题，本发明的一方面为一记忆体驱动电路，包含可编程电流源、参考电压产生单元及电压比较单元。可编程电流源用以产生第一电流与第二电流，第二电流驱动记忆单元且在记忆单元的电流输入端产生元件电压，第二电流的大小与第一电流I1呈固定比例关系。参考电压产生单元，具有一参考电压端以输出一晶体电压。电压比较单元，具有第一电压输入端、第二电压输入端及比较输出端；参考电压端电性连接第一电压输入端，记忆单元的电流输入端电性连接第二电压输入端，比较输出端电性耦接可编程电流源。电压比较单元比较晶体电压与元件电压的大小，由比较输出端输出第一控制信号控制可编程电流源，以调整第一电流与第二电流的大小。
为了解决上述的问题，本发明的一方面为一记忆体驱动电路，包含可编程电流源、参考电压产生单元及电压比较单元。可编程电流源用以产生第一电流与第二电流，第二电流驱动记忆单元且在记忆单元的电流输入端产生元件电压，第二电流的大小与第一电流呈固定比例关系。参考电压产生单元，具有一参考电压端以输出一晶体电压。电压比较单元，具有第一电压输入端、第二电压输入端及比较输出端；参考电压端电性连接第一电压输入端，记忆单元的电流输入端电性连接第二电压输入端，比较输出端电性耦接可编程电流源。电压比较单元比较晶体电压与元件电压的大小，由比较输出端输出第一控制信号控制可编程电流源，以调整第一电流与第二电流的大小。
在本发明一实施例中，电压比较单元包含运算放大器、D型正反器(D-Type FlipFlop)单元、逻辑电路单元。运算放大器具有第一端、第二端及放大器输出端，第一端连接第一电压输入端，第二端连接第二电压输入端。D型正反器单元具有数据输入端，数据输出端与一时脉输入端，放大器输出端电性连接数据输入端，运算放大器比较晶体电压与元件电压的大小，由放大器输出端输出一第二控制信号至数据输入端，D型正反器在每个时脉周期取样第二控制信号的电位，转成一逻辑数值输出至数据输出端。逻辑电路单元，具有逻辑输入端与逻辑输出端，数据输出端电性连接逻辑输入端，逻辑输出端电性连接至比较输出端，逻辑电路单元运算逻辑数值后，送出第一控制信号至比较输出端。
在本发明一实施例中，电压比较单元的比较输出端电性连接至参考电压产生单元，使第一控制信号控制参考电压产生单元，以调整晶体电压大小。
在本发明一实施例中，电压比较单元的比较输出端电性连接至参考电压产生单元，使第一控制信号控制参考电压产生单元，以调整晶体电压的大小。
在本发明一实施例中，固定比例关系指第二电流I2的大小为第一电流I1的N倍或1/N倍，其中N为正整数。
在本发明一实施例中，参考电压产生单元的电源为定电压源或定电流源。
在本发明一实施例中，D型正反器单元包含多个D型正反器，D型正反器串接，且共用同一时脉。
在本发明一实施例中，可编程电流源包含暂存器与可编程参考电流单元。暂存器储存时脉周期所取得的第一控制信号，并设定可编程参考电流单元的电流大小，以产生第一电流。
在本发明一实施例中，参考电压产生单元包含暂存器，以储存时脉周期所取得的第一控制信号，并调整晶体电压的值。
综上所述，本发明透过可编程电流源、参考电压产生单元及电压比较单元，可判断设置写入(SET)电流脉冲的结束时点，并采取相应的电流模式，以设定忆阻性记忆体的电阻值。缩短已知设置写入电流脉冲时间过久的问题。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值。
附图说明
图1为一种已知忆阻性记忆体驱动电路的示意图；
图2为忆阻性记忆体做重置写入(REST)或设置写入(SET)的电流脉冲图；
图3为根据本发明一实施例所绘示的记忆体驱动电路的示意图；
图4为根据本发明一实施例所绘示的记忆体驱动电路的示意图；
图5为根据本发明一实施例所绘示的记忆体驱动电路的示意图；
图6为根据本发明一实施例所绘示的记忆体驱动电路的示意图；
图7(a)根据本发明一实施例所绘示可编程电流源的内部电路示意图；
图7(b)根据本发明一实施例所绘示参考电压产生单元内部电路示意图。
具体实施方式
下文是举实施例配合所附附图作详细说明，以更好地理解本案的态样，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。
在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本发明的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本发明的描述上额外的引导。
此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。
请参考图1。图1为一种已知的忆阻性记忆体驱动电路100的示意图。以相变化记忆体(PCM)为例，如图中1所示，记忆体驱动电路100用以提供驱动电流Iout至记忆单元(memory cell)160。记忆单元160包含一可编程电阻(programmable resistor)R1与晶体管T1，组成一个晶体管与一个电阻(1T1R)的基本结构。在某些实施例中记忆单元160可由一个R1一个二极管(diode)组成(1D1R)，或由一个R1与多个并联的晶体管或二极管组成(xD1R；xT1R)。记忆单元160可通过外加的驱动电流Iout来改变电阻R1的电阻值，以执行重置写入(RESET)与设置写入(SET)的动作，根据电阻R1高电阻或低电阻的状态储存信息。
以相变化记忆体(PCM)为例，记忆单元160的材料可根据温度变化而处于结晶态或非晶态，由于结晶态与非晶态下记忆单元160的导电特性不同，因此只要透过适当驱动电流改变结晶型态，就能在记忆单元160上储存信息。在执行设置写入(SET)与重置写入(RESET)的动作时，为了控制记忆单元160的结晶形态，驱动电流Iout的大小必须经过适当的控制。详细内容将于后续段落中配合附图加以说明。
记忆体驱动电路100包含由晶体管Q10、晶体管Q11～Q1n以及开关S11～S1n组成的多组电流镜电路120以及控制单元140。开关S11～S1n分别根据控制单元140输出的控制信号CS11～CS1n选择性地导通或关断，调整导通的电流镜电路组数，以控制驱动电流Iout的大小。
参考图2所示，以相变化记忆体为例，对记忆单元160做写入的动作分为两方面：一是重置写入(RESET)，二是设置写入(SET)。在重置写入(RESET)的过程中，写入的电流脉冲型态为高速上升，相变化材料R1材料内温度随的上升到熔融状态，然后电流急速下降，温度随之快速冷却，而使相变化材料R1呈非结晶态(amorphous)，使其成为高电阻态(RH)。在设置写入(SET)的过程中，为了适当控制材料的结晶型态，记忆体驱动电路100在最大输出阶段(Fast Transition)和慢速变化阶段(slow Transition)两阶段当中相应地控制驱动电流Iout。首先，从电流开始t0到t1间的最大输出阶段中，开关S11～S1n全数导通，使得每一组电流镜电路120导通。如此一来，记忆体驱动电路100便能输出最大电流。接着，于时间t1到t2之间，记忆体驱动电路100进入慢速变化阶段。在此阶段中，为了控制驱动电流Iout逐渐下降，控制单元140相应地透过控制信号C11～C1n逐一断开开关S11～S1n，使得导通的电流镜电路组数逐渐减少。如此一来，在慢速变化阶段中，记忆体驱动电路100便能一阶一阶地降低所输出的驱动电流Iout。
然而t2时点为设置写入(SET)电流脉冲结束时点(E)，当到达t2时点时，依据相变化材料R1所需呈现的结晶态阻值而决定t2时点之后的电流型态。由物理学理上可知，当电流流动时，对相变化材料R1有加温的作用，在材料结晶温度(crystallizationtemperature:Tx)之下的低温度持续加温，可促进材料更结晶化，进一步降低相变化材料R1的阻值。故在t2时点之后的电流型态包含至少三种电流型态，如图2所示的L1、L2及L3的三种电流型态。其中，L1电流型态是设置写入电流在t2时点时，立即变为零，不再对相变化材料R1加温。L2电流型态是设置写入电流在t2时点时，可维持与E点等值的电流一段时间至时点t3，也就是对相变化材料R1再持续低温加温一段时间。L3电流型态是设置电流在t2时点时，电流逐渐缓慢拉高至一饱和状态(未绘示饱和值)，并可持续一段时间至时点t3’。需注意的是上述时点t3与t3’的时点不一定相同，且是可被控制的，可利用包含计数器、电阻电容的RC值等电路控制，等待预设的固定时间断开写入电流。需说明的是，上述的材料结晶温度(crystallization temperature:Tx)是指在Tx温度点时，材料结晶化速度最快的温度。
至于在E点之后要采取L1、L2或L3的电流型态，是取决于在E点时相变化材料R1的阻值是否达到所需要的低电阻态(RL)。如果在E点时相变化材料R1已经达到需要的低电阻态(RL)，则设置写入(SET)电流可直接断开(如L1电流型态)。或者是采用L2或L3的电流型态进一步降低相变化材料R1的阻值，以确保整个芯片中每个记忆单元160的相变化材料R1的阻值最后必定低于规定的低电阻态(RL)。因此决定设置写入(SET)电流脉冲结束时点(E)，而采用包含上述三种电流型态(L1、L2或L3)，是本发明突出的实质性时点和显着的进步。
为了解决上述目的，本发明案提出一种记忆体驱动电路，以判断设置写入(SET)脉冲结束时点(E点)，以及如何采取上述L1、L2或L3的电流型态。请参考图3，图3为本案记忆体驱动电路300一实施例的示意图。在本实施例中，包含记忆体驱动电路300以及至少一记忆单元160。每个记忆单元160分别包含电阻R1与晶体管T1，组成一个晶体管与一个电阻(1T1R)的基本结构，可通过外加的驱动电流Iout来改变电阻R1的电阻值，以执行设置写入(SET)与重设置写入(REST)的动作。在本例中，记忆单元160可包含相变化记忆体、电阻式记忆体，或磁阻性记忆体。
当针对记忆单元160执行设置写入(SET)与重设置写入(REST)的动作时，记忆体的某一字符线会导通记忆单元160内的晶体管T1，开关单元180相应地导通以提供驱动电流Iout电流回路。如此一来，在由多个记忆单元160所组成的记忆阵列中，透过控制相应字符线和位线上的开关，便可针对目标的记忆单元160执行相应操作。
请继续参考图3，记忆体驱动电路300包含可编程电流源310、参考电压产生单元320、以及电压比较单元330。参考电压产生单元320具有参考电压端3201，电压比较单元330具有第一电压输入端3301，第二电压输入端3302与比较输出端3303。参考电压端3201电性连接至第一电压输入端3301，记忆单元电流输入端P电性连接至第二电压输入端3302，比较输出端3303输出第一控制信号CS31，控制可编程电流源310。
可编程电流源310根据第一电流I1按固定比例关系产生第二电流I2，第二电流I2也是驱动电流Iout，其对记忆单元160输入电流，并在记忆单元电流输入端P点产生元件电压V1。参考电压产生单元320产生晶体电压V2。电压比较单元330比较元件电压V1与晶体电压V2的大小后，送出第一控制信号CS31至可编程电流源310，以调整第一电流I1的大小，因第二电流I2与第一电流I1的大小为固定比例关系，所以第一控制信号CS31也间接控制了第二电流I2的大小。上述的固定比例关是经由设计晶体管Q30、Q31的元件宽度比例，而使第二电流I2为第一电流I1的N倍或1/N倍，其中N为正整数。其设计原理为半导体电子电路的通常知识，不在此赘述。一般情况，如果第一电流I1的值太小，则会把第二电流I2设计为第一电流I1的N倍，目的是放大电流以利后续操作。但于特殊情况时也可把第二电流I2设计为第一电流I1的1/N倍，以缩小电流以利后续特殊应用。
参考电压产生单元320提供晶体电压V2，用以判断相变化材料R1的电阻值是否已达到低电阻态RL。可编程电流源310产生的第二电流I2(Iout)输入记忆单元160，而在记忆单元电流输入端P产生元件电压V1，其中V1＝Iout×R1。请同时参考图2，当相变化材料R1的电阻值未达低电阻态RL时，元件电压V1大于晶体电压V2(V1-V2>0)，电压比较单元330送出第一控制信号CS31(如高电位信号“H”)，使可编程电流源310按照原定慢速变化阶段模式(时间t1到t2之间)继续供应电流。
反之，若相变化材料R1的电阻值低于低电阻态RL时，元件电压V1小于等于晶体电压V2(V1-V2≦0)，此时为设置写入(SET)脉冲结束时点(E点)，也就是在时点t2时电压比较单元330送出第一控制信号CS31(如低电位信号“L”)给可编程电流源310，使其立即停止供应电流，设置写入SET的电流变为L1的电流型态，以停止对相变化材料R1继续加温。于另一实施例中，于上述情况，可编程电流源310可保持固定供应电流，使设置写入(SET)的电流变为L2的电流型态，继续对相变化材料R1加温一段时间到t3时点，以更加确保储存阵列中所有储存单元160的相变化材料R1的电阻值低于规格设定的低电阻态RL。在另一实施例中，于上述情况，可编程电流源310可逐渐提高其供应电流至一饱和态，使设置写入(SET)的电流变为曲线L3的型态，继续对相变化材料R1加温一段时间到t3’时点，以更加确保相变化材料R1的低电阻态低于规格设定的低电阻态RL。
需注意的是上述电压比较单元330比较元件电压V1与晶体电压V2大小后，所送出第一控制信号CS31的高电位或低电位信号(“H”或“L”)，只是一实施例，于另一实施例可为相反动作，如元件电压V1大于晶体电压V2(V1-V2>0)时，电压比较单元330送出低电位(L)的第一控制信号CS31。而当元件电压V1小于晶体电压V2(V1-V2≦0)时，电压比较单元330送出高电位(H)的第一控制信号CS31。
为了防止元件电压V1接近或等于晶体电压V2时，因电路本身的精准度或杂讯而有误动作，在一实施例中，可设计一护卫电压(guard band voltage:Vgb)，其条件为当元件电压V1与晶体电压V2比较满足以下条件：V1-V2≦Vgb时，电压比较单元330才送出低电压的第一控制信号CS31(“L”)，也就是不仅元件电压V1小于晶体电压V2，而且其差异要高于护卫电压Vgb时，电压比较单元330才改变其控制信号。
图4为本发明的另一实施例，其与图3实施例不同之处在于图4的电压比较单元330的比较输出端3303也电性连接至参考电压产生单元320，所以第一控制信号CS31也可控制参考电压产生单元320，而调整其所输出的晶体电压V2值。当晶体电压值V2可动态调整时可增加多项优点，包含即时设定更低规格的低电阻态RL。
在图3，4所示的实施例中，电压比较单元330的电源为一定电压源Vref。在一实施中，如图5所示，电压比较单元330的电源为一定电流源I3，其由晶体管Q32与晶体管Q30所形成的电流镜(current mirror)电流源，但不以此为限。
图6是本发明的另一实施例，于本实施例中，电压比较单元330还包括运算放大器(OPamp)350，D型正反器单元(D-Type Flip Flop)340，及逻辑电路单元360。运算放大器350的第一端3501连接至第一电压输入端3301，运算放大器350的第二端3502连接至第二电压输入端3302，运算放大器350的放大器输出端3503连接至D型正反器单元340的数据输入端3401，D型正反器单元340的数据输出端3402连接至逻辑电路单元360的逻辑输入端3601，D型正反器单元340的时脉输入端CLK接收时脉(clock)的输入，逻辑电路单元360的逻辑输出端3602连接至比较输出端3303。
继续参照图6，在本实施例中，D型正反器单元340可在每一个时脉(clock)周期对运算放大器350的放大器输出端3503输出的第二控制信号CS32取样，然后将所取样的值转为逻辑值(L或H)传送给逻辑电路单元360，经由逻辑电路单元360的运算，输出第一控制信号CS31单独控制可编程电流源310，或同时控制可编程电流源310与参考电压产生单元320。其优点为经由多次取样的第二控制信号CS32，可更为正确判断相变化材料R1被设置写入(SET)的低电阻态值RL。在一实施例中，D型正反器单元340为多个D型正反器串接(未绘示)，并一起接至同一个时脉，如此逻辑电路单元360可以运算多个比特数据，而输出第一控制信号CS31。
请参考图7(a)与图7(b)，图7(a)显示本发明的可编程电流源310的一实施例，其中包含一暂存器(register)312，暂存器可储存来第一控制信号CS31的多个比特数据，并控制可编程参考电流单元311，以设定不同大小的第一电流I1，进而控制第二电流I2的值。
图7(b)显示参考电压产生单元320内的一实施例，其中包含一暂存器与多工器322及数个电阻串联的电阻分压器321，暂存器与多工器322暂存器可储存来第一控制信号CS31的多个比特数据，并决定由电阻分压器321的端点a、b或c输出电压至参考电压端3201。电阻分压器321串联的电阻数目不受限于图7(b)所显示的3个，在一实施中，电阻分压器321串联的电阻可为多于或少于3个，以分出更细微或更粗略的电压。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (10)

1.一种记忆体驱动电路，其特征在于，包含：
一可编程电流源，用以产生一第一电流与一第二电流，该第二电流驱动一记忆单元且在该记忆单元的一电流输入端产生一元件电压，该第二电流的大小与该第一电流呈一固定比例关系；
一参考电压产生单元，具有一参考电压端以输出一晶体电压；
一电压比较单元，具有一第一电压输入端、一第二电压输入端及一比较输出端，该参考电压端电性连接该第一电压输入端，该记忆单元的该电流输入端电性连接该第二电压输入端，该比较输出端电性耦接该可编程电流源；
该电压比较单元比较该晶体电压与该元件电压的大小，由该比较输出端输出一第一控制信号控制该可编程电流源，以调整该第一电流与该第二电流的大小。
2.根据权利要求1所述的记忆体驱动电路，其特征在于，该比较输出端电性连接至该参考电压产生单元，使该第一控制信号控制该参考电压产生单元，以调整该晶体电压的大小。
3.根据权利要求1所述的记忆体驱动电路，其特征在于，该电压比较单元，包含：
一运算放大器，其具有一第一端、一第二端及一放大器输出端，该第一端连接该第一电压输入端，该第二端连接该第二电压输入端；
一D型正反器单元，其具有一数据输入端，一数据输出端与一时脉输入端，该放大器输出端电性连接该数据输入端，该运算放大器比较该晶体电压与该元件电压的大小，由该放大器输出端输出一第二控制信号至该数据输入端，该D型正反器单元在每个时脉周期取样该第二控制信号的电位，转成一逻辑数值输出至该数据输出端；
一逻辑电路单元，具有一逻辑输入端与一逻辑输出端，该数据输出端电性连接该逻辑输入端，该逻辑输出端电性连接至该比较输出端，该逻辑电路单元运算该逻辑数值后，送出该第一控制信号至该比较输出端。
4.根据权利要求3所述的记忆体驱动电路，其特征在于，该比较输出端电性连接至该参考电压产生单元，使该第一控制信号控制该参考电压产生单元，以调整该晶体电压的大小。
5.根据权利要求1所述的记忆体驱动电路，其特征在于，该固定比例关系指该第二电流的大小为该第一电流的N倍或1/N倍，其中N为正整数。
6.根据权利要求1所述的记忆体驱动电路，其特征在于，该参考电压产生单元的电源为一定电压源。
7.根据权利要求1所述的记忆体驱动电路，其特征在于，该参考电压产生单元的电源为一定电流源。
8.根据权利要求3所述的记忆体驱动电路，其特征在于，该D型正反器单元包含多个D型正反器，所述D型正反器串接，且共用同一时脉。
9.根据权利要求3所述的记忆体驱动电路，其特征在于，该可编程电流源包含一暂存器与一可编程参考电流单元，该暂存器储存该时脉周期所取得的该第一控制信号，并设定该可编程参考电流单元的电流大小，以产生该第一电流。
10.根据权利要求4所述的记忆体驱动电路，其特征在于，该参考电压产生单元包含一暂存器与多工器，以储存该时脉周期所取得的该第一控制信号，并调整该晶体电压的值。
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