CN105099432B

CN105099432B - 输出缓冲器

Info

Publication number: CN105099432B
Application number: CN201410209889.4A
Authority: CN
Inventors: 王家辉; 黄宏裕; 徐传健
Original assignee: Himax Technologies Ltd
Current assignee: Himax Technologies Ltd
Priority date: 2014-05-19
Filing date: 2014-05-19
Publication date: 2019-04-30
Anticipated expiration: 2034-05-19
Also published as: CN105099432A

Abstract

本发明涉及一种输出缓冲器，包含放大级电路，接收模拟显示电压以产生放大显示电压；驱动级电路，接收放大显示电压以产生缓冲显示电压，用以驱动一显示面板；及切换器，设于放大级电路与驱动级电路之间。当处于高输出阻抗状态时，切换器为断开，使得驱动级电路与放大级电路彼此电性分离，当处于驱动状态时，切换器为闭合，使得驱动级电路与放大级电路彼此电性耦合。

Description

输出缓冲器

技术领域

本发明涉及一种输出缓冲器，特别是关于一种源极驱动器的输出缓冲器。

背景技术

当液晶显示面板的分辨率越来越高时，源极驱动器会有温度过高的问题产生。造成温度过高的原因之一在于源极驱动器处于驱动液晶显示面板时，驱动电流会流经源极驱动器内的多路复用器。一般硅制程的耐热温度范围大约在摄氏150～200度之间。当超过耐热温度范围时，会造成组件功能的异常。因此，如何降低源极驱动器的温度成为一个重要的电路设计议题。一般降低源极驱动器的温度的方法是增大多路复用器的尺寸。然而，这样一来，集成电路的整体面积会因此变得过大。

因此急需提出一种新颖的架构，在不增加电路面积的前提下，得以有效降低源极驱动器的温度。

发明内容

鉴于上述，本发明要解决的技术问题在于提出一种输出缓冲器，当显示面板被驱动时，驱动电流不会流经多路复用器，因而可以降低源极驱动器的整体温度和/或电路面积。

根据本发明实施例，输出缓冲器包含放大级电路、驱动级电路及切换器。放大级电路接收模拟显示电压以产生放大显示电压。驱动级电路接收放大显示电压以产生缓冲显示电压，用以驱动显示面板。切换器设于放大级电路与驱动级电路之间。当处于高输出阻抗状态时，切换器为断开，使得驱动级电路与放大级电路彼此电性分离；当处于驱动状态时，切换器为闭合，使得驱动级电路与放大级电路彼此电性耦合。

附图说明

图1示出了本发明实施例的输出缓冲器的功能方块图。

图2示出了图1的输出缓冲器的电路图。

图3示出了图2的输出缓冲器处于高输出阻抗状态。

图4示出了图2的输出缓冲器处于驱动状态。

具体实施方式

图1示出了本发明实施例的输出缓冲器100的功能方块图，可用以驱动显示面板2(例如液晶显示面板)。在一具体例子中，本实施例的输出缓冲器100设于源极驱动器1内，例如设于源极驱动器1的输出级。输出缓冲器100的输入端可从数字模拟转换器(DAC)110接收模拟显示电压，输出缓冲器100的输出端则输出缓冲显示电压至显示面板2。

在本实施例中，输出缓冲器100主要包含放大级电路11与驱动级电路12，其中放大级电路11自数字模拟转换器(DAC)110接收模拟显示电压，放大级电路11所产生的放大显示电压则馈至驱动级电路12，而驱动级电路12所产生的缓冲显示电压则用以驱动显示面板2。本实施例的输出缓冲器100还包含切换器SW，设于放大级电路11与驱动级电路12之间，当输出缓冲器100处于高输出阻抗状态，切换器SW为断开，使得驱动级电路12与放大级电路11彼此电性分离。当输出缓冲器100处于驱动状态，切换器SW为闭合，使得驱动级电路12与放大级电路11彼此电性耦合。根据本实施例的特征之一，输出缓冲器100处于驱动状态时，流经驱动级电路12的大电流并未经过多路复用器，所以不会造成温度的上升，也不需使用大尺寸的多路复用器。

图2示出了图1的输出缓冲器100的电路图。图2所示的输出缓冲器100使用差动(differential)电路架构，然而本发明并不限定于此种架构。如图2所示，输出缓冲器100包含正极性输出缓冲器100A与负极性输出缓冲器100B。详而言之，正极性输出缓冲器100A包含放大级电路11A与驱动级电路12A，其中，放大级电路11A包含差动运算放大器HVOP，具有正输入端(+)与负输入端(-)，其中正输入端(+)自数字模拟转换器(DAC)110接收模拟显示电压Vin1。放大级电路11A还包含串接于电源与地之间的第一晶体管M1与第二晶体管M2。在本实施例中，第一晶体管M1可为P型金属氧化物半导体(PMOS)晶体管，第二晶体管M2可为N型金属氧化物半导体(NMOS)晶体管，第一晶体管M1与第二晶体管M2的漏极连接于中间节点A，并耦接至差动运算放大器HVOP的负输入端(-)，且第一晶体管M1与第二晶体管M2的门极分别耦接至差动运算放大器HVOP的正、负输出端。第一晶体管M1的门极、漏极之间还可耦接有第一电容器CA，且第二晶体管M2的门极、漏极之间还可耦接有第二电容器CB。

本实施例的驱动级电路12A包含串接于电源与地之间的第三晶体管M3与第四晶体管M4。在本实施例中，第三晶体管M3可为P型金属氧化物半导体(PMOS)晶体管，第四晶体管M4可为N型金属氧化物半导体(NMOS)晶体管，第三晶体管M3与第四晶体管M4的漏极连接于输出节点B，并经由第一开关SW1而耦接至中间节点A(或者，差动运算放大器HVOP的负输入端(-))。第三晶体管M3的门极经由第一选择器SEL1而选择耦接至第一晶体管M1的门极(或者，差动运算放大器HVOP的正输出端)或选择耦接至电源。第四晶体管M4的门极经由第二选择器SEL2而选择耦接至第二晶体管M2的门极(或者，差动运算放大器HVOP的负输出端)或选择耦接至地。第三晶体管M3、第四晶体管M4的组件尺寸一般比第一晶体管M1、第二晶体管M2的组件尺寸更大，以便较大的驱动电流得以流经第三晶体管M3、第四晶体管M4。

负极性输出缓冲器100B的电路组成相同于正极性输出缓冲器100A。详而言之，负极性输出缓冲器100B包含放大级电路11B与驱动级电路12B，其中，放大级电路11B包含差动运算放大器LVOP，具有正输入端(+)与负输入端(-)，其中正输入端(+)自数字模拟转换器(DAC)110接收模拟显示电压Vin2。放大级电路11B还包含串接于电源与地之间的第一晶体管M1与第二晶体管M2。在本实施例中，第一晶体管M1可为P型金属氧化物半导体(PMOS)晶体管，第二晶体管M2可为N型金属氧化物半导体(NMOS)晶体管，第一晶体管M1与第二晶体管M2的漏极连接于中间节点A，并耦接至差动运算放大器LVOP的负输入端(-)，且第一晶体管M1与第二晶体管M2的门极分别耦接至差动运算放大器LVOP的正、负输出端。第一晶体管M1的门极、漏极之间还可耦接有第一电容器CA，且第二晶体管M2的门极、漏极之间还可耦接有第二电容器CB。

本实施例的驱动级电路12B包含串接于电源与地之间的第三晶体管M3与第四晶体管M4。在本实施例中，第三晶体管M3可为P型金属氧化物半导体(PMOS)晶体管，第四晶体管M4可为N型金属氧化物半导体(NMOS)晶体管，第三晶体管M3与第四晶体管M4的漏极连接于输出节点B，并经由第一开关SW1而耦接至中间节点A(或者，差动运算放大器HVOP的负输入端(-))。第三晶体管M3的门极经由第一选择器SEL1而选择耦接至第一晶体管M1的门极(或者，差动运算放大器HVOP的正输出端)或选择耦接至电源。第四晶体管M4的门极经由第二选择器SEL2而选择耦接至第二晶体管M2的门极(或者，差动运算放大器HVOP的负输出端)或选择耦接至地。第三晶体管M3、第四晶体管M4的组件尺寸一般比第一晶体管M1、第二晶体管M2的组件尺寸更大，以便较大的驱动电流得以流经第三晶体管M3、第四晶体管M4。此外，本实施例的驱动级电路12还包含第二开关SW2，其两端分别耦接至驱动级电路12A、12B的输出节点B。

根据图1与图2所示的输出缓冲器100，本实施例可依序运作于以下的状态。图3示出了图2的输出缓冲器100处于高输出阻抗状态，此时，正极性输出缓冲器100A与负极性输出缓冲器100B的第一开关SW1、第一选择器SEL1与第二选择器SEL2皆为断开，使得驱动级电路12与放大级电路11彼此电性分离。在高输出阻抗状态下，模拟显示电压Vin1、Vin2分别被差动运算放大器HVOP、LVOP予以放大，并储存电荷于节点A。在此同时，第二开关SW2为闭合，以利显示面板2进行电荷分享(charge sharing)。当高输出阻抗状态结束时，则进入驱动状态。

图4示出了图2的输出缓冲器100处于驱动状态。此时，正极性输出缓冲器100A与负极性输出缓冲器100B的第一开关SW1、第一选择器SEL1与第二选择器SEL2皆为闭合，而第二开关SW2则为断开。于驱动状态下，正极性输出缓冲器100A与负极性输出缓冲器100B的驱动级电路12A、12B驱动显示面板2。相较于传统输出缓冲器的驱动电流会经过多路复用器，因而造成温度的上升；反观本实施例于驱动时的大电流并未经过多路复用器，所以不会造成温度的上升，也不需使用大尺寸的多路复用器。此外，传统输出缓冲器的驱动电流还会经过第一开关SW1，因此需要使用较大的开关；反观本实施例的驱动电流并未经过第一开关SW1，因此仅需使用一般的开关即可。

以上所述仅为本发明的优选实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离发明所揭示的精神下所完成的等效改变或修饰，均应包含在本发明的申请专利范围内。

附图标记列表

1 源极驱动器

11 放大级电路

11A 放大级电路

11B 放大级电路

12 驱动级电路

12A 驱动级电路

12B 驱动级电路

100 输出缓冲器

100A 正极性输出缓冲器

100B 负极性输出缓冲器

110 数字模拟转换器

2 显示面板

HVOP 差动运算放大器

LVOP 差动运算放大器

A 中间节点

B 输出节点

M1 第一晶体管

M2 第二晶体管

M3 第三晶体管

M4 第四晶体管

CA 第一电容器

CB 第二电容器

SW 切换器

SW1 第一开关

SW2 第二开关

SEL1 第一选择器

SEL2 第二选择器

Vin1～Vin2 模拟显示电压

Claims

1.一种输出缓冲器，包含：

一放大级电路，接收模拟显示电压以产生放大显示电压；

一驱动级电路，接收该放大显示电压以产生缓冲显示电压，用以驱动一显示面板；及

一切换器，设于该放大级电路与该驱动级电路之间，当处于高输出阻抗状态时，该切换器为断开，使得该驱动级电路与该放大级电路彼此电性分离，当处于驱动状态时，该切换器为闭合，使得该驱动级电路与该放大级电路彼此电性耦合；

其中，该放大级电路包含一第一晶体管和一第二晶体管，该驱动级电路包含一第三晶体管和一第四晶体管，该第一晶体管与该第二晶体管连接于中间节点，该第三晶体管与该第四晶体管连接于输出节点，该切换器包含一第一选择器和一第二选择器以及连接于该中间节点与该输出节点之间的一第一开关，当处于驱动状态时，该第三晶体管的门极经由该第一选择器耦接至该第一晶体管的门极，该第四晶体管的门极经由该第二选择器耦接至该第二晶体管的门极，该第一开关闭合，驱动电流不经过该第一开关。

2.根据权利要求1所述的输出缓冲器，其中该放大级电路还包含一差动运算放大器，其中一输入端接收该模拟显示电压；

其中该第一晶体管与该第二晶体管串接于电源与地之间，该中间节点耦接至该差动运算放大器的另一输入端。

3.根据权利要求2所述的输出缓冲器，其中该第一晶体管为P型金属氧化物半导体(PMOS)晶体管，该第二晶体管为N型金属氧化物半导体(NMOS)晶体管，该第一晶体管与该第二晶体管的漏极连接于该中间节点，并耦接至该差动运算放大器的负输入端，该差动运算放大器的正输入端接收该模拟显示电压，且该第一晶体管与该第二晶体管的门极分别耦接至该差动运算放大器的正、负输出端。

4.根据权利要求2所述的输出缓冲器，其中该放大级电路更包含：

一第一电容器，耦接于该第一晶体管的门极、漏极之间；及

一第二电容器，耦接于该第二晶体管的门极、漏极之间。

5.根据权利要求2所述的输出缓冲器，其中该第三晶体管与该第四晶体管串接于电源与地之间，该输出节点用以输出该缓冲显示电压。

6.根据权利要求5所述的输出缓冲器，其中该第三晶体管为P型金属氧化物半导体(PMOS)晶体管，该第四晶体管为N型金属氧化物半导体(NMOS)晶体管，且该第三晶体管与该第四晶体管的漏极连接于该输出节点。

7.根据权利要求5所述的输出缓冲器，其中该切换器包含：

该第一选择器，用以选择耦接该第三晶体管至电源或该第一晶体管的其中之一；及

该第二选择器，用以选择耦接该第四晶体管至地或该第二晶体管的其中之一。

8.根据权利要求7所述的输出缓冲器，其中该第一晶体管、第三晶体管为P型金属氧化物半导体(PMOS)晶体管，该第二晶体管、第四晶体管为N型金属氧化物半导体(NMOS)晶体管，该第三晶体管的门极经由该第一选择器而选择耦接至该第一晶体管的门极或选择耦接至电源，且该第四晶体管的门极经由该第二选择器而选择耦接至该第二晶体管的门极或选择耦接至地。

9.根据权利要求5所述的输出缓冲器，其中该第三晶体管、第四晶体管的组件尺寸大于该第一晶体管、第二晶体管的组件尺寸。