CN105070309A - 基于差分存储单元的灵敏放大器 - Google Patents

Abstract

本发明公开了一种基于差分存储单元的灵敏放大器，包括第一、第二路径，锁存单元，输出单元，自适应控制信号产生单元；第一和二路径分别包括预充电单元和选择开关；预充电单元在第一控制信号的控制下对对应的信号输出节点充电；选择开关在第二控制信号的作用下将信号输出节点连接到对应的列线；锁存单元在第三控制信号的控制下对信号输出节点的信号进行锁存；自适应控制信号产生单元的输入端连接两个信号输出节点、输出端输出第二和三控制信号。充电完成后，锁存单元的控制信号的切换自适应灵敏放大器两个信号输出节点的电压变化，使得数据读取时从信号输出节点充电完毕后到完成锁存之间的时间间隔最小化，从而能够最大限度的提高读取速度。

Description

基于差分存储单元的灵敏放大器

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种基于差分存储单元的灵敏放大器。

背景技术

如图1所示，是现有基于差分存储单元的灵敏放大器的电路图；现有基于差分存储单元的灵敏放大器包括：

PMOS管P2和P3为预充电单元，PMOS管P2和P3的栅极都连接控制信号A，源极都接电源电压，漏极分别接信号输出节点net1和节点net2。

NMOS管N2控制信号输出节点net1到列线CL的连接，NMOS管N3控制信号输出节点net2到列线CLb的连接，NMOS管N2和N3的栅极都连接控制信号B。列线CL和CLb互为反相，在读时通过列选择管连到一列上不同状态的两个存储单元。

PMOS管P0、P1和NMOS管N0和N1组成锁存单元，在NMOS管N0和N1的源极和地之间连接有NMOS管N4，NMOS管N4的栅极连接控制信号Bb，控制信号B和Bb为互为反相信号。通过控制信号Bb控制锁存单元的对信号的锁存。

信号输出节点net1和net2分别通过一个反相器实现数据的输出。

如图2所示，是图1的各信号时序图；现有基于差分存储单元的灵敏放大器工作过程为：

在t1时间段，控制信号A切换为低电平，控制信号B切换为高电平，控制信号Bb切换为低电平，PMOS管P2和NMOS管N2组成的第一路径和PMOS管P3和NMOS管N3组成的第二路径都导通实现对信号输出节点net1和net2的充电。

控制信号A切换回高电平时，PMOS管P2和P3断开，信号输出节点net1和net2不再通电，信号输出节点net1和net2会根据列线CL和CLb所连接的存储单元的状态而变化，当对应的存储单元为写入状态时，对应的列线电流为0，对应的信号输出节点电压不变；而当对应的存储单元为擦除状态时，对应的列线会有电流，对应的信号输出节点电压会降低。

当信号输出节点net1和net2的电压读取到对应的存储单元的信息后，通过切换控制信号Bb使NMOS管N4导通，图2中的信号输出节点net1会被快速拉低到地，而信号输出节点net2会被拉高到电源电压电位，实现数据的锁存。

由图1和图2所示可知，为了保证准确读取，在控制信号A切换回高电平后需要间隔一个时间段t2才将控制信号B和Bb进行切换，而控制信号B和Bb需要另外提供，故现有电路的时间段t2不能做到最小，这会不利于读取速度的提高。

发明内容

本发明所要解决的技术问题是提供一种基于差分存储单元的灵敏放大器，能加快读取速度。

为解决上述技术问题，本发明提供的基于差分存储单元的灵敏放大器包括第一路径，第二路径，锁存单元，输出单元，自适应控制信号产生单元。

所述第一路径包括第一预充电单元、第一选择开关，所述第二路径包括第二预充电单元、第二选择开关。

所述第一预充电单元和所述第二预充电单元的控制端都连接第一控制信号，所述第一预充电单元用于在所述第一控制信号的控制下对第一信号输出节点充电，所述第二预充电单元用于在所述第一控制信号的控制下对第二信号输出节点充电。

所述第一选择开关和所述第二选择开关的控制端都连接第二控制信号，所述第一选择开关在所述第二控制信号的作用下将所述第一信号输出节点连接到第一列线，所述第二选择开关在所述第二控制信号的控制下将所述第二信号输出节点连接到第二列线；所述第一列线和所述第二列线连接到存储器的存储单元并互为反相。

所述锁存单元的数据输入端连接到所述第一信号输出节点和所述第二信号输出节点，所述锁存单元的控制端连接第三控制信号，在所述第三控制信号的控制下所述锁存单元对所述第一信号输出节点和所述第二信号输出节点的信号进行锁存。

所述第一信号输出节点和所述第二信号输出节点的数据通过所述输出单元输出。

所述自适应控制信号产生单元的输入端连接所述第一信号输出节点、所述第二信号输出节点和所述第一控制信号，所述自适应控制信号产生单元的输出端输出所述第二控制信号和所述第三控制信号。

当所述第一控制信号切换为使所述第一信号输出节点和所述第二信号输出节点都充电时，通过所述第一控制信号使所述第二控制信号和所述第三控制信号切换，切换后的所述第二控制信号使所述第一选择开关和所述第二选择开关都导通，切换后的所述第三控制信号使所述锁存单元的不进行信号锁存。

当所述第一控制信号切换关断所述第一信号输出节点和所述第二信号输出节点的充电时，通过所述第一信号输出节点的电压、所述第二信号输出节点的电压和所述第一控制信号使所述第二控制信号和所述第三控制信号切换，切换后的所述第二控制信号使所述第一选择开关和所述第二选择开关都断开，切换后的所述第三控制信号使所述锁存单元的进行信号锁存。

进一步的改进是，所述第一预充电单元包括第一PMOS管，所述第一PMOS管的源极接电源电压、栅极接所述第一控制信号、漏极接所述第一信号输出节点。

进一步的改进是，所述第二预充电单元包括第二PMOS管，所述第二PMOS管的源极接电源电压、栅极接所述第一控制信号、漏极接所述第二信号输出节点。

进一步的改进是，所述第一选择开关包括第一NMOS管，所述第一NMOS管的源极接所述第一列线、漏极接所述第一信号输出节点。

进一步的改进是，所述第二选择开关包括第二NMOS管，所述第二NMOS管的源极接所述第二列线、漏极接所述第二信号输出节点。

进一步的改进是，所述自适应控制信号产生单元包括第一与非门、第二与非门、第一反相器和第二反相器。所述第一与非门的第一输入端连接所述第一信号输出节点、第二输入端连接所述第二信号输出节点。所述第二与非门的第一输入端连接所述第一控制信号，所述第二与非门的第二输入端连接所述第一与非门的输出端。所述第一反相器的输入端连接所述第二与非门的输出端，所述第一反相器的输出端输出所述第三控制信号。所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器的输出端输出所述第二控制信号。

进一步的改进是，所述锁存单元包括第三NMOS管、第四NMOS管、第五NMOS管、第三PMOS管和第四PMOS管。所述第三NMOS管的源极、所述第四NMOS管的源极和所述第五NMOS管的漏极连接在一起，所述第五NMOS管的源极接地；所述第三PMOS管的源极和所述第四PMOS管的源极都接电源电压。所述第三NMOS管的漏极、所述第四NMOS管的栅极、所述第三PMOS管的漏极和所述第四PMOS管的栅极都接所述第一信号输出节点。所述第三NMOS管的栅极、所述第四NMOS管的漏极、所述第三PMOS管的栅极和所述第四PMOS管的漏极都接所述第二信号输出节点。所述第五NMOS管的栅极连接所述第三控制信号。

进一步的改进是，所述输出单元包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第一信号输出节点，所述第四反相器的输入端连接所述第二信号输出节点，所述第三反相器的输出端和所述第四反相器的输出端输出一对反相的输出信号。

进一步的改进是，所述第一与非门中连接两个输入端对应于两个第五PMOS管栅极，所述第一信号输出节点或所述第二信号输出节点中的电压和电源电压的差大于所述第五PMOS管的阈值电压时使所述第一与非门的输出信号为“1”，通过降低所述第五PMOS管的阈值电压提高所述第一与非门的切换速度从而提高所述锁存单元的锁定速度。

本发明能使锁存单元的控制信号的切换自适应灵敏放大器两个信号输出节点的电压变化，使得数据读取时从信号输出节点充电完毕后到完成锁存之间的时间间隔最小化，从而能够最大限度的提高读取速度。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有基于差分存储单元的灵敏放大器的电路图；

图2是图1的各信号时序图；

图3是本发明实施例基于差分存储单元的灵敏放大器的电路图；

图4是图3的各信号时序图。

具体实施方式

如图3所示，是本发明实施例基于差分存储单元的灵敏放大器的电路图；本发明实施例基于差分存储单元的灵敏放大器包括第一路径，第二路径，锁存单元，输出单元，自适应控制信号产生单元101。

所述第一路径包括第一预充电单元、第一选择开关，所述第二路径包括第二预充电单元、第二选择开关。

所述第一预充电单元和所述第二预充电单元的控制端都连接第一控制信号A，所述第一预充电单元用于在所述第一控制信号A的控制下对第一信号输出节点net1充电，所述第二预充电单元用于在所述第一控制信号A的控制下对第二信号输出节点net2充电。

较佳选择为，所述第一预充电单元包括第一PMOS管P2，所述第一PMOS管P2的源极接电源电压VDD、栅极接所述第一控制信号A、漏极接所述第一信号输出节点net1。

所述第二预充电单元包括第二PMOS管P3，所述第二PMOS管P3的源极接电源电压VDD、栅极接所述第一控制信号A、漏极接所述第二信号输出节点net2。

所述第一选择开关和所述第二选择开关的控制端都连接第二控制信号B，所述第一选择开关在所述第二控制信号B的作用下将所述第一信号输出节点net1连接到第一列线CL，所述第二选择开关在所述第二控制信号B的控制下将所述第二信号输出节点net2连接到第二列线CLb；所述第一列线CL和所述第二列线CLb连接到存储器的存储单元并互为反相，如所述第一列线CL和所述第二列线CLb在读时通过列选择管连到一列上不同状态的两个存储单元。

较佳选择为，所述第一选择开关包括第一NMOS管N2，所述第一NMOS管N2的源极接所述第一列线CL、漏极接所述第一信号输出节点net1。

所述第二选择开关包括第二NMOS管N3，所述第二NMOS管N3的源极接所述第二列线CLb、漏极接所述第二信号输出节点net2。

所述锁存单元的数据输入端连接到所述第一信号输出节点net1和所述第二信号输出节点net2，所述锁存单元的控制端连接第三控制信号Bb，在所述第三控制信号Bb的控制下所述锁存单元对所述第一信号输出节点net1和所述第二信号输出节点net2的信号进行锁存。

较佳为，所述锁存单元包括第三NMOS管N0、第四NMOS管N1、第五NMOS管N4、第三PMOS管P0和第四PMOS管P1。

所述第三NMOS管N0的源极、所述第四NMOS管N1的源极和所述第五NMOS管N4的漏极连接在一起，所述第五NMOS管N4的源极接地；所述第三PMOS管P0的源极和所述第四PMOS管P1的源极都接电源电压VDD。

所述第三NMOS管N0的漏极、所述第四NMOS管N1的栅极、所述第三PMOS管P0的漏极和所述第四PMOS管P1的栅极都接所述第一信号输出节点net1。

所述第三NMOS管N0的栅极、所述第四NMOS管N1的漏极、所述第三PMOS管P0的栅极和所述第四PMOS管P1的漏极都接所述第二信号输出节点net2。

所述第五NMOS管N4的栅极连接所述第三控制信号Bb。

所述第一信号输出节点net1和所述第二信号输出节点net2的数据通过所述输出单元输出。较佳选择为，所述输出单元包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第一信号输出节点net1，所述第四反相器的输入端连接所述第二信号输出节点net2，所述第三反相器的输出端和所述第四反相器的输出端输出一对反相的输出信号Dout。

所述自适应控制信号产生单元101的输入端连接所述第一信号输出节点net1、所述第二信号输出节点net2和所述第一控制信号A，所述自适应控制信号产生单元101的输出端输出所述第二控制信号B和所述第三控制信号Bb；

当所述第一控制信号A切换为使所述第一信号输出节点net1和所述第二信号输出节点net2都充电时，通过所述第一控制信号A使所述第二控制信号B和所述第三控制信号Bb切换，切换后的所述第二控制信号B使所述第一选择开关和所述第二选择开关都导通，切换后的所述第三控制信号Bb使所述锁存单元的不进行信号锁存。

当所述第一控制信号A切换关断所述第一信号输出节点net1和所述第二信号输出节点net2的充电时，通过所述第一信号输出节点net1、所述第二信号输出节点net2和所述第一控制信号A使所述第二控制信号B和所述第三控制信号Bb切换，切换后的所述第二控制信号B使所述第一选择开关和所述第二选择开关都断开，切换后的所述第三控制信号Bb使所述锁存单元的进行信号锁存。

较佳选择为，所述自适应控制信号产生单元101包括第一与非门M1、第二与非门M2、第一反相器M3和第二反相器M4。

所述第一与非门M1的第一输入端连接所述第一信号输出节点net1、第二输入端连接所述第二信号输出节点net2。

所述第二与非门的第一输入端连接所述第一控制信号A，所述第二与非门的第二输入端连接所述第一与非门M1的输出端。

所述第一反相器M3的输入端连接所述第二与非门M2的输出端，所述第一反相器M3的输出端输出所述第三控制信号Bb。

所述第二反相器M4的输入端连接所述第一反相器M3的输出端，所述第二反相器M4的输出端输出所述第二控制信号B。

较佳为，所述第一与非门中连接两个输入端对应于两个第五PMOS管栅极，所述第一信号输出节点或所述第二信号输出节点中的电压和电源电压的差大于所述第五PMOS管的阈值电压时使所述第一与非门M1的输出信号为“1”，通过降低所述第五PMOS管的阈值电压提高所述第一与非门M1的切换速度从而提高所述锁存单元的锁定速度。

如图4所示，是图3的各信号时序图；本发明实施例基于差分存储单元的灵敏放大器的工作原理和过程为：

首先本发明实施例仅需外部提供一段时序即第一控制信号A，第二控制信号B和和第三控制信号Bb都由信号A控制产生。

原理为：第一控制信号A置低，则第二控制信号B和和第三控制信号Bb分别置高和置低。第一PMOS管P2、第二PMOS管P3、第一NMOS管N2和第二NMOS管N3都打开，开始预充电过程。

待第一控制信号A置高后，预充电结束。此时若第一列线CL一路电流大，第二列线CLb一路电流小，则对应的第一信号输出节点net1被拉低(反之第二信号输出节点net2被拉低)，节点net1或net2中的低电压使第一与非门M1的第五PMOS管打开并输出信号“1”；第二与非门M2的两个输入端都为高电平，使得和第一控制信号A为低电平相比，第二控制信号B和和第三控制信号Bb状态翻转，第一NMOS管N2和第二NMOS管N3关断，第五NMOS管N4打开，第五NMOS管打开后会迅速将第一信号输出节点net1拉到地电位VSS，第一信号输出节点net1为低电位后也会使第四PMOS管P1打开使得第二信号输出节点net2则会通过被拉到电源电压VDD，最后通过输出单元输出信号Dout作为读出数据。

本发明实施例中第一与非门M1中连接两个输入端的第五PMOS管采用阈值电压较低PMOS管即plowvt管，能够通过降低第五PMOS管的阈值电压来提高锁定速度从而缩小第一控制信号A置高后到锁定之间的时间间隔t2，同时不会对锁存单元的性能造成影响，最后能提高读取速度。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (9)

1.一种基于差分存储单元的灵敏放大器，其特征在于，包括第一路径，第二路径，锁存单元，输出单元，自适应控制信号产生单元；

所述第一路径包括第一预充电单元、第一选择开关，所述第二路径包括第二预充电单元、第二选择开关；

所述第一预充电单元和所述第二预充电单元的控制端都连接第一控制信号，所述第一预充电单元用于在所述第一控制信号的控制下对第一信号输出节点充电，所述第二预充电单元用于在所述第一控制信号的控制下对第二信号输出节点充电；

所述第一选择开关和所述第二选择开关的控制端都连接第二控制信号，所述第一选择开关在所述第二控制信号的作用下将所述第一信号输出节点连接到第一列线，所述第二选择开关在所述第二控制信号的控制下将所述第二信号输出节点连接到第二列线；所述第一列线和所述第二列线连接到存储器的存储单元并互为反相；

所述锁存单元的数据输入端连接到所述第一信号输出节点和所述第二信号输出节点，所述锁存单元的控制端连接第三控制信号，在所述第三控制信号的控制下所述锁存单元对所述第一信号输出节点和所述第二信号输出节点的信号进行锁存；

所述第一信号输出节点和所述第二信号输出节点的数据通过所述输出单元输出；

所述自适应控制信号产生单元的输入端连接所述第一信号输出节点、所述第二信号输出节点和所述第一控制信号，所述自适应控制信号产生单元的输出端输出所述第二控制信号和所述第三控制信号；

当所述第一控制信号切换为使所述第一信号输出节点和所述第二信号输出节点都充电时，通过所述第一控制信号使所述第二控制信号和所述第三控制信号切换，切换后的所述第二控制信号使所述第一选择开关和所述第二选择开关都导通，切换后的所述第三控制信号使所述锁存单元的不进行信号锁存；

当所述第一控制信号切换关断所述第一信号输出节点和所述第二信号输出节点的充电时，通过所述第一信号输出节点的电压、所述第二信号输出节点的电压和所述第一控制信号使所述第二控制信号和所述第三控制信号切换，切换后的所述第二控制信号使所述第一选择开关和所述第二选择开关都断开，切换后的所述第三控制信号使所述锁存单元的进行信号锁存。

2.如权利要求1所述的基于差分存储单元的灵敏放大器，其特征在于：所述第一预充电单元包括第一PMOS管，所述第一PMOS管的源极接电源电压、栅极接所述第一控制信号、漏极接所述第一信号输出节点。

3.如权利要求1所述的基于差分存储单元的灵敏放大器，其特征在于：所述第二预充电单元包括第二PMOS管，所述第二PMOS管的源极接电源电压、栅极接所述第一控制信号、漏极接所述第二信号输出节点。

4.如权利要求1所述的基于差分存储单元的灵敏放大器，其特征在于：所述第一选择开关包括第一NMOS管，所述第一NMOS管的源极接所述第一列线、漏极接所述第一信号输出节点。

5.如权利要求1所述的基于差分存储单元的灵敏放大器，其特征在于：所述第二选择开关包括第二NMOS管，所述第二NMOS管的源极接所述第二列线、漏极接所述第二信号输出节点。

6.如权利要求1所述的基于差分存储单元的灵敏放大器，其特征在于：所述自适应控制信号产生单元包括第一与非门、第二与非门、第一反相器和第二反相器；

所述第一与非门的第一输入端连接所述第一信号输出节点、第二输入端连接所述第二信号输出节点；

所述第二与非门的第一输入端连接所述第一控制信号，所述第二与非门的第二输入端连接所述第一与非门的输出端；

所述第一反相器的输入端连接所述第二与非门的输出端，所述第一反相器的输出端输出所述第三控制信号；

所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器的输出端输出所述第二控制信号。

7.如权利要求6所述的基于差分存储单元的灵敏放大器，其特征在于：所述第一与非门中连接两个输入端对应于两个第五PMOS管栅极，所述第一信号输出节点或所述第二信号输出节点中的电压和电源电压的差大于所述第五PMOS管的阈值电压时使所述第一与非门的输出信号为“1”，通过降低所述第五PMOS管的阈值电压提高所述第一与非门的切换速度从而提高所述锁存单元的锁定速度。

8.如权利要求1所述的基于差分存储单元的灵敏放大器，其特征在于：所述锁存单元包括第三NMOS管、第四NMOS管、第五NMOS管、第三PMOS管和第四PMOS管；

所述第三NMOS管的源极、所述第四NMOS管的源极和所述第五NMOS管的漏极连接在一起，所述第五NMOS管的源极接地；所述第三PMOS管的源极和所述第四PMOS管的源极都接电源电压；

所述第三NMOS管的漏极、所述第四NMOS管的栅极、所述第三PMOS管的漏极和所述第四PMOS管的栅极都接所述第一信号输出节点；

所述第三NMOS管的栅极、所述第四NMOS管的漏极、所述第三PMOS管的栅极和所述第四PMOS管的漏极都接所述第二信号输出节点；

所述第五NMOS管的栅极连接所述第三控制信号。

9.如权利要求1所述的基于差分存储单元的灵敏放大器，其特征在于：所述输出单元包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第一信号输出节点，所述第四反相器的输入端连接所述第二信号输出节点，所述第三反相器的输出端和所述第四反相器的输出端输出一对反相的输出信号。