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CN104967094B - 一种过温保护电路 - Google Patents

一种过温保护电路 Download PDF

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Abstract

本发明公开了一种过温保护电路，包括：恒定电流产生电路，输出控制电路，输出整形电路，NPN晶体管Q0为控制开关管，滞回控制管M4管既可以为NMOS管也可以为PMOS管，通过过温后引入额外的电流实现温度的滞回，且可以通过调节M4管的宽长比设置滞回温度的大小，本发明提出的过温保护电路结构简单，无需任何高精度的电压比较器，所用器件数量少，输出精度高，能准确的在热关断温度阈值点产生关断信号，便于调试，且具有温度滞回功能，滞回温度设置灵活，防止热振荡现象的产生，非常适合于在电源和驱动电路等芯片中使用。

Description

一种过温保护电路
技术领域
本发明涉及一种用于电子电路中的过温保护电路，适用于模拟集成电路领域。
背景技术
随着集成电路技术的不断发展，集成电路的集成度不断增大，单块芯片上集成的元件数目越来越多，芯片的功耗不断增大，芯片局部温度的升高过快，过高的温度会严重影响芯片工作的性能和可靠性，甚至于会对芯片产生永久性的损害。
为了避免温度过高对芯片造成的伤害，一般芯片中都会引入过温保护电路，当芯片温度达到一定值时使芯片停止工作，让芯片降温。
图1为传统的利用二极管实现的过温保护电路，利用了二极管导通电压随温度的升高而下降的特性，采用将4个二极管串联作为温度传感器，芯片工作时随着芯片温度的升高，A点的电压会下降，为了更好地设置参考电压，取VREF＝(VT++VT-)/2，式中VT+和VT-分别表示迟滞比较器的上跳变点电压和下跳变点电压，若A点电压低于下跳变点电压则电路输出高电平，表明芯片工作温度异常，芯片停止工作，若A点电压高于上跳变点电压则电路输出低电平，表明芯片工作温度正常，解除过温保护，相当于当芯片温度超过VA＝VT-对应的温度时过温保护电路对芯片进行过温保护，当温度下降到VA＝VT+对应的温度时再对芯片解除过温保护，芯片重新开始正常工作，实现了温度的滞回。图2为传统的利用NPN管实现的过温保护电路，工作原理类似，通过M4管和电阻R2实现温度的滞回。
传统方案的缺陷在于：传统方案需要设计迟滞比较器电路，迟滞比较器必须要有较高的分辨率，且在高温下也能稳定工作，迟滞比较器的上下跳变点电压易受温度的影响而变化，因此电路输出精度不高，且结构比较复杂，使用元器件数目较多，占用版图面积较大，实现代价比较大。
发明内容
为了解决传统过温保护方案的电路结构较为复杂，输出精度不高，需要用到迟滞比较器且版图面积较大等的缺陷，本发明提出了一种电路结构简单，无需任何比较器的具有温度滞回功能的过温保护电路。
为实现上述发明目的，本发明提供一种过温保护电路，包括：恒定电流产生电路，输出控制电路，输出整形电路，其中，
所述的恒定电流产生电路包括：第二电阻R2、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1和第二PMOS管MP2，其中第二电阻R2的一端与电源电压VCC相连，第二NMOS管MN2的栅极与漏极相连，并且与第二电阻R2的另一端和第三NMOS管MN3的栅极相连，第一PMOS管MP1的栅极和漏极相连，并与第二PMOS管MP2的栅极相连，第一PMOS管MP1的漏极和第三NMOS管MN3的漏极相连，第一PMOS管MP1和第二PMOS管MP2的源极接电源电压，第二NMOS管MN2和第三NMOS管MN3的源极接地电位；
所述的输出控制电路包括：第一电阻R1、第五NMOS管MN5、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、滞回控制管M4和NPN晶体管Q0，其中，第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的栅极均与第二PMOS管MP2的栅极相连，第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的源极与电源电压VCC相连，第五NMOS管MN5的漏极与第五PMOS管MP5的漏极相连，第五NMOS管MN5的源极与地电位相连；
所述的输出整形电路包括：第六NMOS管MN6、第七NMOS管MN7、第六PMOS管MP6和第七PMOS管MP7，第六PMOS管MP6的栅极和第六NMOS管MN6的栅极相连，并和第五NMOS管MN5的漏极相连，第七PMOS管MP7的栅极和第七NMOS管MN7的栅极相连，并分别和第六PMOS管MP6和第六NMOS管MN6的漏极相连，第七PMOS管MP7的漏极和第七NMOS管MN7的漏极相连，并作为过温保护电路的输出端，第六PMOS管MP6、第七PMOS管MP7的源极和电源电压相连，第六NMOS管MN6、第七NMOS管MN7的源极和地电位相连。
作为优选方式，所述输出控制电路中的第一电阻R1为定值电阻，NPN晶体管Q0为控制开关管，其导通压降VBE具有负温度系数，第一电阻R1的一端与NPN管Q0的基极相连，并且产生第一电压节点A，Q0管的集电极与第四PMOS管MP4的漏极和第五NMOS管MN5的栅极相连，第一电阻R1的另一端和Q0管的发射极均与地电位相连。
作为优选方式，所述滞回控制管M4管为NMOS管，栅极与过温保护电路的输出端相连，漏极与第三PMOS管MP3的漏极相连，源极与NPN晶体管Q0的基极相连。
作为优选方式，所述滞回控制管M4管为PMOS管，栅极分别与第六NMPS管MN6和第六PMOS管MP6的漏极相连，源极与第三PMOS管MP3的漏极相连，漏极与NPN晶体管Q0的基极相连。
作为优选方式，所述NPN晶体管Q0放置在芯片中最易发热的元件附近。
作为优选方式，所述最易发热的元件为功率器件和感性负载。
本发明的有益效果为：本发明提出的过温保护电路结构简单，无需任何高精度的电压比较器，所用器件数量少，输出精度高，能准确的在热关断温度阈值点产生关断信号，便于调试，且具有温度滞回功能，滞回控制管M4管既可以为NMOS管也可以为PMOS管，通过过温后引入额外的电流实现温度的滞回，且可以通过调节M4管的宽长比设置滞回温度的大小，滞回温度设置灵活，防止热振荡现象的产生，非常适合于在电源和驱动电路等芯片中使用。
附图说明
图1是传统的利用二极管实现的过温保护电路原理图。
图2是传统的利用NPN管实现的过温保护电路原理图。
图3是本发明的过温保护电路实施例1的电路图。
图4是本发明的过温保护电路实施例2的电路图。
图5是本发明的过温保护电路实施例1的仿真波形图。
其中，1为恒定电流产生电路，2为输出控制电路，3为输出整形电路。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图3所示，一种过温保护电路，包括：恒定电流产生电路1，输出控制电路2，输出整形电路3，其中，
恒定电流产生电路1包括：第二电阻R2、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1和第二PMOS管MP2，其中第二电阻R2的一端与电源电压VCC相连，第二NMOS管MN2的栅极与漏极相连，并且与第二电阻R2的另一端和第三NMOS管MN3的栅极相连，第一PMOS管MP1的栅极和漏极相连，并与第二PMOS管MP2的栅极相连，第一PMOS管MP1的漏极和第三NMOS管MN3的漏极相连，第一PMOS管MP1和第二PMOS管MP2的源极接电源电压，第二NMOS管MN2和第三NMOS管MN3的源极接地电位；
如图3所示，输出控制电路2包括：第一电阻R1、第五NMOS管MN5、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、滞回控制管M4和NPN晶体管Q0，其中，第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的栅极均与第二PMOS管MP2的栅极相连，第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的源极与电源电压VCC相连，第五NMOS管MN5的漏极与第五PMOS管MP5的漏极相连，第五NMOS管MN5的源极与地电位相连；
输出整形电路3包括：第六NMOS管MN6、第七NMOS管MN7、第六PMOS管MP6和第七PMOS管MP7，第六PMOS管MP6的栅极和第六NMOS管MN6的栅极相连，并和第五NMOS管MN5的漏极相连，第七PMOS管MP7的栅极和第七NMOS管MN7的栅极相连，并分别和第六PMOS管MP6和第六NMOS管MN6的漏极相连，第七PMOS管MP7的漏极和第七NMOS管MN7的漏极相连，并作为过温保护电路的输出端，第六PMOS管MP6、第七PMOS管MP7的源极和电源电压相连，第六NMOS管MN6、第七NMOS管MN7的源极和地电位相连。
输出控制电路中的第一电阻R1为定值电阻，控制管Q0管为NPN晶体管，其导通压降VBE具有负温度系数，第一电阻的一端与NPN管Q0的基极相连，并且产生第一电压节点A，Q0管的集电极与第四PMOS管MP4的漏极和第五NMOS管MN5的栅极相连，第一电阻R1的另一端和Q0管的发射极均与地电位相连。
如图3所示，滞回控制管M4管为NMOS管，栅极与过温保护电路的输出端相连，漏极与第三PMOS管MP3的漏极相连，源极与NPN晶体管Q0的基极相连。
所述NPN晶体管Q0放置在芯片中最易发热的元件附近。所述最易发热的元件为功率器件和感性负载。
在本发明的实施例1中，上述过温保护电路的工作原理如下：
MN2管和MN3管、MP1管和MP2管分别组成电流镜结构，产生的电流为保护电路提供电流偏置，芯片未过温时电路输出Vout为低电平，此时滞回控制管M4管截止，如果将热关断温度阈值点设置为T0，则应调节MP2管的宽长比，使得电阻R1阻值满足：
式中VBE为Q0管在T0温度时的BE结导通压降，I1为MP2管的漏极电流。
当芯片温度低于热关断温度阈值点T0时，由于Q0管的BE结导通电压VBE具有负温度系数，因此此时节点A的电位VA小于Q0管的导通压降VBE，Q0管截止，MN5管导通，此时MN5管的漏极电位为低电平，经过输出整形电路后电路输出低电平控制信号，表明芯片工作温度正常。
由于Q0管的BE结导通电压VBE的负温度特性，随着温度的升高，VBE的值将会降低，但只要温度没有超过热关断阈值点T0，VA始终小于Q0管的导通压降，Q0管将会始终截止，MN5管将会始终导通，过温保护电路输出低电平控制信号，芯片电路工作正常。
当温度超过热关断阈值点时，VBE的值继续降低，此时节点A的电位VA大于Q0管的导通电压VBE，Q0管导通，MN5管截止，MN5管的漏极电位为高电平，经过输出整形电路后过温保护电路输出高电平控制信号，表明芯片工作温度异常，这时滞回控制管M4管的栅极电位为高电平，M4管导通，这样增大了A点的电位，进一步使得Q0管导通。这时Q0管的栅极电压VA变为：
VA＝(I1+I2)·R1＞I1·R1 (2)
从式(1)(2)可以看出，要解除过温保护，需要A点电位VA重新小于Q0管的导通压降VBE，从而使得Q0管截止。但由于过温之后A点的电位比过温前提升了，这样由Q0管的导通压降VBE的负温特性可知只有温度降至更低温度点T1(T1<T0)时才能重新关闭Q0晶体管，解除过温保护。T0温度与T1温度之差就是迟滞温度。可以通过改变滞回控制管M4管的宽长比改变I2的值从而改变温度点T1的值，达到调节滞回温度值的目的。
图5为本发明的过温保护电路实施例1的仿真波形图，仿真温度由-50℃到200℃，由图可以知道当芯片局部温度高于140℃时，过温保护电路开始输出高电平，显示芯片工作温度异常，使得芯片停止工作，但是当芯片温度降低到120℃时过温保护电路才会开始输出低电平，芯片重新开始正常工作，中间有20℃的滞回温度，有效防止了芯片的热振荡的产生。
实施例2
在本发明的实施例2中，如图4所示，上述过温保护电路的工作原理如下：
本例的工作原理与实施例1类似，区别在于将实施例1中的滞回控制管M4管由NMOS管替换为PMOS管，PMOS管的栅极分别和第六NMOS管以及第六PMOS管的漏极相连，源极和第三PMOS管的漏极相连，漏极和Q0管的基极相连。
当芯片温度低于热关断温度阈值点T0时，过温保护输出低电平，此时M4管的栅极电压为高电平，M4管截止，当温度超过热关断温度阈值点T0时，过温保护输出高电平，表示芯片工作温度异常，此时M4管的栅极电压为低电平，M4管导通，增大了A点的电位，进一步使得Q0管导通，产生了温度迟滞，因此可以获得与实施例1相似的效果，通过调整M4管的宽长比可以调节滞回温度值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (4)

1.一种过温保护电路，其特征在于，包括：恒定电流产生电路，输出控制电路，输出整形电路，其中，
所述的恒定电流产生电路包括：第二电阻R2、第二NMOS管MN2、第三NMOS管MN3、第一PMOS管MP1和第二PMOS管MP2，其中第二电阻R2的一端与电源电压VCC相连，第二NMOS管MN2的栅极与漏极相连，并且与第二电阻R2的另一端和第三NMOS管MN3的栅极相连，第一PMOS管MP1的栅极和漏极相连，并与第二PMOS管MP2的栅极相连，第一PMOS管MP1的漏极和第三NMOS管MN3的漏极相连，第一PMOS管MP1和第二PMOS管MP2的源极接电源电压，第二NMOS管MN2和第三NMOS管MN3的源极接地电位；第二PMOS管MP2的漏极连接第一电阻R1的一端；
所述的输出控制电路包括：第一电阻R1、第五NMOS管MN5、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、滞回控制管M4和NPN晶体管Q0，其中，第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的栅极均与第二PMOS管MP2的栅极相连，第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的源极与电源电压VCC相连，第五NMOS管MN5的漏极与第五PMOS管MP5的漏极相连，第五NMOS管MN5的源极与地电位相连；
所述的输出整形电路包括：第六NMOS管MN6、第七NMOS管MN7、第六PMOS管MP6和第七PMOS管MP7，第六PMOS管MP6的栅极和第六NMOS管MN6的栅极相连，并和第五NMOS管MN5的漏极相连，第七PMOS管MP7的栅极和第七NMOS管MN7的栅极相连，并分别和第六PMOS管MP6和第六NMOS管MN6的漏极相连，第七PMOS管MP7的漏极和第七NMOS管MN7的漏极相连，并作为过温保护电路的输出端，第六PMOS管MP6、第七PMOS管MP7的源极和电源电压相连，第六NMOS管MN6、第七NMOS管MN7的源极和地电位相连；
第一电阻R1的一端与NPN管Q0的基极相连，并且产生第一电压节点A，Q0管的集电极与第四PMOS管MP4的漏极和第五NMOS管MN5的栅极相连，第一电阻R1的另一端和Q0管的发射极均与地电位相连，所述滞回控制管M4管为NMOS管，栅极与过温保护电路的输出端相连，漏极与第三PMOS管MP3的漏极相连，源极与NPN晶体管Q0的基极相连；或者，所述滞回控制管M4管为PMOS管，栅极分别与第六NMPS管MN6和第六PMOS管MP6的漏极相连，源极与第三PMOS管MP3的漏极相连，漏极与NPN晶体管Q0的基极相连。
2.根据权利要求1所述的一种过温保护电路，其特征在于：所述输出控制电路中的第一电阻R1为定值电阻，NPN晶体管Q0为控制开关管，其导通压降VBE具有负温度系数。
3.根据权利要求1所述的一种过温保护电路，其特征在于：所述NPN晶体管Q0放置在芯片中最易发热的元件附近。
4.根据权利要求3所述的一种过温保护电路，其特征在于：所述最易发热的元件为功率器件和感性负载。
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