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CN104779302A - 薄膜晶体管及其制作方法、阵列基板、显示装置 - Google Patents

薄膜晶体管及其制作方法、阵列基板、显示装置 Download PDF

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CN104779302A
CN104779302A CN201510236089.6A CN201510236089A CN104779302A CN 104779302 A CN104779302 A CN 104779302A CN 201510236089 A CN201510236089 A CN 201510236089A CN 104779302 A CN104779302 A CN 104779302A
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film
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孔祥春
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Abstract

本发明提供了一种薄膜晶体管及其制作方法、阵列基板、显示装置，属于薄膜晶体管技术领域。薄膜晶体管的制作方法包括：在形成所述薄膜晶体管的半导体层之后，采用不与酸性溶液发生反应的导电膜层在所述半导体层上形成保护层；在所述保护层上形成所述薄膜晶体管的源电极和漏电极；利用干法刻蚀去除所述源电极、漏电极之间间隙与半导体层对应区域的保护层，暴露出所述区域的半导体层。本发明的技术方案能够较好地保护Oxide薄膜晶体管的氧化物半导体，并且比现有的ESL方法减少一次构图工艺；与现有ESL结构的Oxide薄膜晶体管相比，沟道尺寸可以更小，有利于Oxide薄膜晶体管阵列基板开口率的提高和在高PPI产品中应用。

Description

薄膜晶体管及其制作方法、阵列基板、显示装置
技术领域
本发明涉及薄膜晶体管技术领域，特别是指一种薄膜晶体管及其制作方法、阵列基板、显示装置。
背景技术
近年来，显示技术得到快速发展，薄膜晶体管技术由原来的a-Si(非晶硅)薄膜晶体管发展到现在的LTPS(低温多晶硅)薄膜晶体管、Oxide(氧化物)薄膜晶体管等。
目前广泛应用的Oxide薄膜晶体管采用氧化物半导体作为有源层，具有迁移率大、开态电流高、开关特性更优、均匀性更好的特点，可以适用于需要快速响应和较大电流的应用，如高频、高分辨率、大尺寸的显示器以及有机发光显示器等。
现有Oxide薄膜晶体管的结构有刻蚀阻挡(ESL)和背沟道刻蚀(BCE)两种类型。ESL方法即是在氧化物半导体层上制作刻蚀阻挡层，并刻蚀过孔连接源漏电极和有源层，该方法能较好地保护氧化物半导体，但增加了一次构图工艺，使得薄膜晶体管的制作工艺复杂、成本提高，并且该方法限制了薄膜晶体管的沟道尺寸，原因是过孔之间的距离必须能满足过孔和源漏金属层的工艺能力，这就限制Oxide薄膜晶体管阵列基板开口率的提高和在高PPI(像素密度)产品中应用；而BCE方法虽然省去了刻蚀阻挡层的构图工艺，但不能很好地保护氧化物半导体，对刻蚀工艺的技术要求比较高，并且容易导致氧化物半导体特性不稳定，难以大范围推广。
发明内容
本发明要解决的技术问题是提供一种薄膜晶体管及其制作方法、阵列基板、显示装置，能够较好地保护Oxide薄膜晶体管的氧化物半导体，并且比现有的ESL方法减少一次构图工艺；与现有ESL结构的Oxide薄膜晶体管相比，沟道尺寸可以更小，有利于Oxide薄膜晶体管阵列基板开口率的提高和在高PPI产品中应用。
为解决上述技术问题，本发明的实施例提供技术方案如下：
一方面，提供一种薄膜晶体管的制作方法，包括：
在形成所述薄膜晶体管的半导体层之后，采用不与酸性溶液发生反应的导电膜层在所述半导体层上形成保护层；
在所述保护层上形成所述薄膜晶体管的源电极和漏电极；
利用干法刻蚀去除所述源电极、漏电极之间间隙与半导体层对应区域的保护层，暴露出所述区域的半导体层。
进一步地，所述导电膜层为非晶碳膜。
进一步地，所述利用干法刻蚀去除所述源电极、漏电极之间间隙与半导体层对应区域的保护层的步骤包括：
对所述源电极、漏电极之间间隙与半导体层对应区域的保护层进行氧等离子体刻蚀，去除所述区域的保护层。
进一步地，采用非晶碳膜形成保护层的步骤包括：
采用溅射方式在形成有薄膜晶体管的半导体层的基板上形成所述保护层，其中，溅射靶材采用纯度大于99.99％的石墨，溅射腔室内的真空度为0.1-100×10-3Pa，工作气压为0.1-1Pa，工艺气体流量为25mL/min(sccm)，石墨靶材的功率为1-2kW。
本发明实施例还提供了一种薄膜晶体管，包括：
半导体层；
位于所述半导体层上的源电极和漏电极；
所述半导体层包括与所述源电极对应的源极区、与所述漏电极对应的漏极区、以及位于所述源极区和漏极区之间并与所述源电极和漏电极之间间隙对应的间隙区，其中，所述源极区与所述源电极之间、所述漏极区与所述漏电极之间均通过不与酸性溶液发生反应的导电膜层连接。
进一步地，所述导电膜层为非晶碳膜。
进一步地，所述非晶碳膜的厚度为10-1000nm。
进一步地，所述非晶碳膜的电阻率为1×10-6-6×10-5Ω·m。
进一步地，所述间隙区的电阻率为1.06-1.09Ω·m，所述源极区和漏极区的电阻率不大于1×10-5Ω·m。
本发明实施例还提供了一种阵列基板，包括上述的薄膜晶体管。
本发明实施例还提供了一种显示装置，包括上述的阵列基板。
本发明的实施例具有以下有益效果：
上述方案中，采用不与酸性溶液发生反应且能够采用干法刻蚀去除的导电膜层在半导体层上形成保护层，保护层可以避免源漏极刻蚀液对氧化物半导体层的不利影响，能够较好地保护氧化物半导体；由于保护层具有良好的导电性能，因此不必对保护层单独进行构图来形成连接源电极、漏电极和半导体层的过孔，只需要在形成源电极和漏电极后，利用干法刻蚀去除源电极和漏电极之间间隙与半导体层对应区域的保护层，形成薄膜晶体管的沟道，与现有的ESL方法，减少一次构图工艺；另外，在干法刻蚀去除源电极和漏电极之间间隙与半导体层对应区域的保护层形成薄膜晶体管的沟道时，薄膜晶体管沟道的大小由干法刻蚀中所采用气流的大小与刻蚀时间来调节，不再受过孔和源漏金属层工艺能力的限制，与现有ESL结构的Oxide薄膜晶体管相比，沟道尺寸可以更小，有利于Oxide薄膜晶体管阵列基板开口率的提高和在高PPI产品中应用。
附图说明
图1为本发明实施例形成薄膜晶体管的栅电极后的示意图；
图2为本发明实施例形成薄膜晶体管的有源层后的示意图；
图3为本发明实施例形成保护层后的示意图；
图4为本发明实施例形成薄膜晶体管的源电极和漏电极后的示意图；
图5为本发明实施例去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层后的示意图；
图6为本发明实施例形成钝化层后的示意图；
图7为本发明实施例形成像素电极后的示意图。
附图标记
1基板    2栅电极    3栅绝缘层  4半导体层
5保护层  6源电极    7漏电极    8钝化层
9平坦层  10像素电极
具体实施方式
为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明的实施例提供一种薄膜晶体管及其制作方法、阵列基板、显示装置，能够较好地保护Oxide薄膜晶体管的氧化物半导体，并且比现有的ESL方法减少一次构图工艺；与现有ESL结构的Oxide薄膜晶体管相比，沟道尺寸可以更小，有利于Oxide薄膜晶体管阵列基板开口率的提高和在高PPI产品中应用。
实施例一
本实施例提供了一种薄膜晶体管的制作方法，包括：
在形成薄膜晶体管的半导体层之后，采用不与酸性溶液发生反应的导电膜层在所述半导体层上形成保护层；
在所述保护层上形成所述薄膜晶体管的源电极和漏电极；
利用干法刻蚀去除所述源电极、漏电极之间间隙与半导体层对应区域的保护层，暴露出所述区域的半导体层。
本实施例采用不与酸性溶液发生反应且能够采用干法刻蚀去除的导电膜层在半导体层上形成保护层，保护层可以避免源漏极刻蚀液对氧化物半导体层的不利影响，能够较好地保护氧化物半导体；由于保护层具有良好的导电性能，因此不必对保护层单独进行构图来形成连接源电极、漏电极和半导体层的过孔，只需要在形成源电极和漏电极后，利用干法刻蚀去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层，形成薄膜晶体管的沟道，与现有的ESL方法，减少一次构图工艺；另外，在干法刻蚀去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层形成薄膜晶体管的沟道时，薄膜晶体管沟道的大小由干法刻蚀中所采用气流的大小与刻蚀时间来调节，不再受过孔和源漏金属层工艺能力的限制，与现有ESL结构的Oxide薄膜晶体管相比，沟道尺寸可以更小，有利于Oxide薄膜晶体管阵列基板开口率的提高和在高PPI产品中应用。
具体地，所述导电膜层为非晶碳膜。
进一步地，所述利用干法刻蚀去除所述源电极、漏电极之间间隙与半导体层对应区域的保护层包括：
对所述源电极、漏电极之间间隙与半导体层对应区域的保护层进行氧等离子体刻蚀，去除所述区域的保护层。
进一步地，采用非晶碳膜形成保护层包括：
采用溅射方式在形成有薄膜晶体管的半导体层的基板上形成所述保护层，其中，溅射靶材采用纯度大于99.99％的石墨，溅射腔室内的真空度为0.1-100×10-3Pa，工作气压为0.1-1Pa，工艺气体流量为25mL/min(sccm)，石墨靶材的功率为1-2kW。
实施例二
本发明实施例还提供了一种薄膜晶体管，包括：
半导体层；
位于所述半导体层上的源电极和漏电极；
所述半导体层包括与所述源电极对应的源极区、与所述漏电极对应的漏极区、以及位于所述源极区和漏极区之间并与所述源电极和漏电极之间间隙对应的间隙区，其中，所述源极区与所述源电极之间、所述漏极区与所述漏电极之间均通过不与酸性溶液发生反应的导电膜层连接。
本实施例在源电极与源极区之间、漏电极与漏极区之间通过不与酸性溶液发生反应且能够采用干法刻蚀去除的导电膜层连接，保护层可以避免源漏极刻蚀液对氧化物半导体层的不利影响，能够较好地保护氧化物半导体；由于保护层具有良好的导电性能，因此不必对保护层单独进行构图来形成连接源电极、漏电极和半导体层的过孔，只需要在形成源电极和漏电极后，利用干法刻蚀去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层，形成薄膜晶体管的沟道，与现有的ESL方法，减少一次构图工艺；另外，在干法刻蚀去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层形成薄膜晶体管的沟道时，薄膜晶体管沟道的大小由干法刻蚀中所采用气流的大小与刻蚀时间来调节，不再受过孔和源漏金属层工艺能力的限制，与现有ESL结构的Oxide薄膜晶体管相比，沟道尺寸可以更小，有利于Oxide薄膜晶体管阵列基板开口率的提高和在高PPI产品中应用。
进一步地，所述导电膜层为非晶碳膜。
进一步地，所述非晶碳膜的厚度为10-1000nm。
进一步地，所述非晶碳膜的电阻率为1×10-6-6×10-5Ω·m。
进一步地，所述间隙区的电阻率为1.06-1.09Ω·m，所述源极区和漏极区的电阻率不大于1×10-5Ω·m。
实施例三
本发明实施例还提供了一种阵列基板，包括上述的薄膜晶体管。
实施例四
本发明实施例还提供了一种显示装置，包括上述的阵列基板。其中，阵列基板的结构以及工作原理同上述实施例，另外，显示装置其他部分的结构可以参考现有技术，对此本文不再详细描述。该显示装置可以为：液晶面板、电子纸、液晶电视、液晶显示器、数码相框、手机、平板电脑等具有任何显示功能的产品或部件。
实施例五
下面结合附图对本实施例的薄膜晶体管及其制作方法进行详细介绍，本实施例的薄膜晶体管的制作方法包括以下步骤：
步骤a1：提供一衬底基板1，在衬底基板1上形成栅电极2的图形；
如图1所示，提供一衬底基板1，在衬底基板1上形成由栅金属层组成的栅电极2。其中，衬底基板1可为玻璃基板或石英基板。
具体地，可以采用溅射或热蒸发的方法在衬底基板1上沉积一层厚度为的栅金属层，栅金属层可以是Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W等金属以及这些金属的合金，栅金属层可以为单层结构或者多层结构，多层结构比如Cu\Mo，Ti\Cu\Ti，Mo\Al\Mo等。在栅金属层上涂覆一层光刻胶，采用掩膜板对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于栅电极的图形所在区域，光刻胶未保留区域对应于上述图形以外的区域；进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的栅金属薄膜，剥离剩余的光刻胶，形成栅电极2的图形。
步骤a2：在经过步骤a1的衬底基板1上形成栅绝缘层3和半导体层4的图形；
具体地，如图2所示，可以采用等离子体增强化学气相沉积(PECVD)方法，在经过步骤a1的衬底基板1上沉积厚度约为的栅绝缘层3，其中，栅绝缘层材料可以选用氧化物、氮化物或者氮氧化物，栅绝缘层可以为单层、双层或多层结构。具体地，栅绝缘层可以采用SiNx，SiOx或Si(ON)x。
在栅绝缘层3上采用磁控溅射、热蒸发或其它成膜方法沉积一层厚度约为的透明金属氧化物半导体层，透明金属氧化物半导体层可以选用非晶IGZO、HIZO、InZnO、ZnO、TiO2、SnO、CdSnO或其他金属氧化物半导体材料。在透明金属氧化物半导体层上涂覆光刻胶，进行曝光、显影，刻蚀透明金属氧化物半导体层，并剥离光刻胶，形成由透明金属氧化物半导体组成的半导体层4的图形。
步骤a3：在经过步骤a2的衬底基板1上形成保护层5；
本实施例中的保护层需要具备以下特性：能够不与酸性刻蚀液发生反应；能够采用干法刻蚀去除；具有良好的导电性能。综合以上几点，本实施例的保护层采用非晶碳膜，非晶碳膜为类石墨碳膜，sp2C原子数分数在51％-100％，碳键结构以sp2杂化态为主。
具体地，如图3所示，可以采用溅射方式在经过步骤a2的衬底基板1上形成厚度为10-1000nm的非晶碳膜，其中，溅射靶材采用纯度大于99.99％的石墨，溅射腔室内的真空度为0.1-100×10-3Pa，工作气压为0.1-1Pa，工艺气体流量为25mL/min(sccm)，石墨靶材的功率为1-2kW。形成的非晶碳膜的电阻率为1×10-6-6×10-5Ω·m。
步骤a4：在经过步骤a3的衬底基板1上形成源电极6和漏电极7；
具体地，如图4所示，可以在经过步骤a3的衬底基板1上采用磁控溅射、热蒸发或其它成膜方法沉积一层厚度约为的源漏金属层，源漏金属层可以是Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W等金属以及这些金属的合金。源漏金属层可以是单层结构或者多层结构，多层结构比如Cu\Mo，Ti\Cu\Ti，Mo\Al\Mo等。在源漏金属层上涂覆一层光刻胶，采用掩膜板对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于源电极、漏电极的图形所在区域，光刻胶未保留区域对应于上述图形以外的区域；进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的源漏金属薄膜，剥离剩余的光刻胶，形成源电极6、漏电极7的图形。
在本次构图工艺中，仅对源漏金属薄膜进行湿法刻蚀，形成包括源电极6、漏电极7的图形，此时，保护层5依然紧密地覆盖在半导体层4上，防止湿法刻蚀的酸液腐蚀污染半导体层4。
步骤a5：利用干法刻蚀去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层5。
由于保护层5的材料为非晶碳膜，其导电性能较好，设置于源电极6、漏电极4下方，可以直接将源电极6、漏电极7导通，而使得薄膜晶体管失去对各个独立的像素进行控制的功能，因此，为了保证薄膜晶体管的正常使用，需要在源漏金属薄膜刻蚀完毕后，如图5所示，利用干法刻蚀去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层5。具体地，可以对薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层5进行氧等离子体刻蚀，去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层5，刻蚀的目的是为了使半导体层4上方的保护层5不是连通状态，因此，刻蚀非晶碳膜所形成的图形可以是与源电极、漏电极的形状、大小相同；也可以不同，即非晶碳膜的过孔小于源电极和漏电极之间的尺寸，向源电极和漏电极之间间隙与半导体层对应区域相对延伸，且覆盖部分源电极和漏电极之间间隙与半导体层对应区域。其中，非晶碳膜过孔的大小即薄膜晶体管沟道的大小由干法刻蚀中所采用气流的大小与刻蚀时间来调节，不再受过孔和源漏金属层工艺能力的限制，与现有ESL结构的Oxide薄膜晶体管相比，沟道尺寸可以更小，有利于Oxide薄膜晶体管阵列基板开口率的提高和在高PPI产品中应用。
之后对完成上述工艺的衬底基板在O2或空气条件下进行退火处理，以形成包括源电极和漏电极之间间隙与半导体层对应区域、与源电极接触的源极区和与漏电极接触的漏极区的半导体层4，其中源电极和漏电极之间间隙与半导体层对应区域表现为半导体特性，源极区和漏极区表现为导体特性。具体地，源电极和漏电极之间间隙与半导体层对应区域的电阻率为1.06-1.09Ω·m，源极区和漏极区的电阻率不大于1×10-5Ω·m。
经过上述步骤a1-a5即可制作得到本实施例的薄膜晶体管，本实施例采用非晶碳膜形成保护层，非晶碳膜可以避免源漏极刻蚀液对氧化物半导体的不利影响，能够较好地保护氧化物半导体；由于非晶碳膜具有良好的导电性能，因此不必对非晶碳膜单独进行构图来形成连接源电极、漏电极和半导体层的过孔，只需要在形成源电极和漏电极后，利用干法刻蚀去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的非晶碳膜，形成薄膜晶体管的沟道。其中，步骤a4和a5属于同一次构图工艺，本实施例采用同一次构图工艺形成源电极、漏电极和半导体层，与现有的ESL方法相比，减少一次构图工艺。
实施例六
下面结合附图对本实施例的阵列基板及其制作方法进行详细介绍，本实施例的阵列基板的制作方法包括以下步骤：
步骤b1：提供一衬底基板1，在衬底基板1上形成栅电极2和栅线(未图示)的图形；
如图1所示，提供一衬底基板1，在衬底基板1上形成由栅金属层组成的包括栅电极2和与栅电极2连接的栅线的图形。其中，衬底基板1可为玻璃基板或石英基板。
具体地，可以采用溅射或热蒸发的方法在衬底基板1上沉积一层厚度为的栅金属层，栅金属层可以是Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W等金属以及这些金属的合金，栅金属层可以为单层结构或者多层结构，多层结构比如Cu\Mo，Ti\Cu\Ti，Mo\Al\Mo等。在栅金属层上涂覆一层光刻胶，采用掩膜板对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于栅线和栅电极的图形所在区域，光刻胶未保留区域对应于上述图形以外的区域；进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的栅金属薄膜，剥离剩余的光刻胶，形成栅线和栅电极2的图形。
步骤b2：在经过步骤b1的衬底基板1上形成栅绝缘层3和半导体层4的图形；
具体地，如图2所示，可以采用等离子体增强化学气相沉积(PECVD)方法，在经过步骤b1的衬底基板1上沉积厚度约为的栅绝缘层3，其中，栅绝缘层材料可以选用氧化物、氮化物或者氮氧化物，栅绝缘层可以为单层、双层或多层结构。具体地，栅绝缘层可以采用SiNx，SiOx或Si(ON)x。
在栅绝缘层3上采用磁控溅射、热蒸发或其它成膜方法沉积一层厚度约为的透明金属氧化物半导体层，透明金属氧化物半导体层可以选用非晶IGZO、HIZO、InZnO、ZnO、TiO2、SnO、CdSnO或其他金属氧化物半导体材料。在透明金属氧化物半导体层上涂覆光刻胶，进行曝光、显影，刻蚀透明金属氧化物半导体层，并剥离光刻胶，形成由透明金属氧化物半导体组成的半导体层4的图形。
步骤b3：在经过步骤b2的衬底基板1上形成保护层5；
本实施例中的保护层需要具备以下特性：能够不与酸性刻蚀液发生反应；能够采用干法刻蚀去除；具有良好的导电性能。综合以上几点，本实施例的保护层采用非晶碳膜，非晶碳膜为类石墨碳膜，sp2C原子数分数在51％-100％，碳键结构以sp2杂化态为主。
具体地，如图3所示，可以采用溅射方式在经过步骤b2的衬底基板1上形成厚度为10-1000nm的非晶碳膜，其中，溅射靶材采用纯度大于99.99％的石墨，溅射腔室内的真空度为0.1-100×10-3Pa，工作气压为0.1-1Pa，工艺气体流量为25mL/min(sccm)，石墨靶材的功率为1-2kW。形成的非晶碳膜的电阻率为1×10-6-6×10-5Ω·m。
步骤b4：在经过步骤b3的衬底基板1上形成数据线(未图示)、源电极6、漏电极7的图形；
具体地，如图4所示，可以在经过步骤b3的衬底基板1上采用磁控溅射、热蒸发或其它成膜方法沉积一层厚度约为的源漏金属层，源漏金属层可以是Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W等金属以及这些金属的合金。源漏金属层可以是单层结构或者多层结构，多层结构比如Cu\Mo，Ti\Cu\Ti，Mo\Al\Mo等。在源漏金属层上涂覆一层光刻胶，采用掩膜板对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于源电极、漏电极和数据线的图形所在区域，光刻胶未保留区域对应于上述图形以外的区域；进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的源漏金属薄膜，剥离剩余的光刻胶，形成数据线、源电极6、漏电极7的图形。
在本次构图工艺中，仅对源漏金属薄膜进行湿法刻蚀，形成包括源电极6、漏电极7、数据线的图形，此时，保护层5依然紧密地覆盖在半导体层4上，防止湿法刻蚀的酸液腐蚀污染半导体层4。
步骤b5：利用干法刻蚀去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层5；
由于保护层5的材料为非晶碳膜，其导电性能较好，设置于源电极6、漏电极4下方，可以直接将源电极6、漏电极7导通，而使得薄膜晶体管失去对各个独立的像素进行控制的功能，因此，为了保证薄膜晶体管的正常使用，需要在源漏金属薄膜刻蚀完毕后，如图5所示，利用干法刻蚀去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层5。具体地，可以对薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层5进行氧等离子体刻蚀，去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的保护层5，刻蚀的目的是为了使半导体层4上方的保护层5不是连通状态，因此，刻蚀非晶碳膜所形成的图形可以是与源电极、漏电极的形状、大小相同；也可以不同，即非晶碳膜的过孔小于源电极和漏电极之间的尺寸，向源电极和漏电极之间间隙与半导体层对应区域相对延伸，且覆盖部分沟道。其中，非晶碳膜过孔的大小即薄膜晶体管沟道的大小由干法刻蚀中所采用气流的大小与刻蚀时间来调节，不再受过孔和源漏金属层工艺能力的限制，与现有ESL结构的Oxide薄膜晶体管相比，沟道尺寸可以更小，有利于Oxide薄膜晶体管阵列基板开口率的提高和在高PPI产品中应用。
步骤b6：在经过步骤b5的衬底基板1上形成包括平坦层过孔的平坦层9的图形和包括钝化层过孔的钝化层8的图形；
具体地，可以在经过步骤b7的衬底基板1上采用磁控溅射、热蒸发、PECVD或其它成膜方法沉积厚度为的钝化层材料，其中，钝化层材料可以选用氧化物、氮化物或氮氧化物，具体地，钝化层可以是SiNx，SiOx或Si(ON)x。钝化层可以是单层结构，也可以是采用氮化硅和氧化硅构成的两层结构。
之后在钝化层8上采用旋涂或其他成膜方法沉积一层有机感光材料，形成平坦层9。采用掩膜板对平坦层9进行曝光，使平坦层9形成有机感光材料未保留区域和有机感光材料保留区域，其中，有机感光材料未保留区域对应于钝化层过孔和平坦层过孔的图形所在区域，有机感光材料保留区域对应于上述图形以外的区域；进行显影处理，有机感光材料未保留区域的平坦层9被完全去除，有机感光材料保留区域的有机感光材料厚度保持不变，形成包括平坦层过孔的平坦层9的图形；通过刻蚀工艺完全刻蚀掉有机感光材料未保留区域的钝化层材料，形成包括钝化层过孔的钝化层8的图形。
本实施例中，在钝化层上形成有平坦层，但平坦层并不是必须的，也可以不在钝化层上形成平坦层。
步骤b7：在经过步骤b6的衬底基板上形成像素电极10的图形。
具体地，可以在经过步骤b6的衬底基板上采用磁控溅射、热蒸发或其它成膜方法沉积一层厚度约为的透明导电层，透明导电层可以选用ITO或IZO。在透明导电层上涂覆光刻胶，进行曝光、显影，刻蚀透明导电层，并剥离光刻胶，形成由透明导电层组成的像素电极10的图形，像素电极10通过平坦层过孔和钝化层过孔与漏电极7连接。
之后对完成上述工艺的衬底基板在O2或空气条件下进行退火处理，以形成包括源电极和漏电极之间间隙与半导体层对应区域、与源电极接触的源极区和与漏电极接触的漏极区的半导体层4，其中源电极和漏电极之间间隙与半导体层对应区域表现为半导体特性，源极区和漏极区表现为导体特性。具体地，源电极和漏电极之间间隙与半导体层对应区域的电阻率为1.06-1.09Ω·m，源极区和漏极区的电阻率不大于1×10-5Ω·m。
经过上述步骤b1-b7即可制作得到本实施例的阵列基板，本实施例采用非晶碳膜形成保护层，非晶碳膜可以避免源漏极刻蚀液对氧化物半导体的不利影响，能够较好地保护氧化物半导体；由于非晶碳膜具有良好的导电性能，因此不必对非晶碳膜单独进行构图来形成连接源电极、漏电极和半导体层的过孔，只需要在形成源电极和漏电极后，利用干法刻蚀去除薄膜晶体管源电极和漏电极之间间隙与半导体层对应区域的非晶碳膜，形成薄膜晶体管的沟道。其中，步骤b4和b5属于同一次构图工艺，本实施例采用同一次构图工艺形成源电极、漏电极和半导体层，与现有的ESL方法相比，减少一次构图工艺。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (11)

1.一种薄膜晶体管的制作方法，其特征在于，包括：
在形成所述薄膜晶体管的半导体层之后，采用不与酸性溶液发生反应的导电膜层在所述半导体层上形成保护层；
在所述保护层上形成所述薄膜晶体管的源电极和漏电极；
利用干法刻蚀去除所述源电极、漏电极之间间隙与半导体层对应区域的保护层，暴露出所述区域的半导体层。
2.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，所述导电膜层为非晶碳膜。
3.根据权利要求2所述的薄膜晶体管的制作方法，其特征在于，所述利用干法刻蚀去除所述源电极、漏电极之间间隙与半导体层对应区域的保护层的步骤包括：
对所述源电极、漏电极之间间隙与半导体层对应区域的保护层进行氧等离子体刻蚀，去除所述区域的保护层。
4.根据权利要求2所述的薄膜晶体管的制作方法，其特征在于，采用非晶碳膜形成保护层的步骤包括：
采用溅射方式在形成有薄膜晶体管的半导体层的基板上形成所述保护层，其中，溅射靶材采用纯度大于99.99％的石墨，溅射腔室内的真空度为0.1-100×10-3Pa，工作气压为0.1-1Pa，工艺气体流量为25mL/min(sccm)，石墨靶材的功率为1-2kW。
5.一种薄膜晶体管，其特征在于，包括：
半导体层；
位于所述半导体层上的源电极和漏电极；
所述半导体层包括与所述源电极对应的源极区、与所述漏电极对应的漏极区、以及位于所述源极区和漏极区之间并与所述源电极和漏电极之间间隙对应的间隙区，其中，所述源极区与所述源电极之间、所述漏极区与所述漏电极之间均通过不与酸性溶液发生反应的导电膜层连接。
6.根据权利要求5所述的薄膜晶体管，其特征在于，所述导电膜层为非晶碳膜。
7.根据权利要求6所述的薄膜晶体管，其特征在于，所述非晶碳膜的厚度为10-1000nm。
8.根据权利要求6所述的薄膜晶体管，其特征在于，所述非晶碳膜的电阻率为1×10-6-6×10-5Ω·m。
9.根据权利要求6所述的薄膜晶体管，其特征在于，所述间隙区的电阻率为1.06-1.09Ω·m，所述源极区和漏极区的电阻率不大于1×10-5Ω·m。
10.一种阵列基板，其特征在于，包括如权利要求5-9中任一项所述的薄膜晶体管。
11.一种显示装置，其特征在于，包括如权利要求10所述的阵列基板。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106098704A (zh) * 2016-07-06 2016-11-09 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板
CN106684124A (zh) * 2017-01-25 2017-05-17 京东方科技集团股份有限公司 一种薄膜晶体管的制备方法、薄膜晶体管以及显示器件
CN107369719A (zh) * 2017-08-25 2017-11-21 华南理工大学 一种氧化物薄膜晶体管纯铜复合结构源漏电极及其制备方法
WO2018053707A1 (en) 2016-09-21 2018-03-29 Boe Technology Group Co., Ltd. Thin film transistor, display substrate and display panel having the same, and fabricating method thereof
CN109524357A (zh) * 2018-09-11 2019-03-26 惠科股份有限公司 一种阵列基板的制程方法和显示面板
CN110610984A (zh) * 2019-09-23 2019-12-24 中国科学院宁波材料技术与工程研究所 一种突触晶体管及其制备方法
CN113488543A (zh) * 2021-06-29 2021-10-08 惠科股份有限公司 薄膜晶体管及其制备方法、显示面板

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
CN105977164A (zh) * 2016-06-28 2016-09-28 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示面板
CN106252362B (zh) * 2016-08-31 2019-07-12 深圳市华星光电技术有限公司 一种阵列基板及其制备方法
US20230102219A1 (en) * 2021-09-17 2023-03-30 Intel Corporation Graphitic carbon contacts for devices with oxide channels

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030222319A1 (en) * 2002-05-31 2003-12-04 Kenichi Azuma Semiconductor device having a low dielectric constant film and manufacturing method thereof
CN1661651A (zh) * 1999-06-04 2005-08-31 株式会社半导体能源研究所 制作电光器件的方法
CN102097381A (zh) * 2009-12-14 2011-06-15 中芯国际集成电路制造(上海)有限公司 Cmos晶体管应力记忆处理方法和cmos晶体管
CN102774065A (zh) * 2012-06-01 2012-11-14 中国科学院宁波材料技术与工程研究所 一种具有石墨烯结构的非晶碳膜及其制备方法
CN103022149A (zh) * 2012-12-14 2013-04-03 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及制造方法和显示器件
CN103855030A (zh) * 2012-11-29 2014-06-11 乐金显示有限公司 制造氧化物薄膜晶体管的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6229166A (ja) 1985-07-29 1987-02-07 Oki Electric Ind Co Ltd 薄膜トランジスタ
US7417249B2 (en) * 2004-08-20 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a wiring including an aluminum carbon alloy and titanium or molybdenum
KR101066303B1 (ko) 2004-09-09 2011-09-20 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1661651A (zh) * 1999-06-04 2005-08-31 株式会社半导体能源研究所 制作电光器件的方法
US20030222319A1 (en) * 2002-05-31 2003-12-04 Kenichi Azuma Semiconductor device having a low dielectric constant film and manufacturing method thereof
CN102097381A (zh) * 2009-12-14 2011-06-15 中芯国际集成电路制造(上海)有限公司 Cmos晶体管应力记忆处理方法和cmos晶体管
CN102774065A (zh) * 2012-06-01 2012-11-14 中国科学院宁波材料技术与工程研究所 一种具有石墨烯结构的非晶碳膜及其制备方法
CN103855030A (zh) * 2012-11-29 2014-06-11 乐金显示有限公司 制造氧化物薄膜晶体管的方法
CN103022149A (zh) * 2012-12-14 2013-04-03 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及制造方法和显示器件

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106098704B (zh) * 2016-07-06 2019-05-03 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板
CN106098704A (zh) * 2016-07-06 2016-11-09 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板
JP2019532484A (ja) * 2016-09-21 2019-11-07 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタ、当該薄膜トランジスタを有する表示基板及び表示パネル並びにその製造方法
WO2018053707A1 (en) 2016-09-21 2018-03-29 Boe Technology Group Co., Ltd. Thin film transistor, display substrate and display panel having the same, and fabricating method thereof
EP3516453A4 (en) * 2016-09-21 2020-05-06 Boe Technology Group Co. Ltd. THIN FILM TRANSISTOR, DISPLAY SUBSTRATE AND DISPLAY PANEL INCLUDING SAME, AND MANUFACTURING METHOD THEREOF
JP7060205B2 (ja) 2016-09-21 2022-04-26 京東方科技集團股▲ふん▼有限公司 薄膜トランジスタ、当該薄膜トランジスタを有する表示基板及び表示パネル並びにその製造方法
CN106684124A (zh) * 2017-01-25 2017-05-17 京东方科技集团股份有限公司 一种薄膜晶体管的制备方法、薄膜晶体管以及显示器件
CN107369719A (zh) * 2017-08-25 2017-11-21 华南理工大学 一种氧化物薄膜晶体管纯铜复合结构源漏电极及其制备方法
CN107369719B (zh) * 2017-08-25 2023-06-20 华南理工大学 一种氧化物薄膜晶体管纯铜复合结构源漏电极及其制备方法
CN109524357A (zh) * 2018-09-11 2019-03-26 惠科股份有限公司 一种阵列基板的制程方法和显示面板
CN110610984A (zh) * 2019-09-23 2019-12-24 中国科学院宁波材料技术与工程研究所 一种突触晶体管及其制备方法
CN110610984B (zh) * 2019-09-23 2023-04-07 中国科学院宁波材料技术与工程研究所 一种突触晶体管及其制备方法
CN113488543A (zh) * 2021-06-29 2021-10-08 惠科股份有限公司 薄膜晶体管及其制备方法、显示面板

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