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CN104658612A - 存取快闪存储器中储存单元的方法以及使用该方法的装置 - Google Patents

存取快闪存储器中储存单元的方法以及使用该方法的装置 Download PDF

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CN104658612A
CN104658612A CN201410074378.6A CN201410074378A CN104658612A CN 104658612 A CN104658612 A CN 104658612A CN 201410074378 A CN201410074378 A CN 201410074378A CN 104658612 A CN104658612 A CN 104658612A
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Abstract

本发明提出一种存取快闪存储器中储存单元的方法以及使用该方法的装置，该方法由控制单元执行，包含下列步骤。当测试出储存单元中的一行的一块中的每一坏列时，新增一笔纪录至坏列数据表中。当测试出上述储存单元中的上述行的上述块中的最后一列是好列时，更判断坏列数据表中是否包含奇数个纪录。当判断坏列数据表中包含奇数个纪录时，新增一笔纪录至坏列数据表中，用以表示最后一列是坏列。

Description

存取快闪存储器中储存单元的方法以及使用该方法的装置
技术领域
本发明关连于一种快闪存储器装置，特别是一种存取快闪存储器中储存单元的方法以及使用该方法的装置。
背景技术
快闪存储器(flash memory)于生产过程中，会因为粉尘或是光罩问题，使得快闪储存单元中的一整列(column)的数据都无法正确存取。传统上，可以利用错误检查码(error correction code,ECC)来修正储存于无法存取列的数据。但是，一旦无法存取的数据列数目太多，则无法利用错误检查码进行修正，使得整个快闪存储器失效。因此，本发明提出一种存取快闪储存单元的方法以及使用该方法的装置，防止快闪存储器因为存在过多无法存取的数据列而失效。
发明内容
本发明的实施例提出一种存取快闪存储器中储存单元的方法，由控制单元执行，包含下列步骤。当测试出储存单元中的一行的一块中的每一坏列时，新增一笔纪录至坏列数据表中。当测试出上述储存单元中的上述行的上述块中的最后一列是好列时，更判断坏列数据表中是否包含奇数个纪录。当判断坏列数据表中包含奇数个纪录时，新增一笔纪录至坏列数据表中，用以表示最后一列是坏列。
本发明的实施例另提出一种存取快闪存储器中的储存单元的装置，包含坏列数据表；以及控制单元。当控制单元测试出储存单元中的一行的一块中的每一坏列时，新增一笔纪录至坏列数据表中。当测试出储存单元中的上述行的上述块中的最后一列是好列时，更判断坏列数据表中是否包含奇数个纪录。当判断坏列数据表中包含奇数个纪录时，新增一笔纪录至坏列数据表中，用以表示上述最后一列是坏列。
本发明的实施例更另提出一种存取快闪存储器中储存单元的方法，由控制单元执行，包含下列步骤。针对储存单元中的一行的每一块，检测坏列数目，并且根据检测结果产生坏列数据表。所产生的坏列数据表包含偶数笔纪录，且其中关连于块的纪录笔数等于实际检测到的坏列数目，或等于实际检测到的坏列数目加一。
附图说明
图1是依据本发明实施例的快闪存储器中的储存单元示意图。
图2是依据本发明实施例的单行存储器单元示意图。
图3是依据本发明实施例的快闪存储器的系统架构示意图。
图4是依据本发明实施例的储存单元存取介面的时序图。
图5是依据本发明实施例的坏列测试方法的方法流程图。
图6A是依据本发明实施例的坏列测试的第一实例示意图。
图6B是依据本发明实施例的坏列测试的第二实例示意图。
图7及图8是依据本发明实施例的坏列测试后的单行存储器单元示意图。
【附图标记说明】
10        储存单元；
110       存储器单元阵列；
120       行解码单元；
130       列编码单元；
140       地址单元；
150       数据缓冲器；
200       存储器单元阵列中的一行；
210       数据列；
220       备用列；
30        快闪存储器的系统架构；
300       控制器；
310       控制单元；
320       坏列数据表；
330        储存单元存取介面；
340        处理单元存取介面；
410        数据线；
420        时脉信号；
S512～S538 方法步骤；
610～660   纪录。
具体实施方式
本发明实施例提出一种存取快闪存储器中储存单元的方法以及使用该方法的装置，防止快闪存储器因为存在过多无法存取的数据栏而失效。图1是依据本发明实施例的快闪存储器中的储存单元示意图。储存单元10包含由MxN个存储器单元(memory cells)组成的阵列(array)110，而每一个存储器单元储存一个字节(byte)的信息。快闪存储器可以是NOR型快闪存储器(NOR flashmemory)、NAND型快闪存储器，或其他种类的快闪存储器。为了正确存取信息，行解码单元120用以选择存储器单元阵列110中特定的行，而列编码单元130用以选择特定行中一定数量的字节的数据作为输出。地址单元140提供特定的行信息给行解码器120，其中定义选择存储器单元阵列110中的特定行的信息。相似地，列解码器130则根据地址单元140提供的列信息，选择存储器单元阵列110的特定行中一定数量的列进行读取或写入操作。从存储器单元阵列110读取出的数据，或欲写入存储器单元阵列110中的数据则储存在数据缓冲器(data buffer)150。然而，存储器单元阵列110中特定的列可能因为粉尘或是光罩问题而无法正确存取。
为了要解决如上所述不正常列的问题，存储器单元阵列通常包含一定数量的备用存储器单元(spare memory cells)，用以储存错误检查码以及作为替换不正常列的备用空间。图2是依据本发明实施例的坏列标定前的单行存储器单元示意图。针对存储器单元阵列中的任一行200可逻辑上视为包含固定数量的数据列210与备用列220(阴影部分)。举例来说，若每一行包含八块(blocks)，而每块包含1024列，则实际用来储存数据的数据列210则为8192(1024x8)列，亦即是第0列至8191列。另外，制造商针对每一行提供六十条备用列220，亦即是第8192至8251列，作为储存错误检查码以及取代数据列210中的坏列。
图3是依据本发明实施例的快闪存储器的系统架构示意图。快闪存储器的系统架构30中包含控制器300，用以写入数据到储存单元10中的特定地址，以及从储存单元10中的特定地址读取数据。详细来说，控制单元310通过储存单元存取介面330写入数据到储存单元10中的特定地址，以及从储存单元10中的特定地址读取数据。系统架构30使用数个电子信号来协调控制器300与储存单元10间的数据与命令传递，包含数据线(data line)、时脉信号(clocksignal)与控制信号(control signal)。数据线可用以传递命令、地址、读出及写入的数据；控制信号线可用以传递地址提取致能(address latch enable,ALE)、命令提取致能(command latch enable,CLE)、写入致能(write enable,WE)等控制信号。控制单元310另可使用处理单元存取介面340通过特定通讯协定与其他电子装置进行，例如，通用序列总线(universal serial bus,USB)、先进技术附着(advancedtechnology attachment,ATA)或其他介面。由于存储器单元阵列110中可能包含若干因工艺不稳定所产生的坏列(bad columns)，控制单元310于出厂前测试(pre-test)时会选择其中的一或多行来进行坏列测试，例如第0行、第0～1行，并且将检测到的坏列编号纪录到坏列数据表320中。坏列数据表320可实施于不因断电而消失的非挥发性储存单元中。
储存单元存取介面330可采用双倍数据率(double data rate,DDR)通讯协定与储存单元10沟通，例如，开放NAND快闪(open NAND flash interface,ONFI)、双倍数据率开关(DDR toggle)或其他介面。图4是依据本发明实施例的储存单元存取介面的时序图。例如，于双倍数据率通讯协定中，控制器300与储存单元10分别在时脉信号420的上升沿(rising edges)与下降沿(falling edges)于数据线410上取得(latch)一个字节的数据。
详细来说，于出厂前测试程序中，控制单元310先选择一条特定的行，并于写入一是列的测试数据(例如，“0x00”、“0x55”、“0xAA”、“0xFF”或其他数据)至选择行的每一列中后，读取选择行中每一列的数据。接着，控制单元310逐一检查读取出来的数据是否与写入的测试数据相符，如果不相符，则代表此列为坏列。控制单元310把所有的坏列编号纪录到坏列数据表320中。为了符合双倍数据率通讯协定，坏列的数目必须是二的倍数。于一种实施方式中，控制单元310于检测到了一个坏列时，将此列与下个列同时标记为坏列，用以保证最后的坏列数目为二的倍数。本领域技术人员了解使用越多的错误检查码，可容许较多的数据比特的错误。然而，这些超标的列数会使得可用来作为错误检查码的字节变少，降低安全性。更糟的是，当纪录的坏列数目超过了备用列数目，整个储存单元10就不能使用了。为了解决上述的缺点，控制单元310每当检测到一个坏列时，只标记此列为坏列，而检测到每块的最后一列且此列判断为正常列时，更加上判断目前标记为坏列的数目是否为二的倍数，若否，则将此列标为坏列，用以保证检测完每一块后的最后坏列数目为二的倍数(亦即是偶数)。当所有列都判断完成，控制单元310计算可使用来作为错误检查码的列数，并据以计算出每块能使用多少列来储存错误检查码。于一些实施例中，控制单元310可使用固定的列数(例如4列)来储存错误检查码，而非随着可用列数的多少而改变。
本发明实施例针对储存单元10中的一行的每一块，检测坏列数目，并且根据检测结果产生坏列数据表320。所产生的坏列数据表320包含偶数笔纪录，且其中关连于每块的纪录笔数等于实际检测到的坏列数目，或等于实际检测到的坏列数目加一。图5是依据本发明实施例的坏列测试方法的方法流程图。以下流程是选择检查一行来进行坏列测试。此方法使用控制单元310执行，通过储存单元存取介面330先写入一整行的测试数据，接着尝试读取每一列的数据并依据读取结果判断此列是否为坏列，直到最后一块的最后一列为止。此方法开始于写入一整行的测试数据(步骤S511)，以及初始化三个变数“COUNTblock_byte”、“COUNTblock”及“ADDRcolumn”，分别代表列编号、块编号及实际的列地址编号(步骤S512)。须注意的是，变数“COUNTblock_byte”、“COUNTblock”及“ADDRcolumn”仅用来作为流程中条件判断的依据，并非用以作为储存单元10的定址。尝试读取第(ADDRcolumn)列的数据(步骤S514)，之后，判断是否为坏列(步骤S516)。若是，则新增一笔纪录用以将变数“ADDRcolumn”的值储存至坏列数据表320中，代表第(ADDRcolumn)列为坏列(步骤S532)，以及将变数“ADDRcolumn”加一，用以接着测试下一列(步骤S534)。于步骤S516，详细来说，控制单元310通过储存单元存取介面330读取第(ADDRcolumn)列的值，并检查是否与测试数据相符，若不相符则代表第(ADDRcolumn)列为坏列；若相符则为好列。
针对第(ADDRcolumn)列不是坏列的情况(步骤S516的“否”路径)，分别将变数“COUNTblock_byte”及“ADDRcolumn”加一(步骤S518)，用以纪录下次将测试到第“COUNTblock”块的第“COUNTblock_byte”列，以及将测试的下一个实际列编号，接着判断是否结束一整块的测试(步骤S520)。于步骤S520，详细来说，控制单元310可判断变数“COUNTblock_byte”是否等于一块的总列数(例如，1024)，若是则代表这块存储器的测试结束，否则这块存储器的测试没结束。如果这块存储器的测试没结束(步骤S520的“否”路径)，则接着测试第“COUNTblock”块的下一列。
针对第(ADDRcolumn)列不是坏列(步骤S516的“否”路径)以及是第“COUNTblock”块最后一列(步骤S520的“是”路径)的情况，接着判断已纪录的坏列数目是否为奇数(步骤S522)。如果是，则将变数“COUNTblock_byte”减一(步骤S536)，新增一笔纪录用以将变数“ADDRcolumn”的值储存至坏列数据表320中，代表第(ADDRcolumn)列为坏列(步骤S532)，以及将变数“ADDRcolumn”加一，用以接着测试下一列(步骤S534)。须注意的是，步骤S536、S532与S534的执行，是确保于每块的的坏列检测结束后，坏列数据表320中所储存的纪录为偶数个，用以符合双倍数据率通讯协定的数据存取特性。换句话说，通过本发明实施例所提出的方法，针对储存单元10中的每一块而言，最多只允许将一个好列标成坏列，用以保留更多的空间给错误检查码或减低因备用列不足而造成整个储存单元10不能使用的可能性。如果不是奇数，则将变数“COUNTblock”加一(步骤S524)。最后，判断此次测试是否为最后一块(步骤S526)，若是则结束这一整行的测试，否则将变数“COUNTblock”设定为零，代表将测试的是下一块的第一列。于步骤S526，详细来说，控制单元310可判断变数“COUNTblock”是否等于一行的总块数(例如，8)，若是则代表此行所有块的测试结束，否则代表此行所有块的测试没结束。
以下举出两个实例并搭配图5的方法流程图来说明。图6A是依据本发明实施例的坏列测试的第一实例示意图。假设第0列与第2列为坏列(如数据线上所示的阴影部分)。当测试到第0列时，变数“COUNTblock_byte”、“COUNTblock”及“ADDRcolumn”分别为0、0及0。当测试到此列为坏列后(步骤S516的“是”路径)，新增一笔纪录610至坏列数据表320中，其中包含变数“ADDRcolumn”的值(步骤S532)，并且变数“ADDRcolumn”改变为1(步骤S534)。接着，当测试到第1列为好列后(步骤S516的“否”路径)，分别将变数“COUNTblock_byte”及“COUNTblock”改变为1及2(步骤S518)。当测试到第2列时，变数“COUNTblock_byte”、“COUNTblock”及“ADDRcolumn”分别为1、0及2。当判断此列为坏列后(步骤S514的“是”路径)，新增一笔纪录620至坏列数据表320中，其中包含变数“ADDRcolumn”的值(步骤S532)，并且将变数“ADDRcolumn”改变为3(步骤S534)。当测试到第1025列时，变数“COUNTblock_byte”、“COUNTblock”及“ADDRcolumn”分别为1023、0及1025。当判断第1025列为好列(步骤S516的“否”路径)且坏列数据表320中储存的纪录笔数为偶数(步骤S522的“否”路径)后，将变数“COUNTblock”改变为1，用以测试下一块。图7是依据本发明实施例的坏列标定后的单行存储器单元示意图。经过坏列测试后，第一块至第八块的实际储存数据列710分别为第0至1026列；第1027至2049列；第2050至3073列；第3074至4097列；第4098至5121列；第5122至6145列；第6146至7169列；以及第7170至8193列。备用列720则为第8194至8251列。
图6B是依据本发明实施例的坏列测试的第二实例示意图。假设第0列、第2列及第3列为坏列(如数据线上所示的阴影部分)。从第0列至第1026列的测试，请参考图6A的说明。之后，坏列数据表320中储存着三笔纪录630～650，分别为“0”、“2”及“3”。当测试到第1027列时，变数“COUNTblock_byte”、“COUNTblock”及“ADDRcolumn”分别为1024、0及1027。当判断第1025列为好列(步骤S516的“否”路径)且坏列数据表320中储存的纪录笔数为奇数(步骤S522的“是”路径)后，则变数“COUNTblock”减一改变为1023(步骤S536)，新增一笔纪录660至坏列数据表320中，其中包含变数“ADDRcolumn”的值(步骤S532)，并且将变数“ADDRcolumn”加1改变为1028。接着，当测试到第1028列为好列后(步骤S516的“否”路径)，分别将变数“COUNTblock_byte”及“ADDRcolumn”改变为1024及1029(步骤S518)。在判断结束整块的测试(步骤S520的“是”路径)以及且坏列数据表320中储存的纪录笔数为偶数(步骤S522的“否”路径)后，将变数“COUNTblock”加一改变为1(步骤S524)，并且将变数“COUNTblock_byte”设为0。图8是依据本发明实施例的坏列标定后的单行存储器单元示意图。经过坏列测试后，第一块至第八块的实际储存数据列810分别为第0至1027列；第1028至2051列；第2052至3075列；第3076至4099列；第4100至5123列；第5124至6147列；第6148至7171列；以及第7172至8195列。备用列820则为第8196至8251列。
当所有列都测试完毕，控制单元310依据坏列数据表320所纪录的数量，决定每块的错误检查码数量。当快闪存储器出厂后，控制单元310会使用以下的机制进行数据存取。于处理单元存取介面340接收到数据读取请求后，控制单元310从储存单元10读取数据。接着，依据坏列数据表320的纪录将不可存取的数据丢弃，然后再将清理后的数据通过处理单元存取介面340回复给其他电子装置。
虽然图1、图3中包含了以上描述的元件，但不排除在不违反发明的精神下，使用更多其他的附加元件，已达成更佳的技术效果。此外，虽然图5的流程图采用特定的顺序来执行，但是在不违法发明精神的情况下，本领域技术人员可以在达到相同效果的前提下，修改这些步骤间的顺序，所以，本发明并不局限于仅使用如上所述的顺序。此外，本领域技术人员亦可以将若干步骤整合为一个步骤，或者是除了这些步骤外，循序或平行地执行更多步骤，本发明亦不因此而局限。
虽然本发明使用以上实施例进行说明，但需要注意的是，这些描述并非用以限缩本发明。相反地，此发明涵盖了本领域技术人员显而易见的修改与相似设置。所以，申请权利要求范围须以最宽广的方式解释来包含所有显而易见的修改与相似设置。

Claims (18)

1.一种存取快闪存储器中储存单元的方法，由一控制单元执行，包含：
当测试出一储存单元中的一行的一块中的每一坏列时，新增一纪录至一坏列数据表中；
当测试出上述储存单元中的上述行的上述块中的最后一列是好列时，更判断上述坏列数据表中是否包含奇数个上述纪录；以及
当判断上述坏列数据表中包含奇数个上述纪录时，新增一纪录至上述坏列数据表中，用以表示上述最后一列是坏列。
2.如权利要求1所述的存取快闪存储器中储存单元的方法，其特征在于，上述控制单元使用双倍数据率通讯协定读取上述储存单元中的数据以及写入数据到上述储存单元中。
3.如权利要求2所述的存取快闪存储器中储存单元的方法，其特征在于，上述控制单元于一时脉信号的一上升沿与一下降沿于一数据线上取得上述所有列的数据。
4.如权利要求1所述的存取快闪存储器中储存单元的方法，其特征在于，于测试出上述储存单元中的上述行的上述块中每一列是否为坏列的步骤中，更包含：
写入一测试数据至欲测试的列中；
从欲测试的列中读取数据；以及
检查上述读取的数据与上述测试数据是否相符，若是则判断上述测试的列为好列，否则判断上述测试的列为坏列。
5.如权利要求1所述的存取快闪存储器中储存单元的方法，其特征在于，更包含：
当判断上述坏列数据表中包含偶数个上述纪录时，代表上述块测试完毕。
6.如权利要求1所述的存取快闪存储器中储存单元的方法，是于一出厂前测试执行。
7.如权利要求6所述的存取快闪存储器中储存单元的方法，于执行完上述出厂前测试后，上述坏列数据表中包含偶数个上述纪录。
8.一种存取快闪存储器中的一储存单元的装置，包含：
一坏列数据表；以及
一控制单元，耦接于上述坏列数据表，当测试出上述储存单元中的一行的一块中的每一坏列时，新增一纪录至上述坏列数据表中；当测试出上述储存单元中的上述行的上述块中的最后一列是好列时，更判断上述坏列数据表中是否包含奇数个上述纪录；以及当判断上述坏列数据表中包含奇数个上述纪录时，新增一纪录至上述坏列数据表中，用以表示上述最后一列是坏列。
9.如权利要求8所述的存取快闪存储器中的上述储存单元的装置，其特征在于，更包含：
一储存单元存取介面；
其中上述控制单元通过上述储存单元存取介面使用双倍数据率通讯协定读取上述储存单元中的数据以及写入数据到上述储存单元中。
10.如权利要求9所述的存取快闪存储器中的上述储存单元的装置，其特征在于，上述控制单元通过上述储存单元存取介面于一时脉信号的一上升沿与一下降沿于一数据线上取得上述所有列的数据。
11.如权利要求8所述的存取快闪存储器中的上述储存单元的装置，其特征在于，上述控制单元针对上述行的上述块中的每一列，写入一测试数据至欲测试的列中；从欲测试的列中读取数据；以及检查上述读取的数据与上述测试数据是否相符，若是则判断上述测试的列为好列，否则判断上述测试的列为坏列。
12.如权利要求8所述的存取快闪存储器中的上述储存单元的装置，其特征在于，上述控制单元当判断上述坏列数据表中包含偶数个上述纪录时，代表上述块测试完毕。
13.如权利要求8所述的存取快闪存储器中的上述储存单元的装置，其特征在于，上述控制单元于测试完上述储存单元中的上述行的所有列之后，上述坏列数据表中包含偶数个上述纪录。
14.如权利要求13所述的存取快闪存储器中的上述储存单元的装置，其特征在于，更包含：
一储存单元存取介面；以及
一处理单元存取介面；
其中上述控制单元通过上述处理单元存取介面接收到一数据读取请求后，通过上述储存单元存取介面读取数据，依据上述坏列数据表中的上述纪录将不可存取的数据丢弃，然后再通过上述处理单元存取介面回复上述清理后的数据。
15.一种存取快闪存储器中储存单元的方法，由一控制单元执行，包含：
针对一储存单元中的一行的每一块，检测上述块中的一坏列数目；以及
根据上述检测结果产生一坏列数据表；
其中，上述坏列数据表包含偶数笔纪录，且上述坏列数据表中关连于上述块的纪录笔数等于实际检测到的上述坏列数目，或等于实际检测到的上述坏列数目加一。
16.如权利要求15所述的存取快闪存储器中储存单元的方法，其特征在于，上述每一纪录储存一列编号。
17.如权利要求15所述的存取快闪存储器中储存单元的方法，其特征在于，于检测步骤中，更包含：
写入一测试数据至欲测试的列中；
从欲测试的列中读取数据；以及
检查上述读取的数据与上述测试数据是否相符，若是则判断上述测试的列为好列，否则判断上述测试的列为坏列。
18.如权利要求15所述的存取快闪存储器中储存单元的方法，是于一出厂前测试执行。
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