CN104637527B - Sram存储单元阵列、sram存储器及其控制方法 - Google Patents
Sram存储单元阵列、sram存储器及其控制方法 Download PDFInfo
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Abstract
本发明提供一种SRAM存储单元阵列、SRAM存储器及其控制方法。所述SRAM存储单元阵列包括：多条沿行方向排列的字线、沿列方向排列的位线对以及多个位于所述字线和所述位线对之间的存储单元，所述位线对包括第一位线和第二位线；第一读晶体管和第二读晶体管；以及第一读位线和第二读位线，所述第一读位线和所述第二读位线分别通过所述第一读晶体管和所述第二读晶体管连接至所述第一位线和所述第二位线。根据本发明的SRAM存储单元阵列提高了稳定性，减小了SRAM存储单元阵列的尺寸，进而缩小SRAM芯片的尺寸。
Description
技术领域
本发明涉及集成电路技术领域，具体地，涉及一种SRAM存储单元阵列、具有该SRAM存储单元阵列的SRAM存储器及该SRAM存储器的控制方法。
背景技术
随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM（Static Random Access Memory，静态随机存取存储器）以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。
SRAM整体结构可以划分为存储单元阵列和外围电路两部分。在SRAM中，存储单元是最基本、最重要的组成部分。阵列内包含的存储单元的数量和存储单元的稳定性是影响SRAM性能的两个重要因素。存储单元的数量越多，存储能力越高，SRAM芯片的尺寸越大。
但是SRAM芯片的尺寸增大与消费者对于便携的要求相违背。目前提出一种6T结构SRAM，以减少每个存储单元中的晶体管的数量。但是在6T结构SRAM中，数据存储节点通过传输晶体管直接连接到位线上，在读的过程中，由于传输晶体管与下拉晶体管之间的分压作用会使存储节点的数据受到干扰，此外，存储节点的数据也很容易受到外部噪声的影响从而可能导致逻辑错误，影响存储单元的稳定性。而8T结构的双端SRAM存储单元尽管提高了存储单元的稳定性，但与6T结构的SRAM存储单元相比，其晶体管的数量增加，存储单元阵列的尺寸也相应增加，不利于集成电路集成度的提高和芯片尺寸的小型化。
因此，有必要提出一种SRAM存储单元阵列、具有该SRAM存储单元阵列的SRAM存储器及该SRAM存储器的控制方法，以解决现有技术中存在的问题。
发明内容
根据本发明的一个方面，提供一种SRAM存储单元阵列。所述SRAM存储单元阵列包括：多条沿行方向排列的字线、沿列方向排列的位线对以及多个位于所述字线和所述位线对之间的存储单元，所述位线对包括第一位线和第二位线；第一读晶体管和第二读晶体管；以及第一读位线和第二读位线，所述第一读位线和所述第二读位线分别通过所述第一读晶体管和所述第二读晶体管连接至所述第一位线和所述第二位线。
优选地，所述第一读晶体管和所述第二读晶体管的栅极分别连接至所述第一位线和所述第二位线；所述第一读晶体管和所述第二读晶体管的漏极分别连接至所述第一读位线和所述第二读位线；所述第一读晶体管和所述第二读晶体管的源极接地。
优选地，所述第一读晶体管和所述第二读晶体管为NMOS晶体管。
优选地，所述存储单元包括：第一反相器和第二反相器，所述第一反相器和所述第二反相器连接在第一节点与第二节点之间，其中所述第一反相器的输入端与所述第二反相器的输出端连接至所述第一节点，所述第一反相器的输出端与所述第二反相器的输入端连接至所述第二节点；以及第一传输晶体管和第二传输晶体管，所述第一传输晶体管和所述第二传输晶体管的源极分别与所述第一节点和所述第二节点连接，漏极分别与所述位线对连接，栅极分别与所述多个字线中的对应者连接。
优选地，所述第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，所述第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管，其中所述第一上拉PMOS晶体管和所述第二上拉PMOS晶体管的源极与供电电压连接，且所述第一下拉NMOS晶体管和所述第二下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的漏极连接至所述第一节点，所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的漏极连接至所述第二节点；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的栅极连接至所述第二节点，且所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的栅极连接至所述第一节点。
优选地，所述第一传输晶体管和所述第二传输晶体管为NMOS晶体管。
根据本发明的另一个方面，还提供一种SRAM存储器。所述SRAM存储器包括上述的SRAM存储单元阵列。
根据本发明的又一个方面，还提供一种基于上述的SRAM存储器的控制方法。所述控制方法包括：对所述多个存储单元中的选定者进行写操作时，将所述第一读位线和所述第二读位线设置为低电位，并将所述多个字线中与所述选定者对应的字线设置为高电位，外围电路传递到所述位线对上的信息作为输入；以及对所述多个存储单元中的选定者进行读操作时，不对所述位线对施加电压，将所述第一读位线对和所述第二读位线对设置为高电位，将所述多个字线中与所述选定者对应的字线设置为高电位，以通过所述第一读位线和所述第二读位线读取所述多个存储单元中的选定者中的信息。
根据本发明的SRAM存储单元阵列的读写操作分开，提高了静态噪声容限，进一步提高了存储单元的稳定性。仅用两个读晶体管（第一读晶体管和第二晶体管）作用于多个存储单元，减小了SRAM存储单元阵列中晶体管的数量，从而减小了SRAM存储单元阵列的尺寸，进而缩小SRAM芯片的尺寸。
在发明内容中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
以下结合附图，详细说明本发明的优点和特征。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施方式及其描述，用来解释本发明的原理。在附图中，
图1为根据本发明一个实施例的SRAM存储单元阵列的示意图；以及
图2为根据本发明一个实施例的SRAM存储单元阵列中的存储单元的示意图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地在其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。在附图中，为了清楚起见，层和区的尺寸以及相对尺寸可能被夸大。并且使用相同的附图标记表示相同的元件。
根据本发明的一个方面，提供一种SRAM存储单元阵列。如图1所示，SRAM存储单元阵列100包括：多条沿行方向排列的字线110、沿列方向排列的位线对、多个位于字线110和位线对120、130之间的存储单元140。这里仅对包含一列存储单元140的阵列进行描述。每个SRAM存储器中可以包含多列这样的存储单元阵列。多个这样的存储单元阵列可以沿着行方向排列或以其他方式排列。所述位线对包括第一位线120和第二位线130。存储单元140的数量对应于字线110的数量，字线110的电位可以设置为高电位或低电位，用于选择相对应的存储单元140，控制相应的存储单元140的开启与关闭。例如，在根据本发明的一个实施例中，字线110中的一条可以设置为高电位，其他字线110可以设置为低电位，与高电位的字线110对应的存储单元140处于开启状态，可以进行写入与读出操作。而其他的存储单元140则处于关闭状态，不能对其进行写入与读出操作。第一位线120和第二位线130可以接收外围电路（未示出）传递的电压作为输入，从而将信息写入存储单元140中。
此外，SRAM存储单元阵列还包括：第一读晶体管150、第二读晶体管160、第一读位线170以及第二读位线180。其中，第一读位线170和第二读位线180分别通过第一读晶体管150和第二读晶体管160连接至第一位线120和第二位线130。可以理解，此时第一读位线170和第二读位线180通过两个晶体管（第一读晶体管150和第二读晶体管160）还连接至多个存储单元140。因此，仅通过两个晶体管就可以实现多个存储单元140的读操作，可以减少SRAM存储单元阵列的晶体管数量，从而可以减小SRAM存储单元阵列的尺寸，进而缩小SRAM芯片的尺寸。例如，在需要进行读操作时，位线对（第一位线120和第二位线130）上不施加电压，此时第一位线120和第二位线130作为导线分别将第一读位线170和第二读位线180与选定的存储单元140连接，以在第一读晶体管150和第二读晶体管160导通时对选定的存储单元140进行读操作。
优选地，第一读晶体管150和第二读晶体管160的栅极分别连接至第一位线120和第二位线130；第一读晶体管150和第二读晶体管160的漏极分别连接至第一读位线170和第二读位线180；第一读晶体管150和第二读晶体管160的源极接地。在此种连接方式中，与第一位线120和第二位线130连接的是晶体管的栅极，也即在进行读操作时，与存储单元140连接的是晶体管的栅极，因此第一读位线170和第二读位线180上的电压波动和外部噪声不会对存储单元产生影响，因为增加了读噪声容限，提高了存储单元的稳定性。
优选地，在根据本发明的一个实施例中，第一读晶体管150和第二读晶体管160为NMOS晶体管。NMOS晶体管主要的载流子是电子，迁移率高，电流相对较大，方便进行读操作。当然，本发明无意对第一读晶体管150和第二读晶体管160的类型进行限定。在本发明未示出的其他实施例中，第一读晶体管150和第二读晶体管160还可以为其他类型的晶体管，例如PMOS晶体管。
存储单元140的尺寸在很大程度上决定了SRAM芯片的尺寸，因此，需要使存储单元140的尺寸尽可能地小。存储单元140可以由反向单元构成，用于将存储节点的电位反向。如图1所示，存储单元140包括第一反相器141、第二反相器142、第一传输晶体管143以及第二传输晶体管144。下面将结合图2详细介绍存储单元140。
如图1所示，第一反相器141和第二反相器142连接在第一节点Q1与第二节点Q2之间。其中第一反相器141的输入端与第二反相器142的输出端连接至第一节点Q1，第一反相器141的输出端与第二反相器142的输入端连接至第二节点Q2。该存储单元140的第一反相器141和第二反相器142形成锁存电路，用以锁存存储节点Q1和Q2的数据。
第一反相器141和第二反相器142可以为CMOS单元。例如，在根据本发明的一个实施例中，如图2所示，第一反相器141包括第一上拉PMOS晶体管141A和第一下拉NMOS晶体管141B，第二反相器142包括第二上拉PMOS晶体管142A和第二下拉NMOS晶体管142B。其中，第一上拉PMOS晶体管141A和第二上拉PMOS晶体管142A的源极与供电电压连接。第一下拉NMOS晶体管141B和第二下拉NMOS晶体管142B的源极接地。第一上拉PMOS晶体管141A和第一下拉NMOS晶体管141B的漏极连接至第一节点Q1，第二上拉PMOS晶体管142A和第二下拉NMOS晶体管142B的漏极连接至第二节点Q2。第一上拉PMOS晶体管141A和第一下拉NMOS晶体管141B的栅极连接至第二节点Q2。第二上拉PMOS晶体管142A和第二下拉NMOS晶体管142B的栅极连接至第一节点Q1。该存储单元140由6个晶体管构成，与8个晶体管型的SRAM相比，其单元尺寸减小，进一步使SRAM芯片尺寸减小。
第一传输晶体管143和第二传输晶体管144的源极分别与第一节点Q1和第二节点Q2连接，漏极分别与第一位线120和第二位线130连接，且栅极分别与多条字线110中的对应者连接。优选地，第一传输晶体管143和第二传输晶体管144为NMOS晶体管。同样的，如上文所述的，NMOS晶体管主要的载流子是电子，迁移率高，电流相对较大，方便进行信号传输。当然，本发明无意对第一传输晶体管143和第二传输晶体管144的类型进行限定。在本发明未示出的其他实施例中，第一传输晶体管143和第二传输晶体管144还可以为其他类型的晶体管，例如PMOS晶体管。
根据本发明的另一方面，还提供一种SRAM存储器（未示出）。该SRAM存储器包括如上所述的任一种SRAM存储单元阵列。在该SRAM存储器中可以包含多个这种SRAM存储单元阵列，多个这种SRAM存储单元阵列沿着行方向排列。根据本发明的SRAM的存储单元尺寸小，因而SRAM芯片尺寸小。同时提高了存储单元稳定性。
根据本发明的又一方面，还提供了一种基于上述的SRAM存储器的控制方法。该控制方法包括：
对多个存储单元140中的选定者进行写操作时，将第一读位线170和第二读位线180设置为低电位，此时，第一读晶体管150和第二读晶体管160截止，也即不能进行读操作。同时将多条字线110中与选定的存储单元140对应的字线设置为高电位，选定的存储单元140中的第一传输晶体管143和第二传输晶体管144导通，外围电路将信息传递到第一位线121和第二位线122上作为输入。
对多个存储单元140中的选定者进行读操作时，不对第一位线121和第二位线122施加电压，而将第一读位线170和第二读位线180设置为高电位，并将多条字线110中与选定的存储单元140对应的字线设置为高电位，此时第一读晶体管150和第二读晶体管160导通，第一位线121作为导线连接在第一读晶体管150和选定的存储单元140之间，第二位线122同样作为导线连接在第二读出晶体管160和选定的存储单元之间。这样第一读位线170和第二读位线180则可以通过第一位线121和第二位线122读取多个存储单元140中的选定者中的信息。该控制方法将存储单元140中的读写操作分开，提高了静态噪声容限，进一步提高了存储单元140的稳定性。
根据本发明的SRAM存储单元阵列100的读写操作分开，提高了静态噪声容限，进一步提高了存储单元140的稳定性。仅用两个读晶体管（第一读晶体管150和第二晶体管160）作用于多个存储单元140，减小了SRAM存储单元阵列中晶体管的数量，从而减小了SRAM存储单元阵列的尺寸，进而缩小SRAM芯片的尺寸。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (8)
1.一种SRAM存储单元阵列，其特征在于，所述SRAM存储单元阵列包括：
多条沿行方向排列的字线、沿列方向排列的位线对以及多个位于所述字线和所述位线对之间的存储单元，所述位线对包括第一位线和第二位线；
第一读晶体管和第二读晶体管；以及
第一读位线和第二读位线，所述第一读位线和所述第二读位线分别通过所述第一读晶体管和所述第二读晶体管连接至所述第一位线和所述第二位线，所述第一读位线和所述第二读位线通过所述第一读晶体管和所述第二读晶体管还连接至所述多个存储单元。
2.如权利要求1所述的SRAM存储单元阵列，其特征在于，所述第一读晶体管和所述第二读晶体管的栅极分别连接至所述第一位线和所述第二位线；所述第一读晶体管和所述第二读晶体管的漏极分别连接至所述第一读位线和所述第二读位线；所述第一读晶体管和所述第二读晶体管的源极接地。
3.如权利要求1所述的SRAM存储单元阵列，其特征在于，所述第一读晶体管和所述第二读晶体管为NMOS晶体管。
4.如权利要求1所述的SRAM存储单元阵列，其特征在于，所述存储单元包括：
第一反相器和第二反相器，所述第一反相器和所述第二反相器连接在第一节点与第二节点之间，其中所述第一反相器的输入端与所述第二反相器的输出端连接至所述第一节点，所述第一反相器的输出端与所述第二反相器的输入端连接至所述第二节点；以及
第一传输晶体管和第二传输晶体管，所述第一传输晶体管和所述第二传输晶体管的源极分别与所述第一节点和所述第二节点连接，漏极分别与所述位线对连接，栅极分别与所述多个字线中的对应者连接。
5.如权利要求4所述的SRAM存储单元阵列，其特征在于，所述第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，所述第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管，
其中所述第一上拉PMOS晶体管和所述第二上拉PMOS晶体管的源极与供电电压连接，且所述第一下拉NMOS晶体管和所述第二下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的漏极连接至所述第一节点，所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的漏极连接至所述第二节点；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的栅极连接至所述第二节点，且所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的栅极连接至所述第一节点。
6.如权利要求5所述的SRAM存储单元阵列，其特征在于，所述第一传输晶体管和所述第二传输晶体管为NMOS晶体管。
7.一种SRAM存储器，其特征在于，所述SRAM存储器包括如权利要求1-6中任一项所述的SRAM存储单元阵列。
8.一种基于权利要求7所述的SRAM存储器的控制方法，其特征在于，所述控制方法包括：
对所述多个存储单元中的选定者进行写操作时，将所述第一读位线和所述第二读位线设置为低电位，并将所述多个字线中与所述选定者对应的字线设置为高电位，外围电路传递到所述位线对上的信息作为输入；以及
对所述多个存储单元中的选定者进行读操作时，不对所述位线对施加电压，将所述第一读位线对和所述第二读位线对设置为高电位，将所述多个字线中与所述选定者对应的字线设置为高电位，以通过所述第一读位线和所述第二读位线读取所述多个存储单元中的选定者中的信息。
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |