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CN104409055B - 用于氧化物半导体薄膜晶体管的扫描驱动电路 - Google Patents

用于氧化物半导体薄膜晶体管的扫描驱动电路 Download PDF

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CN104409055B CN201410624066.8A CN201410624066A CN104409055B CN 104409055 B CN104409055 B CN 104409055B CN 201410624066 A CN201410624066 A CN 201410624066A CN 104409055 B CN104409055 B CN 104409055B
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Abstract

本发明提供了一种用于氧化物半导体薄膜晶体管的扫描驱动电路，该用于氧化物半导体薄膜晶体管的扫描驱动电路的下拉维持电路部分(600)具有主反相器与辅助反相器，引入一个恒压低电位(DCL)，且设置恒压低电位(DCL)<第二负电位(VSS2)<第一负电位(VSS1)，能够避免氧化物半导体薄膜晶体管电性对扫描驱动电路的影响，尤其是漏电问题带来的功能性不良，确保下拉维持电路部分(600)能够在作用期间正常拉低，在非作用期间处于较高的电位，有效维持第一节点(Q(N))和输出端(G(N))处于低电位。

Description

用于氧化物半导体薄膜晶体管的扫描驱动电路
技术领域
本发明涉及液晶显示领域，尤其涉及一种用于氧化物半导体薄膜晶体管的扫描驱动电路。
背景技术
GOA(Gate Drive On Array)，是利用薄膜晶体管(thin film transistor，TFT)液晶显示器阵列(Array)制程将栅极驱动器制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式。
通常，GOA电路主要由上拉部分(Pull-up part)、上拉控制部分(Pull-upcontrol part)、下传部分(Transfer part)、下拉部分(Pull-down part)、下拉维持电路部分(Pull-down Holding part)、以及负责电位抬升的上升部分(Boost part)组成，上升部分一般由一自举电容构成。
上拉部分主要负责将输入的时钟信号(Clock)输出至薄膜晶体管的栅极，作为液晶显示器的驱动信号。上拉控制部分主要负责控制上拉部分的打开，一般是由上级GOA电路传递来的信号作用。下拉部分主要负责在输出扫描信号后，快速地将扫描信号(亦即薄膜晶体管的栅极的电位)拉低为低电平。下拉保维持电路部分则主要负责将扫描信号和上拉部分的信号保持在关闭状态(即设定的负电位)。上升部分则主要负责对上拉部分的电位进行二次抬升，确保上拉部分的正常输出。
随着氧化物半导体薄膜晶体管的发展，氧化物半导体相应的面板周边集成电路也成为关注的焦点。氧化物薄膜晶体管的载流子迁移率是非晶硅薄膜晶体管的20～30倍，可以大大提高TFT对像素电极的充放电速率，提高像素的响应速度，实现更快的刷新率，同时更快的响应也大大提高了像素的行扫描速率，使得超高分辨率在TFT-LCD中成为可能。因此，氧化物半导体薄膜晶体管的GOA电路未来有可能取代非晶硅的GOA电路，而现有技术中针对氧化物半导体薄膜晶体管的GOA电路的开发较少，尤其需要克服很多由于氧化物薄膜晶体管电性本身带来的问题。例如：传统的非晶硅薄膜晶体管的电学特性中阈值电压一般大于0V，而且亚阈值区域的电压相对于电流的摆幅较大，这样在电路设计中即使某些晶体管在操作时晶体管栅极与源极之间的电压Vgs在等于0V附近产生的漏电流也较小。但氧化物半导体薄膜晶体管由于其材料本身的特性与非晶硅有明显的差异，其阈值电压值在0V左右，而且亚阈值区域的摆幅较小，而GOA电路在关态时很多元件操作在Vgs＝0V，这样就会增加氧化物半导体薄膜晶体管GOA电路设计的难度，一些适用于非晶硅半导体的扫描驱动电路应用到氧化物半导体时就会存在一些功能性问题。此外，在某些外在因素的诱导和应力作用下，氧化物半导体薄膜晶体管有时候也会产生阈值电压往负值减小的趋势，这样将会直接导致氧化物半导体薄膜晶体管GOA电路无法工作，因此在设计电路时还必须要考虑这种元件特性对GOA电路的影响。
发明内容
本发明的目的在于提供一种用于氧化物半导体薄膜晶体管的扫描驱动电路，解决氧化物薄膜晶体管电性对GOA驱动电路的影响，尤其是漏电问题带来的功能性不良，解决目前的氧化物薄膜晶体管扫描驱动电路中下拉维持电路部分在非作用期间不能处于较高的电位的问题。
针对上述目的，本发明提供了一种用于氧化物半导体薄膜晶体管的扫描驱动电路，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括一上拉控制部分、一上拉部分、一下传部分、一第一下拉部分、一自举电容部分和一下拉维持电路部分；
所述上拉控制部分包括一第十一晶体管，所述第十一晶体管的栅极电性连接于所述第N级GOA单元的前一级GOA单元第N-1级GOA单元的驱动输出端，漏极电性连接于所述第N级GOA单元的前一级GOA单元第N-1级GOA单元的输出端，源极电性连接于第一节点；
所述第一下拉部分包括一第四十一晶体管，所述第四十一晶体管的栅极电性连接于第M+2组时钟信号，漏极电性连接于第一节点，源极电性连接于第二负电位或输出端；
所述下拉维持部分包括第五十一晶体管，所述第五十一晶体管的栅极与漏极均电性连接于恒压高电位，源极电性连接于第四节点；第五十二晶体管，所述第五十二晶体管的栅极电性连接于第一节点，漏极电性连接于第四节点，源极电性连接于第一负电位；第五十三晶体管，所述第五十三晶体管的栅极电性连接于第四节点，漏极电性连接于恒压高电位，源极电性连接于第二节点；第五十四晶体管，所述第五十四晶体管的栅极电性连接于第一节点，漏极电性连接于第二节点，源极电性连接第三节点；第七十三晶体管，所述第七十三晶体管的栅极电性连接于第四节点，漏极电性连接于恒压高电位，源极电性连接于第三节点；第七十四晶体管，所述第七十四晶体管的栅极电性连接于第一节点，漏极电性连接于第三节点，源极电性连接于恒压低电位；第四十二晶体管，所述第四十二晶体管的栅极电性连接于第二节点，漏极电性连接于第一节点，源极电性连接于第二负电位；第三十二晶体管，所述第三十二晶体管的栅极电性连接于第二节点，漏极电性连接于输出端，源极电性连接于第一负电位；
所述第五十一晶体管、第五十二晶体管、第五十三晶体管、第五十四晶体管构成主反相器，所述主反相器用于控制第三十二晶体管与第四十二晶体管；所述第七十三晶体管、第七十四晶体管构成辅助反相器，所述辅助反相器在作用期间提供给主反相器低电位，在非作用期间提供给主反相器高电位；
所述第一负电位、第二负电位与恒压低电位的关系为：恒压低电位<第二负电位<第一负电位。
所述辅助反相器还包括第七十一晶体管，所述第七十一晶体管的栅极与漏极均电性连接于恒压高电位，源极电性连接于第七十三晶体管的栅极；第七十二晶体管，所述第七十二晶体管的栅极电性连接于第一节点，漏极电性连接于第七十三晶体管的栅极，源极电性连接于恒压低电位；所述第七十三晶体管的栅极与第四节点断开。
所述用于氧化物半导体薄膜晶体管的扫描驱动电路，采用的级传方式是第N-1级传给第N级。
所述上拉部分，包括第二十一晶体管，所述第二十一晶体管的栅极电性连接于第一节点，漏极电性连接于时钟信号，源极电性连接于输出端；
所述下传部分包括第二十二晶体管，所述第二十二晶体管的栅极电性连接于第一节点，漏极电性连接于时钟信号，源极电性连接于驱动输出端；
所述自举电容部分，包括一电容，所述电容的一端电性连接于第一节点，另一端电性连接于输出端。
所述扫描驱动电路的第一级连接关系中，第十一晶体管的栅极与漏极均电性连接于电路的启动信号端。
所述时钟信号的波形占空比不能大于25/75。
所述时钟信号的波形占空比为25/75。
所述第一节点的信号输出波形呈“凸”字形。
所述时钟信号包含四组时钟信号：第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号，当所述时钟信号为第三时钟信号时，所述第M+2组时钟信号为第一时钟信号，当所述时钟信号为第四时钟信号时，所述第M+2组时钟信号为第二时钟信号。
本发明的有益效果：本发明提供了一种用于氧化物半导体薄膜晶体管的扫描驱动电路，该用于氧化物半导体薄膜晶体管的扫描驱动电路的下拉维持电路部分具有主反相器与辅助反相器，引入一个恒压低电位，且设置恒压低电位<第二负电位<第一负电位，能够避免氧化物半导体薄膜晶体管电性对扫描驱动电路的影响，尤其是漏电问题带来的功能性不良，确保下拉维持电路部分能够在作用期间正常拉低，在非作用期间处于较高的电位，有效维持第一节点和输出端处于低电位。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为本发明用于氧化物半导体薄膜晶体管的扫描驱动电路的第一实施例的电路图；
图2为图1所示第一实施例的第一级GOA单元的电路图；
图3为本发明用于氧化物半导体薄膜晶体管的扫描驱动电路的第二实施例的电路图；
图4为本发明用于氧化物半导体薄膜晶体管的扫描驱动电路的第三实施例的电路图；
图5为本发明用于氧化物半导体薄膜晶体管的扫描驱动电路的第四实施例的电路图；
图6为本发明用于氧化物半导体薄膜晶体管的扫描驱动电路的波形设置和关键节点的输出波形图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图1-2，为本发明用于氧化物半导体薄膜晶体管的扫描驱动电路的第一实施例。如图1所示，所述用于氧化物半导体薄膜晶体管的扫描驱动电路为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)薄膜晶体管的扫描驱动电路，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括一上拉控制部分100、一上拉部分200、一下传部分300、一第一下拉部分400、一自举电容部分500和一下拉维持电路部分600。
上述各部分的组成以及具体的连接方式如下：
所述上拉控制部分100包括第十一晶体管T11，所述第十一晶体管T11的栅极电性连接于所述第N级GOA单元的前一级GOA单元第N-1级GOA单元的驱动输出端ST(N-1)，漏级电性连接于所述第N级GOA单元的前一级GOA单元第N-1级GOA单元的输出端G(N-1)，源极电性连接于第一节点Q(N)；
所述上拉部分200包括第二十一晶体管T21，所述第二十一晶体管T21的栅极电性连接于第一节点Q(N)，漏极电性连接于时钟信号CK(M)，源极电性连接于输出端G(N)；
所述下传部分300包括第二十二晶体管T22，所述第二十二晶体管T22的栅极电性连接于第一节点Q(N)，漏极电性连接于时钟信号CK(M)，源极电性连接于驱动输出端ST(N)；
所述第一下拉部分400仅包括一第四十一晶体管T41，所述第四十一晶体管T41的栅极电性连接于第M+2组时钟信号CK(M+2)，漏极电性连接于第一节点Q(N)，源极电性连接于第二负电位VSS2；
所述自举电容部分500包括一电容Cb，所述电容Cb的一端电性连接于第一节点Q(N)，另一端电性连接于输出端G(N)；
所述下拉维持部分600包括第五十一晶体管T51，所述第五十一晶体管T51的栅极与漏极均电性连接于恒压高电位DCH，源极电性连接于第四节点S(N)；
第五十二晶体管T52，所述第五十二晶体管T52的栅极电性连接于第一节点Q(N)，漏极电性连接于第四节点S(N)，源极电性连接于第一负电位VSS1；
第五十三晶体管T53，所述第五十三晶体管T53的栅极电性连接于第四节点S(N)，漏极电性连接于恒压高电位DCH，源极电性连接于第二节点P(N)；
第五十四晶体管T54，所述第五十四晶体管T54的栅极电性连接于第一节点Q(N)，漏极电性连接于第二节点P(N)，源极电性连接第三节点K(N)；
第七十一晶体管T71，所述第七十一晶体管T71的栅极与漏极均电性连接于恒压高电位DCH，源极电性连接于第七十三晶体管T73的栅极；
第七十二晶体管T72，所述第七十二晶体管T72的栅极电性连接于第一节点Q(N)，漏极电性连接于第七十三晶体管T73的栅极，源极电性连接于恒压低电位DCL；
第七十三晶体管T73，所述第七十三晶体管T73的栅极电性连接于第七十一晶体管T71的源极，漏极电性连接于恒压高电位DCH，源极电性连接于第三节点K(N)；
第七十四晶体管T74，所述第七十四晶体管T74的栅极电性连接于第一节点Q(N)，漏极电性连接于第三节点K(N)，源极电性连接于恒压低电位DCL；
第四十二晶体管T42，所述第四十二晶体管T42的栅极电性连接于第二节点P(N)，漏极电性连接于第一节点Q(N)，源极电性连接于第二负电位VSS2；
第三十二晶体管T32，所述第三十二晶体管T32的栅极电性连接于第二节点P(N)，漏极电性连接于输出端G(N)，源极电性连接于第一负电位VSS1。
需要特别说明的是，首先，所述第一负电位VSS1、第二负电位VSS2与恒压低电位DCL的关系为：恒压低电位DCL<第二负电位VSS2<第一负电位VSS1。
其次，该扫描驱动电路采用的级传方式是第N-1级传给第N级，如图2所示，所述扫描驱动电路的第一级连接关系中，第十一晶体管T11的栅极与漏极均电性连接于电路的启动信号端STV。
再次，第一下拉部分400只有第四十一晶体管T41负责下拉第一节点Q(N)，且第四十一晶体管T41的栅极电性连接于第M+2组时钟信号CK(M+2)，T41的源极电性连接于第二负电位VSS2。所述时钟信号CK(M)包含四组时钟信号：第一时钟信号CK(1)、第二时钟信号CK(2)、第三时钟信号CK(3)、第四时钟信号CK(4)，当所述时钟信号CK(M)为第三时钟信号CK(3)时，所述第M+2组时钟信号CK(M+2)为第一时钟信号CK(1)，当所述时钟信号CK(M)为第四时钟信号CK(4)时，所述第M+2组时钟信号CK(M+2)为第二时钟信号CK(2)，而且时钟信号CK(M)的波形占空比设置不能大于25/75，以确保第一节点Q(N)的信号输出波形呈“凸”字形，优选的，所述时钟信号CK(M)的波形占空比为25/75。
最为重要的是，所述下拉维持电路部分600采用了特殊的双重反相器设计。其中第五十一晶体管T51、第五十二晶体管T52、第五十三晶体管T53、第五十四晶体管T54四个晶体管构成主反相器，第七十一晶体管T71、第七十二晶体管T72、第七十三晶体管T73、第七十四晶体管T74四个晶体管构成辅助反相器。所述主反相器的作用是控制第三十二晶体管T32和第四十二晶体管T42这两个晶体管，辅助反相器的作用是在作用期间提供给主反相器低电位，在非作用期间提供给主反相器一个适当的高电位来降低第五十四晶体管T54的漏电，以确保主反相器在非作用期间能够产生较高的电位。
在作用期间，辅助反相器经恒压高电位DCH与恒压低电位DCL的高/低电压驱动后，第五十二晶体管T52被下拉至第一负电位VSS1，第七十四晶体管T74、第七十二晶体管T72在第一节点Q(N)为高电位时开启并下拉恒压高电位DCH，导致第三节点K(N)为更低电位，第二节点P(N)也被下拉到一更低电位，即辅助反相器在作用期间给主反相器提供了低电位，因而可以杜绝第三十二晶体管T32、第四十二晶体管T42因阈值电压较低或趋近于0V的物理特性所引发的漏电情况发生，确保该下拉维持电路部分600能够在作用期间正常拉低。
在非作用期间，第五十二晶体管T52、第五十四晶体管T54、第七十二晶体管T72、第七十四晶体管T74均截止关闭。由于第五十四晶体管T54的栅极电性连接于第一节点Q(N)，源极电性连接于第三节点K(N)，该第五十四晶体管T54的栅极为负电位，源极为正电位，这样Vgs是一个相对来说非常负值的电位，可以将第五十四晶体管T54关闭得很好，减少它的漏电，即辅助反相器在非作用期间给主反相器提供了一个适当的高电位来降低第五十四晶体管T54的漏电，确保该下拉维持电路部分600在非作用期间处于较高的电位，有效维持第一节点Q(N)和输出端G(N)处于低电位。此外，在第三节点K(N)为高电位时，存在电阻分压的功能，可以将第二节点P(N)的电位推得更高，因而可以稳定第二节点P(N)的电位。
请参阅图3，为本发明用于氧化物半导体薄膜晶体管的扫描驱动电路的第二实施例。该第二实施例与第一实施例的区别在于，所述第四十一晶体管T41的源极电性连接于输出端G(N)，通过将第四十一晶体管T41的源极电性连接于输出端G(N)，可以降低第一节点Q(N)在作用期间通过该第四十一晶体管T41的漏电。除此之外，图3与图1具有相同标号部分的组成、连接关系、功用与操作原理相同，在此不再赘述。
请参阅图4，为本发明用于用于氧化物半导体薄膜晶体管的扫描驱动电路的第三实施例。所述第三实施例与第一实施例的区别在于，所述辅助反相器部分删减了第七十一晶体管T71与第七十二晶体管T72，将所述第七十三晶体管T73的栅极电性连接到第四节点S(N)，仅由第七十三晶体管T73与第七十四晶体管T74构成辅助反相器，该辅助反相器引用主反相器中的第四节点S(N)来控制第七十三晶体管T73，可以减少辅助反相器的元件数量，不需要额外的元件来产生类似于S(N)节点的波形控制第七十三晶体管T73。
在作用期间，辅助反相器经第四节点S(N)与恒压低电位DCL高/低电压驱动后，第五十二晶体管T52被下拉至第一负电位VSS1，第七十四晶体管T74、在第一节点Q(N)为高电位时开启并下拉恒压高电位DCH，导致第三节点K(N)为更低电位，第二节点P(N)也被下拉到一更低电位，即辅助反相器在作用期间给主反相器提供了低电位，因而可以杜绝第三十二晶体管T32、第四十二晶体管T42因阈值电压较低或趋近于0V的物理特性所引发的漏电情况发生，确保所述下拉维持电路部分600能够在作用期间正常拉低。
在非作用期间，第五十二晶体管T52、第五十四晶体管T54、第七十四晶体管T74均截止关闭。由于第五十四晶体管T54的栅极电性连接于第一节点Q(N)，源极电性连接于第三节点K(N)，所述第五十四晶体管T54的栅极为负电位，源极为正电位，这样Vgs是一个相对来说非常负值的电位，可以将第五十四晶体管T54关闭得很好，减少它的漏电，即辅助反相器在非作用期间给主反相器提供了一个适当的高电位来降低第五十四晶体管T54的漏电，确保所述下拉维持电路部分600在非作用期间处于较高的电位，有效维持第一节点Q(N)和输出端G(N)处于低电位。此外，在第三节点K(N)为高电位时，还存在电阻分压的功能，可以将第二节点P(N)的电位推得更高，因而可以稳定第二节点P(N)的电位。除此之外，图4与图1中具有相同标号部分的组成、连接关系、功用与操作原理相同，在此不再赘述。
请参阅图5，为本发明用于氧化物半导体薄膜晶体管的扫描驱动电路的第四实施例。所述第四实施例与第三实施例的区别在于，所述第四十一晶体管T41的源极电性连接于输出端G(N)，通过将第四十一晶体管T41的源极电性连接于输出端G(N)，可以降低第一节点Q(N)在作用期间通过所述第四十一晶体管T41的漏电。除此之外，图5与图4中具有相同标号部分的组成、连接关系、功用与操作原理相同，在此不再赘述。
请参阅图6，为本发明用于氧化物半导体薄膜晶体管的扫描驱动电路的波形设置和关键节点的输出波形图。其中STV是电路的启动信号；CK(1)-CK(4)是电路的时钟信号，可以看出这里示意的时钟信号的波形占空比为25/75，可以确保第一节点的Q(N)的信号输出波形呈“凸”字形；VSS1、VSS2、DCH、DCL为输入的恒压控制信号，DCH为高电位，VSS1、VSS2、DCL均为恒压低电位，且DCL<VSS2<VSS1；其它为电路关键节点产生的输出信号波形。由图可知：第一节点Q(N)的信号输出波形呈“凸”字形，输出端G(N)正常输出；在非作用期间，第一节点Q(N)和输出端G(N)处于低电位。
综上所述，本发明用于氧化物半导体薄膜晶体管的扫描驱动电路的下拉维持电路部分具有主反相器与辅助反相器，引入一个恒压低电位，且设置恒压低电位<第二负电位<第一负电位，能够避免氧化物半导体薄膜晶体管电性对扫描驱动电路的影响，尤其是漏电问题带来的功能性不良，确保下拉维持电路部分能够在作用期间正常拉低，在非作用期间处于较高的电位，有效维持第一节点和输出端处于低电位。
虽然本发明已以较佳实施例揭露如上，但该较佳实施例并非用以限制本发明，该领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (9)

1.一种用于氧化物半导体薄膜晶体管的扫描驱动电路，其特征在于，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括一上拉控制部分(100)、一上拉部分(200)、一下传部分(300)、一第一下拉部分(400)、一自举电容部分(500)和一下拉维持电路部分(600)；
所述上拉控制部分(100)包括一第十一晶体管(T11)，所述第十一晶体管(T11)的栅极电性连接于所述第N级GOA单元的前一级GOA单元第N-1级GOA单元的驱动输出端(ST(N-1))，漏极电性连接于所述第N级GOA单元的前一级GOA单元第N-1级GOA单元的输出端(G(N-1))，源极电性连接于第一节点(Q(N))；
所述第一下拉部分(400)包括一第四十一晶体管(T41)，所述第四十一晶体管(T41)的栅极电性连接于第M+2组时钟信号CK((M+2))，漏极电性连接于第一节点(Q(N))，源极电性连接于第二负电位(VSS2)或输出端(G(N))；
所述下拉维持电路部分(600)包括第五十一晶体管(T51)，所述第五十一晶体管(T51)的栅极与漏极均电性连接于恒压高电位(DCH)，源极电性连接于第四节点(S(N))；第五十二晶体管(T52)，所述第五十二晶体管(T52)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第四节点(S(N))，源极电性连接于第一负电位(VSS1)；第五十三晶体管(T53)，所述第五十三晶体管(T53)的栅极电性连接于第四节点(S(N))，漏极电性连接于恒压高电位(DCH)，源极电性连接于第二节点(P(N))；第五十四晶体管(T54)，所述第五十四晶体管(T54)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第二节点(P(N))，源极电性连接第三节点(K(N))；第七十三晶体管(T73)，所述第七十三晶体管(T73)的栅极电性连接于第四节点(S(N))，漏极电性连接于恒压高电位(DCH)，源极电性连接于第三节点(K(N))；第七十四晶体管(T74)，所述第七十四晶体管(T74)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第三节点(K(N))，源极电性连接于恒压低电位(DCL)；第四十二晶体管(T42)，所述第四十二晶体管(T42)的栅极电性连接于第二节点(P(N))，漏极电性连接于第一节点(Q(N))，源极电性连接于第二负电位(VSS2)；第三十二晶体管(T32)，所述第三十二晶体管(T32)的栅极电性连接于第二节点(P(N))，漏极电性连接于输出端(G(N))，源极电性连接于第一负电位(VSS1)；
所述第五十一晶体管(T51)、第五十二晶体管(T52)、第五十三晶体管(T53)、第五十四晶体管(T54)构成主反相器，所述主反相器用于控制第三十二晶体管(T32)与第四十二晶体管(T42)；所述第七十三晶体管(T73)、第七十四晶体管(T74)构成辅助反相器，所述辅助反相器在作用期间提供给主反相器低电位，在非作用期间提供给主反相器高电位；
所述作用期间为第十一晶体管(T11)导通；
所述非作用期间为第十一晶体管(T11)截止关闭；
所述第一负电位(VSS1)、第二负电位(VSS2)与恒压低电位(DCL)的关系为：恒压低电位(DCL)<第二负电位(VSS2)<第一负电位(VSS1)。
2.一种用于氧化物半导体薄膜晶体管的扫描驱动电路，其特征在于，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括一上拉控制部分(100)、一上拉部分(200)、一下传部分(300)、一第一下拉部分(400)、一自举电容部分(500)和一下拉维持电路部分(600)；
所述上拉控制部分(100)包括一第十一晶体管(T11)，所述第十一晶体管(T11)的栅极电性连接于所述第N级GOA单元的前一级GOA单元第N-1级GOA单元的驱动输出端(ST(N-1))，漏极电性连接于所述第N级GOA单元的前一级GOA单元第N-1级GOA单元的输出端(G(N-1))，源极电性连接于第一节点(Q(N))；
所述第一下拉部分(400)包括一第四十一晶体管(T41)，所述第四十一晶体管(T41)的栅极电性连接于第M+2组时钟信号CK((M+2))，漏极电性连接于第一节点(Q(N))，源极电性连接于第二负电位(VSS2)或输出端(G(N))；
所述下拉维持电路部分(600)包括第五十一晶体管(T51)，所述第五十一晶体管(T51)的栅极与漏极均电性连接于恒压高电位(DCH)，源极电性连接于第四节点(S(N))；第五十二晶体管(T52)，所述第五十二晶体管(T52)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第四节点(S(N))，源极电性连接于第一负电位(VSS1)；第五十三晶体管(T53)，所述第五十三晶体管(T53)的栅极电性连接于第四节点(S(N))，漏极电性连接于恒压高电位(DCH)，源极电性连接于第二节点(P(N))；第五十四晶体管(T54)，所述第五十四晶体管(T54)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第二节点(P(N))，源极电性连接第三节点(K(N))；第七十一晶体管(T71)，所述第七十一晶体管(T71)的栅极与漏极均电性连接于恒压高电位(DCH)，源极电性连接于第七十三晶体管(T73)的栅极；第七十二晶体管(T72)，所述第七十二晶体管(T72)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第七十三晶体管(T73)的栅极，源极电性连接于恒压低电位(DCL)；第七十三晶体管(T73)，所述第七十三晶体管(T73)的栅极电性连接于第七十一晶体管(T71)的源极，漏极电性连接于恒压高电位(DCH)，源极电性连接于第三节点(K(N))；第七十四晶体管(T74)，所述第七十四晶体管(T74)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第三节点(K(N))，源极电性连接于恒压低电位(DCL)；第四十二晶体管(T42)，所述第四十二晶体管(T42)的栅极电性连接于第二节点(P(N))，漏极电性连接于第一节点(Q(N))，源极电性连接于第二负电位(VSS2)；第三十二晶体管(T32)，所述第三十二晶体管(T32)的栅极电性连接于第二节点(P(N))，漏极电性连接于输出端(G(N))，源极电性连接于第一负电位(VSS1)；
所述第五十一晶体管(T51)、第五十二晶体管(T52)、第五十三晶体管(T53)、第五十四晶体管(T54)构成主反相器，所述主反相器用于控制第三十二晶体管(T32)与第四十二晶体管(T42)；所述第七十一晶体管(T71)、所述第七十二晶体管(T72)、所述第七十三晶体管(T73)、第七十四晶体管(T74)构成辅助反相器，所述辅助反相器在作用期间提供给主反相器低电位，在非作用期间提供给主反相器高电位；
所述作用期间为第十一晶体管(T11)导通；
所述非作用期间为第十一晶体管(T11)截止关闭；
所述第一负电位(VSS1)、第二负电位(VSS2)与恒压低电位(DCL)的关系为：恒压低电位(DCL)<第二负电位(VSS2)<第一负电位(VSS1)。
3.如权利要求1或2所述的用于氧化物半导体薄膜晶体管的扫描驱动电路，其特征在于，采用的级传方式是第N-1级传给第N级。
4.如权利要求1或2所述的用于氧化物半导体薄膜晶体管的扫描驱动电路，其特征在于，所述上拉部分(200)包括第二十一晶体管(T21)，所述第二十一晶体管(T21)的栅极电性连接于第一节点(Q(N))，漏极电性连接于时钟信号(CK(M))，源极电性连接于输出端(G(N))；
所述下传部分(300)包括第二十二晶体管(T22)，所述第二十二晶体管(T22)的栅极电性连接于第一节点(Q(N))，漏极电性连接于时钟信号(CK(M))，源极电性连接于驱动输出端(ST(N))；
所述自举电容部分(500)包括一电容(Cb)，所述电容(Cb)的一端电性连接于第一节点(Q(N))，另一端电性连接于输出端(G(N))。
5.如权利要求1或2所述的用于氧化物半导体薄膜晶体管的扫描驱动电路，其特征在于，所述扫描驱动电路的第一级连接关系中，第十一晶体管(T11)的栅极与漏极均电性连接于电路的启动信号端(STV)。
6.如权利要求4所述的用于氧化物半导体薄膜晶体管的扫描驱动电路，其特征在于，所述时钟信号CK(M)的波形占空比不能大于25/75。
7.如权利要求6所述的用于氧化物半导体薄膜晶体管的扫描驱动电路，其特征在于，所述时钟信号(CK(M))的波形占空比为25/75。
8.如权利要求1或2所述的用于氧化物半导体薄膜晶体管的扫描驱动电路，其特征在于，所述第一节点(Q(N))的信号输出波形呈“凸”字形。
9.如权利要求4所述的用于氧化物半导体薄膜晶体管的扫描驱动电路，其特征在于，所述时钟信号(CK(M))包含四组时钟信号：第一时钟信号(CK(1))、第二时钟信号(CK(2))、第三时钟信号(CK(3))、第四时钟信号(CK(4))，当所述时钟信号(CK(M))为第三时钟信号(CK(3))时，所述第M+2组时钟信号(CK(M+2))为第一时钟信号(CK(1))，当所述时钟信号(CK(M))为第四时钟信号(CK(4))时，所述第M+2组时钟信号(CK(M+2))为第二时钟信号(CK(2))。
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