CN104268122A - 一种可变点数的浮点fft处理器 - Google Patents
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Abstract
本发明涉及一种可变点数的浮点FFT处理器，包括数据选择存储模块，用于存储输入数据，根据时域基2算法输出蝶形运算单元所需要的数据；当FFT点数选择为1024点时，外部输入的数据在数据选择存储模块的RAM中按顺序放置，当选择其它点数时，数据间隔放置；蝶型运算单元，用于完成FFT算法中的蝶型运算，个数为4个。旋转因子存储器，用于存储蝶型运算单元所需要的旋转因子，其地址由数据选择存储模块所控制。本发明拥有4个蝶形运算单元，可以使原来的运算时间减少四分之三，运算速度是ALTERA公司IP核的4倍；同时可以选择32，64，128，256，512，1024点五种不同的点数，点数可配置,使用更加灵活。
Description
技术领域
本发明涉及数字信号处理和集成电路设计技术领域，尤其是一种可变点数的浮点FFT处理器。
背景技术
在气象雷达信号处理中，快速傅里叶变换是常用的算法，由于其算法较为复杂，一般在DSP处理器中实现，但是在DSP处理器中实现则需要在电路板上设置额外的DSP处理器而且受到DSP处理器运行速度的限制，无法实现并行运算。
为了提高系统硬件的集成度，节约成本，提高运算速度，在FPGA控制器中实现FFT处理是一个更好的方案，然而在FPGA控制器中实现则要消耗相当多的资源，如果使用IP(知识产权)核，还需要购买相应的license。
气象雷达信号处理的FFT运算点数一般为32点～1024点，同时为了保证FFT运算的精度，一般需要进行浮点处理，目前ALTERA 公司的浮点FFT处理器的IP核可以实现点数的更改但是消耗的资源较多，而且只有一个蝶形运算单元，运算速度较慢。
发明内容
本发明的目的在于提供一种具有4个浮点运算的蝶形运算单元，运算速度快，点数可配置的可变点数的浮点FFT处理器。
为实现上述目的，本发明采用了以下技术方案：一种可变点数的浮点FFT处理器，包括：
数据选择存储模块，用于存储输入数据，根据时域基2算法输出蝶形运算单元所需要的数据，并存储蝶形运算单元的输出数据用于下一级运算；当FFT点数选择为1024点时，外部输入的数据在数据选择存储模块的RAM中按顺序放置，当选择其它点数时，数据间隔放置；
蝶型运算单元，用于完成FFT算法中的蝶型运算，个数为4个；
旋转因子存储器，用于存储蝶型运算单元所需要的旋转因子，其地址由数据选择存储模块所控制。
所述数据选择存储模块由用于存储实部数据的实部数据选择存储模块和用于存储虚部数据的虚部数据选择存储模块组成，实部和虚部数据先由外部输入至数据选择存储模块,运算开始后数据选择存储模块将数据输出至对应的蝶形运算单元，同时旋转因子存储模块内的数据也输出至蝶形运算单元,二者在蝶形运算单元内完成运算，其结果再输出至数据选择存储模块，并在相应的位置存储，如果最后一级运算完成，则由数据选择存储模块将结果输出,即实部结果由实部数据选择存储模块输出，虚部结果由虚部数据选择存储模块输出；否则，再进行下一级运算。
所述实部数据选择存储模块、虚部数据选择存储模块的暂存空间均由八片双口RAM构成，每片双口RAM的大小为256×32bit，其读写和使能信号由地址状态机控制，地址状态机根据当前运行级数对外部输入数据和上一级蝶型运算输出数据进行分配，使其存储到合适地址，而输出的数据通过数据输出选通模块通往相应的蝶型运算单元。
所述蝶型运算单元由四个浮点乘法器和六个浮点加/减法器构成，完成输入数据和旋转因子的运算，分为实部和虚部输出；
蝶形运算单元用于实现一个标准的基2蝶形运算,如下式所示：
其中，X’N/2(k’)表示a端口输入的复数, X’’N/2(k’’)表示b端口输入的数据, WN表示旋转因子，为复数，将上式按实部和虚部展开则得到蝶形运算单元的结构，结果数据XN(k)包含两部分，分别由两个端口输出；N表示N点的FFT变换，X表示FFT变换中的数字序列，X(k)表示这个序列中第k个数据。
所述FFT点数可以选择32、64、128、256、512、1024点中的任意一种。
所述的按顺序放置的地址为递增的,设数据为X(k), k=0，1，2…1024,那么数据放置的地址为k；数据间隔放置的地址间隔为最大点数和当前点数之比, 设数据为X(k), k=0，1，2…N,N≤1024,其在RAM中的地址为m*k,其中，m=1024/N。
由上述技术方案可知，本发明采用基2时域算法，支持32点～1024 点的FFT运算，而且拥有4个蝶形运算单元，可以使原来的运算时间减少四分之三，运算速度是ALTERA公司IP核的4倍；同时可以选择32，64，128，256，512，1024点五种不同的点数，点数可配置，使用更加灵活。总之，本发明具有运行速度快、精度高、消耗资源较少等优点，可以应用于FPGA设计或ASIC 的FFT处理。
附图说明
图1 为本发明的结构框图。
图2为图1中实部数据选择存储模块或虚部数据选择存储模块的结构框图。
图3为图1中蝶形运算单元的结构框图。
具体实施方式
一种可变点数的浮点FFT处理器，包括数据选择存储模块，用于存储输入数据，根据时域基2算法输出蝶形运算单元所需要的数据，并存储蝶形运算单元的输出数据用于下一级运算；当FFT点数选择为1024点时，外部输入的数据在数据选择存储模块的RAM中按顺序放置，当选择其它点数时，数据间隔放置；蝶型运算单元，用于完成FFT算法中的蝶型运算，个数为4个。旋转因子存储器，用于存储蝶型运算单元所需要的旋转因子，其地址由数据选择存储模块所控制，如图1所示，所述FFT点数可以选择32、64、128、256、512、1024点中的任意一种。所述的按顺序放置的地址为递增的，设数据为X(k), k=0，1，2…1024,那么数据放置的地址为k；数据间隔放置的地址间隔为最大点数和当前点数之比, 设数据为X(k),k=0，1，2…N,N≤1024，其在RAM中的地址为m*k,其中，m=1024/N。
如图1所示，所述数据选择存储模块由用于存储实部数据的实部数据选择存储模块和用于存储虚部数据的虚部数据选择存储模块组成，实部和虚部数据先由外部输入至数据选择存储模块,运算开始后数据选择存储模块将数据输出至对应的蝶形运算单元,同时旋转因子存储模块内的数据也输出至蝶形运算单元,二者在蝶形运算单元内完成运算，其结果再输出至数据选择存储模块,并在相应的位置存储,如果最后一级运算完成,则由数据选择存储模块将结果输出,即实部结果由实部数据选择存储模块输出，虚部结果由虚部数据选择存储模块输出；否则，再进行下一级运算。
如图2所示，所述实部数据选择存储模块、虚部数据选择存储模块的暂存空间均由八片双口RAM构成，每片双口RAM的大小为256×32bit，其读写和使能信号由地址状态机控制，地址状态机根据当前运行级数对外部输入数据和上一级蝶型运算输出数据进行分配，使其存储到合适地址，而输出的数据通过数据输出选通模块通往相应的蝶型运算单元。
如图3所示，所述蝶型运算单元由四个浮点乘法器和六个浮点加/减法器构成，完成输入数据和旋转因子的运算，分为实部和虚部输出；
蝶形运算单元用于实现一个标准的基2蝶形运算，如下式所示：
其中，X’N/2(k’)表示a端口输入的复数, X’’N/2(k’’)表示b端口输入的数据, WN表示旋转因子,为复数,将上式按实部和虚部展开则得到图3所示的蝶形运算单元的结构，结果数据XN(k)包含两部分,分别由两个端口输出，N表示N点的FFT变换, X表示FFT变换中的数字序列,X(k)表示这个序列中第k个数据。上式表明的是N点FFT变换和N/2点FFT变换之间的关系,通过迭代最后得到N=2时的FFT变换。
综上所述，本发明采用基2时域算法，支持32点～1024 点的FFT运算，而且拥有4个蝶形运算单元，可以使原来的运算时间减少四分之三，运算速度是ALTERA公司IP核的4倍；同时可以选择32，64，128，256，512，1024点五种不同的点数，点数可配置,使用更加灵活。
Claims (6)
1.一种可变点数的浮点FFT处理器，其特征在于：包括：
数据选择存储模块，用于存储输入数据，根据时域基2算法输出蝶形运算单元所需要的数据，并存储蝶形运算单元的输出数据用于下一级运算；当FFT点数选择为1024点时，外部输入的数据在数据选择存储模块的RAM中按顺序放置，当选择其它点数时，数据间隔放置；
蝶型运算单元，用于完成FFT算法中的蝶型运算，个数为4个；
旋转因子存储器，用于存储蝶型运算单元所需要的旋转因子，其地址由数据选择存储模块所控制。
2.根据权利要求1所述的可变点数的浮点FFT处理器，其特征在于：所述数据选择存储模块由用于存储实部数据的实部数据选择存储模块和用于存储虚部数据的虚部数据选择存储模块组成，实部和虚部数据先由外部输入至数据选择存储模块,运算开始后数据选择存储模块将数据输出至对应的蝶形运算单元,同时旋转因子存储模块内的数据也输出至蝶形运算单元,二者在蝶形运算单元内完成运算，其结果再输出至数据选择存储模块,并在相应的位置存储,如果最后一级运算完成,则由数据选择存储模块将结果输出,即实部结果由实部数据选择存储模块输出，虚部结果由虚部数据选择存储模块输出；否则，再进行下一级运算。
3.根据权利要求1所述的可变点数的浮点FFT处理器，其特征在于：所述实部数据选择存储模块、虚部数据选择存储模块的暂存空间均由八片双口RAM构成，每片双口RAM的大小为256×32bit，其读写和使能信号由地址状态机控制，地址状态机根据当前运行级数对外部输入数据和上一级蝶型运算输出数据进行分配，使其存储到合适地址，而输出的数据通过数据输出选通模块通往相应的蝶型运算单元。
4.根据权利要求1所述的可变点数的浮点FFT处理器，其特征在于：所述蝶型运算单元由四个浮点乘法器和六个浮点加/减法器构成，完成输入数据和旋转因子的运算，分为实部和虚部输出；
蝶形运算单元用于实现一个标准的基2蝶形运算,如下式所示：
其中，X’N/2(k’)表示a端口输入的复数, X’’N/2(k’’)表示b端口输入的数据, WN表示旋转因子，为复数，将上式按实部和虚部展开则得到蝶形运算单元的结构，结果数据XN(k)包含两部分，分别由两个端口输出；N表示N点的FFT变换, X表示FFT变换中的数字序列，X(k)表示这个序列中第k个数据。
5.根据权利要求1所述的可变点数的浮点FFT处理器，其特征在于：所述FFT点数可以选择32、64、128、256、512、1024点中的任意一种。
6.根据权利要求1所述的可变点数的浮点FFT处理器，其特征在于：所述的按顺序放置的地址为递增的,设数据为X(k),k=0，1，2…1024，那么数据放置的地址为k；数据间隔放置的地址间隔为最大点数和当前点数之比，设数据为X(k),k=0，1，2…N,N≤1024,其在RAM中的地址为m*k,其中，m=1024/N。
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |