CN104242955B - 单副载波模式信号解码器 - Google Patents

Abstract

本发明公开了一种解码ISO/IEC15693协议中读卡器发送的单副载波模式信号解码器。包括：一数字累加器，一边界检测电路，一副载波判决电路，一帧头检测电路，一数据解码有效标志产生电路，一数据解码电路，一帧尾检测电路，一状态标志产生电路，一接收编码错误检测逻辑电路；利用数字累加器对半个数据编码周期内的副载波高电平信号进行累加，通过累加值得到编码周期内的副载波在编码周期内的存在位置，然后对照ISO/IEC15693协议规定的编码规律，利用状态标志产生电路，来检测帧头，帧尾，对数据解码以及产生编码错误标志。本发明能有效提高其抗干扰性能。

Description

单副载波模式信号解码器

技术领域

本发明涉及一种解码ISO（国际标准化组织）/IEC（国际电工委员会）15693协议中读卡器发送的单副载波模式信号的解码器。

背景技术

ISO/IEC15693协议中读卡器发送的单副载波模式信号有高速与低速两种速率，副载波频率为fc/32，其中fc为载波频率13.56M。数据的每一帧有帧头，数据以及帧尾3种波形类型。高速情况下，帧头，数据0，数据1以及帧尾的波形分别如图1到图4所示。其中：

图1是ISO/IEC15693协议中读卡器发送的单副载波模式信号的帧头波形示意图,横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发768/fc时间长度的无调制信号，约56.64μs，再发24个fc/32的副载波，约56.64μs，然后再发一个数据1的编码波形，约37.76μs。

图2是ISO/IEC15693协议中读卡器发送的单副载波模式信号的数据值为0的编码波形示意图，横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发8个fc/32的副载波，约18.88μs，再发256/fc时间长度的无调制信号，约18.88μs。

图3是ISO/IEC15693协议中读卡器发送的单副载波模式信号的数据值为1的编码波形示意图，横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发256/fc时间长度的无调制信号，约18.88μs，再发8个fc/32的副载波，约18.88μs。

图4是ISO/IEC15693协议中读卡器发送的单副载波模式信号的帧尾波形示意图,横轴是时间，纵轴是副载波包络幅值。该波形中，读卡器先发一个数据0的编码波形，约37.76μs，再发24个fc/32的副载波，约56.64μs，最后发768/fc时间长度的无调制信号，约56.64μs。对应低速情况，帧头，数据0，数据1以及帧尾的波形中副载波的个数与无调制信号的时间长度都乘以4。

发明内容

本发明要解决的技术问题是提供一种解码ISO/IEC15693协议中读卡器发送的单副载波模式信号解码器，能有效提高其抗干扰性能。

为解决上述技术问题，本发明的解码ISO/IEC15693协议中读卡器发送的单副载波模式信号解码器，用模拟射频解调模块解调输出的载波频率的时钟作为时钟信号，包括：

一数字累加器，对输入的副载波包络信号rf_dout累加，产生并输出接收开始信号det_start，并且记录半个数据编码周期内的副载波高电平长度；

一边界检测电路，与所述数字累加器相连接，以半个数据编码周期为周期进行计数，当计数到半个数据编码周期时，产生边界标志信号edge_det，在所述周期内的一个时间点，产生采样标志信号samp_pos；

一副载波判决电路，与所述数字累加器和边界检测电路相连接，用于判决半个数据编码周期内是否含有副载波；产生并输出副载波存在标志信号f_have和经缓存的副载波存在标志信号f_have_r；

一帧头检测电路，与所述边界检测电路和副载波判决电路相连接，用于检测帧头波形信号，产生并输出帧头标志信号sof_flag；

一数据解码有效标志产生电路，与所述边界检测电相连接，用于并输出产生数据解码预有效标志信号dec_dout_vld_t1和数据解码有效标志dec_dout_vld信号；

一数据解码电路，与所述副载波判决电路和数据解码有效标志产生电路相连接，根据ISO/IEC15693协议中的数据编码波形进行解码，产生并输出解码数据信号dec_dout；

一帧尾检测电路，与所述边界检测电路、数据解码电路、数据解码有效标志产生电路和副载波判决电路相连接，根据ISO/IEC15693协议中的帧尾波形，产生帧尾标志信号eof_flag；

一状态标志产生电路，与所述边界检测电路、数据解码有效标志产生电路、帧头检测电路和帧尾检测电路相连接，用于产生不同状态标志信号，区分不同接收阶段；

一接收编码错误检测逻辑电路，与所述边界检测电路、副载波判决电路、数据解码电路、状态标志产生电路和数据解码有效标志产生电路相连接，根据数据编码特点，进行编码错误检测。

本发明利用数字累加器对半个数据编码周期内的副载波高电平信号进行累加，通过累加值得到半个数据编码周期内的副载波在半个数据编码周期内的存在位置，然后对照ISO/IEC15693协议规定的编码规律，利用状态标志产生电路（状态机），来检测帧头和帧尾，对数据进行解码，并对编码错误进行检测；能有效提高其抗干扰性能。

本发明通过判断半个数据编码周期内累计的副载波高电平信号的个数，可以最大程度上来区分有载波与无载波，即使有干扰，也就是造成累计值上的一些小波动，不会超过阈值，也就不会产生解码错。

本发明用累计值的方法也足够判断接收信号冲突（这种错误是协议上要求必须能判别的），即如果在整个数据编码周期内累计值都大于阈值，就可以判决出接收信号冲突。

本发明整体结构清晰，能检测的错误类型完整，便于硬件实现。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是单副载波模式信号的帧头波形示意图；

图2是单副载波模式信号的数据值为0的编码波形示意图；

图3是单副载波模式信号的数据值为1的编码波形示意图；

图4是单副载波模式信号的帧尾波形示意图；

图5是单副载波模式信号解码器的结构框图。

具体实施方式

结合图5所示，所述解码ISO/IEC15693协议中读卡器发送的单副载波模式信号解码器，包括：一数字累加器，一边界检测电路，一副载波判决电路，一帧头检测电路，一数据解码有效标志产生电路，一数据解码电路，一帧尾检测电路，一状态标志产生电路，一接收编码错误检测逻辑电路。图中相同序号信号端口是相互连接的。

所述解码器有3个输入信号，分别是：

a、模拟射频解调模块解调输出的载波频率的时钟rf_clk信号1，载波频率为13.56M。

b、模拟射频解调模块解调输出的副载波包络信号rf_dout信号2。

c、复位信号rstn信号17。

所述解码器有5个输出信号，分别是：

A、解码数据信号dec_dout信号9，位宽为1位。

B、数据解码有效标志信号dec_dout_vld信号19；

C、帧头标志信号sof_flag信号11；

D、帧尾标志信号eof_flag信号15；

E、接收信号编码错误标志信号bit_coding_err信号18。

所述数字累加器，用模拟射频解调模块解调输出的载波频率的时钟作为时钟信号rf_clk信号1，对模拟射频解调模块解调输出的副载波包络信号rf_dout信号2累加，得到累加值f_sum信号4，在接收到边界检测电路输出的边界标志信号edge_det信号3后把累加值f_sum清0。

高速编码时，帧头波形中，开始副载波调制后就是24个副载波（对应低速编码时为96个），而之后的数据编码波形中，无副载波调制与副载波调制的时间长度都是8个副载波长度（对应低速编码时为32个），所以当解码器处于初始状态，即静默状态标志信号dec_state_idle信号16控制状态下，并且数字累加器的累加值f_sum等于24-8即16（对应低速编码时为64个）个副载波可以计到的高电平长度后，产生并输出接收开始信号det_start信号20，同时把数字累加器清0；然后就按8个副载波周期的时间长度(对应低速编码时为32个)来对副载波高电平计数，即用边界标志信号edge_det信号3把累加值清0，这样就在边界标志信号edge_det信号3有效时刻得到了半个数据编码周期内的副载波高电平长度（即清0前一刻，从数字累加器中得到了半个数据编码周期内的副载波高电平长度）。

所述边界检测电路，由一个计数器和一组逻辑电路构成，该计数器的计数周期为半个数据编码周期，即在高速编码时为256（在低速编码时为1024）。用所述时钟信号rf_clk信号1，在收到所述数字累加器输出的接收开始信号det_start信号20后，所述计数器清零，即将边界检测电路复位。然后，按半个数据编码周期为周期计数，在计数到半个数据编码周期时间长度时，即在高速编码当计数值等于255时（低速编码当计数值等于1023时），产生并输出边界标志信号edge_det信号3。在半个数据编码周期内的一个时间点即计数值为SAMP_NUM时，产生并输出采样标志信号samp_pos信号5。计数值SAMP_NUM根据实际模拟射频解调信号的解调包络特性调整，在高速编码时为不大于255的整数，在低速编码时为不大于1023的整数。

所述副载波判决电路，用于判决所述半个数据编码周期内是否包含副载波。用时钟rf_clk信号1，在采样标志信号samp_pos信号5有效时，若所述数字累加器输出的累加值f_sum信号4大于一定阈值BIT_THD，则判决为有副载波，即置副载波存在标志信号f_have信号6为1，否则置副载波存在标志信号f_have信号6为0。由于解码时需要用到2个判决值，所以用D触发器在采样标志信号samp_pos信号5有效时缓存副载波存在标志信号f_have信号6，副载波存在标志信号f_have信号6经缓存后的信号为f_have_r信号7。其中，阈值BIT_THD为不大于半个数据编码周期内可以计到的高电平长度的整数，根据实际模拟射频解调信号的解调包络特性调整。

所述帧头检测电路，根据ISO/IEC15693协议中的帧头波形，用时钟信号rf_clk信号1，在帧头检测状态下，即在接收帧头状态标志信号dec_state_sof信号10控制状态下，以半个数据编码周期时间长度为单位，帧头的后续波形应该是有副载波，无副载波，再有副载波；所以用采样标志信号samp_pos信号5采样副载波存在标志f_have信号6，如果采样值依次是1，0，1序列，那么就产生并输出帧头标志信号sof_flag信号11。

所述数据解码有效标志产生电路，由1个翻转标志samp_flag信号和一组逻辑电路构成；当收到帧头标志信号sof_flag信号11后，翻转标志samp_flag信号置1，用于产生并输出数据解码预有效标志信号dec_dout_vld_t1信号8和数据解码有效标志信号dec_dout_vld信号19。由于采样标志信号samp_pos信号5是以半个数据编码周期为周期产生的，所以每半个数据编码周期内会收到2个采样标志信号samp_pos信号5。于是用时钟信号rf_clk信号1，在接收数据状态标志信号dec_state_data信号12控制状态下，当采样标志信号samp_pos信号5有效时，翻转标志samp_flag翻转，然后，用翻转标志samp_flag逻辑“与”上采样标志信号samp_pos信号5构成所述数据解码有效标志产生电路的数据解码预有效标志信号dec_dout_vld_t1信号8；即在接收数据状态标志信号dec_state_data信号12控制状态下，用翻转标志samp_flag的翻转来标志出第2个采样标志信号samp_pos信号5，产生数据解码预有效标志信号dec_dout_vld_t1信号8；然后在所述帧尾预判决标志信号eof_det_t信号14有效时，屏蔽掉所述数据解码预有效标志信号dec_dout_vld_t1信号8，产生数据解码有效标志信号dec_dout_vld信号19（即最后的数据解码有效标志信号dec_dout_vld信号19是由数据解码预有效标志信号dec_dout_vld_t1信号8屏蔽掉帧尾预判决标志信号eof_det_t信号14后产生的）。这样会在数据最后多出1个数据解码有效标志信号，这个多余的数据解码有效标志信号对应的是含在帧尾开始阶段的数据0波形。这可以通过后处理去掉，比如接收后去掉最后一个数据0。

所述数据解码电路，根据ISO/IEC15693协议中的数据编码波形，用时钟信号rf_clk信号1，在数据解码有效标志产生电路的数据解码预有效标志信号dec_dout_vld_t1信号8有效时检测副载波存在标志信号f_have信号6与经缓存的副载波存在标志信号f_have_r信号7；如果经缓存的副载波存在标志信号f_have_r信号7是1，同时副载波存在标志信号f_have信号6是0，那么解码输出0，否则输出1。解码输出用一个D触发器在数据解码有效标志信号dec_dout_vld信号19有效时缓存，缓存后的信号就是所述解码器解码输出的解码数据信号dec_dout信号9。

所述帧尾检测电路，根据ISO/IEC15693协议中的帧尾波形，首先，用时钟信号rf_clk信号1，在接收数据状态标志信号dec_state_data信号12控制状态下，在所述数据解码有效标志产生电路输出的数据解码预有效标志信号dec_dout_vld_t1信号8有效时，检测1个数据0后跟2个副载波存在标志f_have为1的序列，即判断解码数据信号dec_dout信号9为0、副载波存在标志信号f_have信号6为1和经缓存的副载波存在标志信号f_have信号7为1，这3个条件是否同时成立，如果同时成立，则产生并输出帧尾预判决标志信号eof_det_t信号14。由于数据编码不会在一个数据在半个数据编码周期内发2个副载波存在标志信号f_have信号6为1的序列，所以这可以作为进入帧尾检测状态的转换条件。接着，在帧尾检测状态标志信号dec_state_eof信号13控制状态下，在采样标志信号samp_pos信号5有效时，根据ISO/IEC15693协议中的帧尾波形，采样副载波存在标志f_have信号6的值，如果采样值依次是是1，0，0，0，那么就产生并输出帧尾标志信号eof_flag信号15。

所述状态标志产生电路，用于产生不同状态标志信号，以区分不同接收阶段。所述状态标志信号共有4个，分别是：静默状态标志信号dec_state_idle信号16，接收帧头状态标志信号dec_state_sof信号10，接收数据状态标志信号dec_state_data信号12，接收帧尾状态标志信号dec_state_eof信号13。

无论在任何状态标志下，当收到复位信号rstn信号17后，进入静默状态标志信号dec_state_idle信号16中。

在静默状态标志信号dec_state_idle信号16控制状态下，当边界标志信号edge_det信号3有效后，进入接收帧头状态标志信号dec_state_sof信号10控制。

在接收帧头状态标志信号dec_state_sof信号10控制状态下，当检测到帧头标志信号sof_flag信号11后，进入接收数据状态标志信号dec_state_data信号12控制状态。

在接收数据状态标志信号dec_state_data信号12控制状态下，当收到帧尾预判决标志信号eof_det_t信号14后，进入接收帧尾状态标志信号dec_state_eof信号13控制状态。

在接收帧尾状态标志信号dec_state_eof信号13控制状态下，当收到帧尾标志信号eof_flag信号15后，回到静默状态标志信号dec_state_idle信号16控制状态。

所述接收编码错误检测逻辑电路，由3个检测逻辑电路构成，分别检测帧头编码不符合协议要求，数据编码不符合协议要求，帧尾编码不符合协议要求这3种错误。根据数据编码特点，可能出现上述3种编码错误，但只要检测到其中任意一种错误，就产生并输出接收编码错误标志信号bit_coding_err信号18。其中，

检测帧头编码不符合协议要求的逻辑电路，用时钟信号rf_clk信号1，在接收帧头状态标志信号dec_state_sof信号10控制状态下，在采样标志信号samp_pos信号5有效时，采样副载波存在标志f_have信号6，如果采样值不是1，0，1序列（即不是协议规定的帧头序列）,那么就产生出帧头编码不符合协议要求的错误标志。

根据数据编码特点，不可能产生整个数据编码周期内都无副载波的情况，因此检测数据编码不符合协议要求的逻辑电路，用时钟rf_clk信号1，在接收数据状态标志信号dec_state_data信号12控制状态下，在所述数据解码有效标志产生电路输出的数据解码预有效标志信号dec_dout_vld_t1信号8有效时，判断副载波存在标志f_have信号6和经缓存的副载波存在标志信号f_have_r信号7，如果都是0，那么就产生出数据编码不符合协议要求的错误标志。

检测帧尾编码不符合协议要求的逻辑电路，有2个部分，相对应的，帧尾编码不符合协议要求错误检测也分两部分。

第1部分，用时钟rf_clk信号1，在接收数据状态标志信号dec_state_data信号12控制状态下，在数据解码预有效标志信号dec_dout_vld_t1信号8有效时，判断副载波存在标志信号f_have信号6和经缓存的副载波存在标志信号f_have_r信号7以及数据解码电路输出的解码数据信号dec_dout信号9是否都为1，如果是，就出错误标志1。

第2部分，在接收帧尾状态标志信号dec_state_eof信号13控制状态下，在采用标志信号samp_pos信号5有效时，采样副载波存在标志f_have信号6，如果其值不是协议规定的1，0，0，0序列，就出错误标志2。错误标志1和错误标志2任意一个有效时，就出帧尾编码不符合协议要求的错误标志。

以上三种错误只要检测到其中任意一种错误，就出接收编码错误标志bit_coding_err信号18。

本发明同样适用于与ISO/IEC15693协议中读卡器发送的单副载波模式信号编码方式相似的信号。

以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (12)

1.一种解码ISO/IEC 15693协议中读卡器发送的单副载波模式信号解码器，其特征在于，用模拟射频解调模块解调输出的载波频率的时钟作为时钟信号，包括：

一数字累加器，对输入的副载波包络信号累加，产生并输出接收开始信号，并且记录半个数据编码周期内的副载波高电平长度；

一边界检测电路，与所述数字累加器相连接，以半个数据编码周期为周期进行计数，当计数到半个数据编码周期时，产生边界标志信号，在所述周期内的一个时间点，产生采样标志信号；

一副载波判决电路，与所述数字累加器和边界检测电路相连接，用于判决半个数据编码周期内是否含有副载波；产生并输出副载波存在标志信号和经缓存的副载波存在标志信号；

一帧头检测电路，与所述边界检测电路和副载波判决电路相连接，用于检测帧头波形信号，产生并输出帧头标志信号；

一数据解码有效标志产生电路，与所述边界检测电路相连接，用于产生并输出数据解码预有效标志信号和数据解码有效标志信号；

一数据解码电路，与所述副载波判决电路和数据解码有效标志产生电路相连接，根据ISO/IEC 15693协议中的数据编码波形进行解码，产生并输出解码数据信号；

一帧尾检测电路，与所述边界检测电路、数据解码电路、数据解码有效标志产生电路和副载波判决电路相连接，根据ISO/IEC 15693协议中的帧尾波形，检测帧尾波形信号，产生并输出帧尾标志信号；

一状态标志产生电路，与所述边界检测电路、数据解码有效标志产生电路、帧头检测电路和帧尾检测电路相连接，用于产生不同状态标志信号，区分不同接收阶段；

一接收编码错误检测逻辑电路，与所述边界检测电路、副载波判决电路、数据解码电路、状态标志产生电路和数据解码有效标志产生电路相连接，根据数据编码特点，进行编码错误检测。

2.如权利要求1所述的解码器，其特征在于：所述数字累加器，对模拟射频解调模块解调输出的副载波包络信号累加，得到累加值，在接收到所述边界检测电路输出的边界标志信号后把累加值清0；

当所述解码器处于初始状态，即静默标志信号控制状态下，并且所述累加值等于16个副载波内计到的高电平长度后，产生并输出接收开始信号，同时将所述数字累加器清0；然后按8个副载波周期的时间长度对副载波高电平计数，即用边界标志信号把所述累加值清0，得到半个数据编码周期内的副载波高电平长度。

3.如权利要求1所述的解码器，其特征在于：所述边界检测电路在收到所述数字累加器输出的接收开始信号后复位；以半个数据编码周期为周期计数，在计数到半个数据编码周期时间长度时，产生并输出边界标志信号；在半个数据编码周期内的一个时间点所对应的计数值，产生并输出采样标志信号。

4.如权利要求3所述的解码器，其特征在于：所述计数值根据实际模拟射频解调信号的解调包络特性调整，在高速编码时为小于等于255的整数，在低速编码时为小于等于1023的整数。

5.如权利要求1所述的解码器，其特征在于：所述副载波判决电路，在所述边界检测电路输出的采样标志信号有效时，若所述数字累加器输出的累加值大于设定的阈值，则判决为有副载波，输出副载波存在标志信号为1，否则输出副载波存在标志信号为0；在所述采样标志信号有效时缓存并输出经缓存后的所述副载波存在标志信号。

6.如权利要求5所述的解码器，其特征在于：所述阈值为小于等于半个数据编码周期内计到的高电平长度的整数，根据实际模拟射频解调信号的解调包络特性调整。

7.如权利要求1所述的解码器，其特征在于：所述数据解码电路，根据ISO/IEC 15693协议中的数据编码波形，在所述数据解码有效标志产生电路输出的数据解码预有效标志信号有效时，检测所述副载波判决电路输出的副载波存在标志信号和经缓存后的副载波存在标志信号；如果经缓存后的副载波存在标志信号是1，同时副载波存在标志信号是0，那么解码输出0，否则解码输出1；所述解码输出在所述数据解码有效标志产生电路输出的数据解码有效标志信号有效时缓存，经缓存后由数据解码电路作为解码数据信号输出。

8.如权利要求1所述的解码器，其特征在于：所述帧头检测电路，根据ISO/IEC 15693协议中的帧头波形，在所述状态标志产生电路输出的接收帧头状态标志信号控制状态下，以半个数据编码周期时间长度为单位，用所述边界检测电路输出的采样标志信号采样所述副载波判决电路输出的副载波存在标志信号，如果采样值依次是1,0,1序列，则产生并输出帧头标志信号。

9.如权利要求1所述的解码器，其特征在于：所述帧尾检测电路，根据ISO/IEC 15693协议中的帧尾波形，在所述状态标志产生电路输出的接收数据状态标志信号控制状态下，在所述数据解码有效标志产生电路输出的数据解码预有效标志信号有效时，判断所述数据解码电路输出的解码数据信号为0、副载波判决电路输出的副载波存在标志信号和经缓存的副载波存在标志信号均为1；如果所述解码数据信号为0、副载波存在标志信号和经缓存的副载波存在标志信号均为1同时成立，则产生并输出帧尾预判决标志信号；

然后，在所述状态标志产生电路输出的帧尾检测状态标志信号控制状态下，在所述边界检测电路输出的采样标志信号有效时，根据ISO/IEC 15693协议中的帧尾波形，采样所述副载波判决电路输出的副载波存在标志信号，如果采样值依次是1，0，0，0，那么就产生并输出帧尾标志信号。

10.如权利要求1所述的解码器，其特征在于：所述状态标志产生电路输出4种状态标志信号；

在输出静默状态标志信号的情况下，当接收到所述边界检测电路输出的边界标志信号后，输出接收帧头状态标志信号；

在输出接收帧头状态标志信号的情况下，当接收到所述帧头检测电路输出的帧头标志信号后，输出接收数据状态标志信号；

在输出接收数据状态标志信号的情况下，当接收到所述帧尾检测电路输出的帧尾预判决标志信号后，输出接收帧尾状态标志信号；

在输出接收帧尾状态标志信号的情况下，当接收到所述帧尾检测电路输出的帧尾标志信号后，回到输出所述静默状态标志信号的状态；

无论输出任何状态标志信号，当接收到复位信号后，均回到输出所述静默状态标志信号的状态。

11.如权利要求1所述的解码器，其特征在于：所述接收编码错误检测逻辑电路，分别检测帧头编码不符合协议要求，数据编码不符合协议要求，帧尾编码不符合协议要求3种错误；

所述检测帧头编码不符合协议要求，在所述状态标志产生电路输出的接收帧头状态标志信号控制状态下，在所述边界检测电路输出的采样标志信号有效时，采样所述副载波判决电路输出的副载波存在标志信号，如果采样值不是1，0，1序列，则产生帧头编码不符合协议要求的错误标志；

所述检测数据编码不符合协议要求，在所述状态标志产生电路输出的接收数据状态标志信号控制状态下，在所述数据解码有效标志产生电路输出的数据解码预有效标志信号有效时，判断副载波存在标志信号和经缓存的副载波存在标志信号，如果都是0，则产生数据编码不符合协议要求的错误标志；

所述检测帧尾编码不符合协议要求，分为两部分：

第1部分，在所述状态标志产生电路输出的接收数据状态标志信号控制状态下，在所述数据解码有效标志产生电路输出的数据解码预有效标志信号有效时，判断副载波存在标志信号和经缓存的副载波存在标志信号以及所述数据解码电路输出的解码数据信号是否都为1，如果是，则产生错误标志1；

第2部分，在所述状态标志产生电路输出的接收帧尾状态标志信号控制状态下，在所述边界检测电路输出的采样标志信号有效时，采样所述副载波判决电路输出的副载波存在标志信号，如果采样值不是1，0，0，0序列，则产生错误标志2；所述错误标志1和错误标志2任意一个有效时，则产生帧尾编码不符合协议要求的错误标志；

以上帧头编码不符合协议要求，数据编码不符合协议要求，帧尾编码不符合协议要求三种错误只要检测到其中任意一种错误，则产生并输出接收编码错误标志信号。

12.如权利要求1所述的解码器，其特征在于：所述数据解码有效标志产生电路，具有一翻转标志信号，当接收到所述帧头检测电路输出的帧头标志信号后，所述翻转标志信号置1；

在所述状态标志产生电路输出的接收数据状态标志信号控制状态下，当所述边界检测电路输出的采样标志信号有效时，所述翻转标志信号翻转后逻辑“与”上所述采样标志信号构成所述数据解码有效标志产生电路输出的数据解码预有效标志信号；在所述帧尾检测电路输出的帧尾预判决标志信号有效时，屏蔽掉所述数据解码预有效标志信号，产生并输出数据解码有效标志信号。