[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN104241376A - 超结结构及其制备方法和半导体器件 - Google Patents

超结结构及其制备方法和半导体器件 Download PDF

Info

Publication number
CN104241376A
CN104241376A CN201410441028.9A CN201410441028A CN104241376A CN 104241376 A CN104241376 A CN 104241376A CN 201410441028 A CN201410441028 A CN 201410441028A CN 104241376 A CN104241376 A CN 104241376A
Authority
CN
China
Prior art keywords
column
doping
sub
concentration
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410441028.9A
Other languages
English (en)
Other versions
CN104241376B (zh
Inventor
孙鹤
廖忠平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Xinmai Semiconductor Technology Co ltd
Original Assignee
Hangzhou Silergy Semiconductor Technology Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Silergy Semiconductor Technology Ltd filed Critical Hangzhou Silergy Semiconductor Technology Ltd
Priority to CN201410441028.9A priority Critical patent/CN104241376B/zh
Publication of CN104241376A publication Critical patent/CN104241376A/zh
Priority to US14/841,776 priority patent/US9905636B2/en
Application granted granted Critical
Publication of CN104241376B publication Critical patent/CN104241376B/zh
Priority to US15/873,184 priority patent/US10573712B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种超结结构及其制备方法，同时还公开了包含这种超结结构的半导体器件。所述超结结构包括第一类型掺杂的外延层，外延层中具有相互分离的多个第二类型掺杂的第一柱状体，且第一柱状体的掺杂浓度下浓上浅，相邻的两个第一柱状体之间的外延层为第二柱状体，第一柱状体和第二柱状体交替排列形成超结结构。第一柱状体下浓上浅的掺杂特征使得包含所述超结结构的半导体器件既具有较高的击穿电压，又具有较低的导通电阻，同时还能改变雪崩电流的路径，具有较强的抗雪崩电流能力，使得器件不易被烧坏。

Description

超结结构及其制备方法和半导体器件
技术领域
本发明涉及半导体领域，尤其涉及超结结构及其制备方法和半导体器件。
背景技术
诸如MOSFET(金属氧化物半导体场效应晶体管)、IGBT(绝缘栅双极型晶体管)等大功率半导体器件为了获得较高的击穿电压传统的做法是将用漂移区的掺杂浓度降低，而低掺杂浓度的漂移区又会使得器件的导通电阻很大，因此采用这样的方法使得器件在高击穿电压和低导通电阻这两个性能之间很难兼顾。
为了使半导体器件在获得较高击穿电压的同时又能获得较低的导通电阻，利用超结(super junction)结构作为漂移区替代传统的以单纯的外延层作为漂移区。所谓的超结结构就是交替排列的N型柱状体和P型柱状体的结构。图1为现有技术中采用超结结构作为漂移层的MOSFET。如图1所示，在N-型外延层中形成多个相互分离的P型柱状体，两个相邻的P型柱状体之间为一个N型柱状体，这样交替排列在外延层中的P型柱状体和N型柱状体便形成了超结结构。该超结结构可以使得MOSFET既能获得高击穿电压又能获得低导通电阻。
当MOSFET的衬底上加电压时，会产生由漏极流向源极的电流，称为雪崩电流。由于P型柱状体为均匀掺杂，且一般位于P型柱状体顶端的P型井区(P-body)的掺杂浓度比均匀掺杂的P型柱状体浓度要高，因此雪崩电流会从P型井区的一侧流进P型井区，且会经过MOSFET器件的寄生三极管BJT的基区电阻RB，使得基区电阻RB上产生较大的压降，从而容易触发三极管导通，导通的寄生三极管会将雪崩电流放大而易烧坏器件。因此采用现有技术实现的超结结构作为半导体器件的漂移层，器件的抗雪崩电流的能力不能得到改善。
发明内容
有鉴于此，本发明的目的在于提供一种超结结构及其制备方法和半导体器件，以解决现有技术中采用常规超结结构的半导体器件的抗雪崩电流能力不强的问题。
根据本发明的第一方面，提供了一种超结结构，包括第一类型掺杂的外延层，所述外延层中具有多个相互分离的第二类型掺杂的第一柱状体，每两个相邻的所述第一柱状体之间的所述外延层为一个第二柱状体，交替排列的所述第一柱状体和所述第二柱状体形成超结结构；
每一所述第一柱状体由下而上分为第一子柱状体和第二子柱状体，所述第一子柱状体的掺杂浓度大于所述第一柱状体的平均掺杂浓度，所述第二子柱状体的掺杂浓度小于所述平均掺杂浓度；
其中，所述平均掺杂浓度是指，当所述第一柱状体掺杂浓度均匀，使所述第一柱状体中的掺杂杂质总量等于所述第二柱状体中的掺杂杂质总量时，所述第一柱状体的掺杂浓度。
优选的，所述第一类型掺杂为N型掺杂，第二类型掺杂为P型掺杂。
根据本发明的第二方面，提供了一种半导体器件，包括一半导体衬底、如本发明第一方面提供的所述的超结结构、第二类型掺杂的井区、第一类型掺杂的源区、栅氧化层和多晶硅栅极、表面金属层和背面金属层；
所述超结结构位于所述半导体衬底之上；
所述井区与所述第一柱状体的顶端和部分所述第二柱状体的顶端相接触；
所述源区位于所述井区的表面；
所述栅氧化层位于所述第二柱状体、部分所述井区以及部分所述源区之上；
所述多晶硅栅极位于所述栅氧化层之上；
所述表面金属层与所述源区相接触，所述背面金属层位于所述半导体衬底之下，并与所述半导体衬底相接触。
优选的，还包括所述第二柱状体的延伸部分，所述第二柱状体的延伸部分位于所述第二柱状体上方以及所述栅氧化层的下方，且位于所述井区之间。
优选的，所述半导体器件还包括接触区，所述接触区位于所述井区的表面，所述表面金属层与所述源区及所述接触区相接触。
根据本发明的第三方面，提供了一种半导体器件，包括第一半导体层、如如本发明第一方面提供的所述的超结结构和位于所述超结结构之上的第二半导体层，当所述第一半导体层为第一类型掺杂的半导体层时，所述第二半导体层为第二类型掺杂的半导体层，当所述第一半导体层为第二类型掺杂的半导体层时，所述第二半导体层为第一类型掺杂的半导体层。
根据本发明的第四方面，提供了一种如本发明第一方面提供的所述的超结结构的制备方法，包括如下步骤：
形成第一类型掺杂的外延层；
在所述外延层中形成多个相互分离的第二类型掺杂的第一子柱状体区，所述第一子柱状体区的掺杂浓度为第一浓度；
在每一所述第一子柱状体的上面形成一个位于所述外延层中的第二子柱状体，所述第二子柱状体的掺杂浓度为第二浓度；
每一个所述第一子柱状体与位于其上面的所述第二子柱状体垂直对准且相连，以形成一个第一柱状体；
相邻的两个所述第一柱状体之间的所述外延层为第二柱状体，所述第一浓度大于所述第一柱状体的平均掺杂浓度，所述第二浓度小于所述平均掺杂浓度；
其中，所述平均掺杂浓度是指，当所述第一柱状体掺杂浓度均匀，使所述第一柱状体中的掺杂杂质总量等于所述第二柱状体中的掺杂杂质总量时，所述第一柱状体的掺杂浓度。
优选的，所述外延层包括多个第一类型掺杂的子外延层，在所述外延层中形成所述第一子柱状体和第二子柱状体的方法如下：
a、形成一个所述子外延层；
b、在上一步骤形成的子外延层中注入第二类型掺杂剂，形成多个相互分离的掺杂浓度为所述第一浓度的柱状体；
c、在上一步骤形成的结构表面形成所述子外延层；
d、重复步骤b；
e、重复预定次数的步骤c至步骤d；
f、重复步骤c；
g、在上一步骤形成的外延层中注入第二类型掺杂剂，形成多个相互分离的掺杂浓度为所述第二浓度的柱状体，所述第二浓度小于所述第一浓度；
h、重复预定次数的步骤f至步骤g；
其中，前一步骤中形成的多个柱状体中的每一个柱状体与后一个步骤中形成的多个柱状体中的相应柱状体垂直对准且相互连接，依次相连且掺杂浓度为所述第一浓度的柱状体形成所述第一子柱状体，依次相连的掺杂浓度为所述第二浓度柱状体形成所述第二子柱状体。
优选的，在形成所述外延层之后到形成所述第一子柱状体之前还包括在所述外层中形成多个沟槽；
所所述第二柱状体位于相邻的两个所述沟槽之间；
在所述沟槽中的底部填充掺杂浓度为所述第一浓度的第一类型掺杂材料，以在所述沟槽中的下部形成所述第一子柱状体；
在所述第一柱状体上面填充掺杂浓度为所述第二浓度的第二类型掺杂材料，以在所述沟槽中的上部形成所述第二子柱状体。
优选的，在形成所述外延层之后到形成所述第一子柱状体之前还包括在所述外层中形成多个沟槽；
在所述沟槽底部注入第二类型掺杂剂，以在所述沟槽中的下部形成所述第一子柱状体，在所述第一柱状体上面填充掺杂浓度为所述第二浓度的的第二类型掺杂材料，以在所述沟槽中的上部形成所述第二子柱状体。
由上可见，在本发明提供的所述超结结构中，使构成所述超结结构的第一柱状体由下而上由分为掺杂浓度较高的第一子柱状体和掺杂浓度较低的第二子柱状体，当包含该结构的半导体器件处于高电压状态时，雪崩电流会从高掺杂浓度的第一子柱状体处流入第一柱状体中，从而可改变电流的路径。因此，第一柱状体下浓上浅的掺杂特征使得包含所述超结结构的半导体器件既具有较高的击穿电压，又具有较低的导通电阻，同时还能改变雪崩电流的路径，具有较强的抗雪崩电流能力，使得器件不易被烧坏。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术实现的一种超结MOSFET器件的结构图；
图2为本申请实施例公开的一种超结结构的结构图；
图3为本申请实施例公开的一种半导体器件的结构图；
图4为本申请实施例公开的另一种半导体器件的结构图；
图5a～5c为本申请实施例公开的一种超结结构制备方法的各阶段截面图；
图6a～6c为本申请实施例公开的另一种超结结构制备方法的各阶段截面图；
图7a～7b为本申请实施例公开的又一种超结结构制备方法的各阶段截面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例，以使本发明的上述目的、特征和优点能够更加明显易懂。为了清楚起见，附图中的各个部分没有按比例绘制，为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构，此外，还可能省略某些公知的细节。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
图2为本申请实施例公开的一种超结结构的结构图。
请参考图2，本申请实施例公开的超结结构可以形成于一个基底材料21之上，所述超结结构包括第一类型掺杂的外延层22，所述外延层22中具有多个相互分离的第二类型掺杂的第一柱状体23，每两个相邻的所述第一柱状体之间的所述外延层22为一个第二柱状体22`，交替排列的所述第一柱状体23和所述第二柱状体22形成超结结构；
每一所述第一柱状体23由下而上分为第一子柱状体23-1(靠近基底材料21的一部分)和第二子柱状体23-2(远离基底材料21的一部分)，所述第一子柱状体23-1的掺杂浓度大于所述第一柱状体23的平均掺杂浓度，所述第二子柱状体23-2的掺杂浓度小于所述平均掺杂浓度；
其中，所述平均掺杂浓度是指，当所述第一柱状体3掺杂浓度均匀，使所述第一柱状体23中的掺杂杂质总量等于所述第二柱状体22`中的掺杂杂质总量时，所述第一柱状体23的掺杂浓度。
在本申请实施例公开的超结结构中，第一类型掺杂为N型掺杂和P型掺杂中的一种，第二类型掺杂为N型掺杂和P型掺杂中的另一种。在半导体层和区域中注入或扩散第一类型掺杂剂可形成即第一类型掺杂，在半导体层和区域中注入或扩散第二类型掺杂剂可形成即第二类型掺杂。第一类型掺杂剂为N型掺杂剂和P型掺杂剂中的一种，第二类型掺杂剂为N型掺杂剂和P型掺杂剂中的另一种。所述半导体包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。其中，N型掺杂可以包括N-型掺杂和N+型掺杂，P型掺杂可以包括P-型掺杂和P+型掺杂，N-型掺杂和P-型掺杂表示低浓度的轻掺杂，而N+型掺杂和P+型掺杂表示高浓度的重掺杂。本实施例和后面的实施例中均以第一类型掺杂为N型掺杂，第二类型掺杂为P型掺杂为例，本领域的技术人员很容易知道本申请实施例所公开的超结结构同样也适用于第一类型掺杂为P型掺杂，第二类型掺杂为N型掺杂的情形。其中，P型掺杂是指在半导体层和区域中注入或扩散P型掺杂剂，P型掺杂剂可以为磞(B)、铝(Al)等三价的受主杂质，P型掺杂是指在半导体层和区域中注入或扩散P型掺杂剂，N型掺杂剂可以为磷(P)、砷(As)等五价的施主杂质。
本申请实施例所公开的超结结构中，第一柱状体23为P型掺杂的半导体，第二柱状体22`为N型掺杂的半导体，二者构成超结结构(超级PN结)，这样的超结结构相对于现有技术的超级结构中，第一柱状体23中的P型掺杂的掺杂浓度不是均匀排布，而是下浓上浅，即第一柱状体23由下而上分为P型掺杂的掺杂浓度较高(P+型掺杂)的第一子柱状体23-1和P型掺杂的掺杂浓度较低(P-型掺杂)的第二子柱状体23-2构成，且第一子柱状体23-1的掺杂浓度大于第一状体23的均匀掺杂浓度，第二子柱状体23-2的掺杂浓度小于第一柱状体23的均匀掺杂浓度，可使最终第一柱状体中的掺杂杂质总量等于或者略高于第二柱状体22`中的掺杂杂质总量。将具有这样的结构特征的超结半导体结构用于诸如MOSFET、IGBT大功率器件中时，当器件处于高压状态时，雪崩电流不会流过器件井区的寄生电阻，使得寄生三极管不易被触发开启，从而使得雪崩电流不会被放大，从而可大大提高器件的抗雪崩电流能力。
由上可见，将本申请公开的超结结构应用于半导体器件中时既能在获得较高击穿电压的同时获得较小的导通电阻，且还能有效的提高器件的抗雪崩电流能力，使得器件不易被损坏。
图3为本申请实施例公开的一种半导体器件的结构示意图。
请参考图3，本申请实施例公开的半导体器件包括半导体衬底31、上述实施例中所公开的超结半导体结构(包括第一类型掺杂掺杂的外延层32、位于外延层32中相互分离的第二类型掺杂的第一柱状体33以及位于第一柱状体33之间的第二柱状体32`，其中第一柱状体33由下而上由第一子柱状体33-1和第二子柱状体33-2构成)、第二类型掺杂的井区34、第一类型掺杂的源区35、栅氧化层37和多晶硅栅极38、表面金属层39和背面金属层310；
其中，井区34与所述第一柱状体33的顶端和部分所述第二柱状体32`的顶端相接触，需要注意的是，在将上述实施例所公开的超结结构应用于本申请公开的半导体器件中时，所述的第二柱状体32`可以向上延伸，即本实施例所公开的半导体器件中还包括位于第二柱状体32`向上延伸的部分32``，延伸部分32``位于栅氧化层37下方以及所述第二柱状体32`上方，且位于相邻的两个井区34之间，当将上述公开的超结半导体结构应用于本实施例公开的半导体器件时，本领域的技术人员清楚第二柱状体32`需要延伸，即还有一个延伸部分32``，且也知道如何去实现该延伸部分32``。源区35位于井区34的表面，栅氧化层37位于所述第二柱状体32`、部分井区34以及部分源区35之上，多晶硅栅极38位于栅氧化层37之上，表面金属层39与源区35相接触，以引出源极，背面金属层310位于所述半导体衬底31之下，并与所述半导体衬底31接触，以引出漏极。
在本实施例公开的半导体器件中，还可包括第二类型掺杂的接触区36，接触区36位于井区34表面，且表面金属层39与源区35及接触区36相接触，以引出源极。
本申请实施例所公开的半导体器件中，由第一柱状体33和第二柱状体32`构成超结结构，使所述第一柱状体中掺杂杂质总量几乎等于或者略高于第二状体中掺杂杂质的总量，如二者的比例可以为1:1到1.2:1之间，这样的结构可以使所述半导体器件既具有较高的击穿电压，又具有较低的导通电阻。此外，由于第一柱状体33下部的第一子柱状体33-1的掺杂浓度比上部的第二子柱状体33-2的掺杂浓度要高，且高于第一柱状体33的平均掺杂浓度，这样的结构，可使器件在处于高压状态时，器件的击穿点处于高浓度掺杂的第一子柱状33-1体处，使得器件的雪崩电流从漏极由位于第一柱状体33下段的第一子柱状体33-1处流进第一柱状体，再由第三柱状体33流向井区34中，最后流向表面金属层39。因此，雪崩电流IA不会从井区34的一侧进入而流过位于井区34中的基区电阻RB，即改变了雪崩电流的路径，使井区34中的寄生三极管BJT的基区电阻RB上产生的压降较低而难以触发寄生三极管BJT导通，因而不会将雪崩电流IA放大，从而提高了器件的抗雪崩电流能力。
在本申请实施例公开的半导体器件中，衬底31的掺杂类型可以为P型掺杂，也可以为N型掺杂。N型掺杂可以包括N-型掺杂和N+型掺杂，P型掺杂可以包括P-型掺杂和P+型掺杂，N-型掺杂和P-型掺杂表示低浓度的轻掺杂，而N+型掺杂和P+型掺杂表示高浓度的重掺杂。
由上可见，本申请实施例所公开的半导体器件既可以使所述半导体器件既具有较高的击穿电压，又具有较低的导通电阻，同时还具有较高的抗雪崩电流能力，从而可避免器件雪崩击穿。
图4为本申请实施例公开的另一种半导体器件的结构示意图。
请参考图4，本申请实施例公开的另一种半导体器件包括第一半导体层41、如图2所示的超结半导体结构(包括第一类型掺杂掺杂的外延层42、位于外延层42中相互分离的第二类型掺杂的第一柱状体43以及位于第一柱状体43之间的第二柱状体42`，其中第一柱状体43由下而上由第一子柱状体43-1和第二子柱状体43-2构成)和位于所述超结结构之上的第二半导体层44，当所述第一半导体层41为第一类型掺杂时，所述第二半导体层44为第二类型掺杂，当所述第一半导体层41为第二类型掺杂时，所述第二半导体层44为第一类型掺杂。
第一类型掺杂为N型掺杂和P型掺杂中一种，第二类型掺杂为N型掺杂和P型掺杂中一种的另一种。其中，N型掺杂可以包括N-型掺杂和N+型掺杂，P型掺杂可以包括P-型掺杂和P+型掺杂，N-型掺杂和P-型掺杂表示低浓度的轻掺杂，而N+型掺杂和P+型掺杂表示高浓度的重掺杂。例如，在本实施例中，所述第一半导体层为N+型掺杂的硅，外延层42为N-型掺杂的硅，第一子柱状体43-1为P+型掺杂的硅，第二子柱状体43-2为P-型掺杂的硅，第二半导体层为P+型的硅。
本申请实施例所公开的半导体器件，外延层42中具有以第一柱状体43和第二状体42`所构成的超结结构，且第一柱状体43的掺杂浓度下浓上浅，可使所述半导体器件在与常规超结结构具有相同的击穿电压前提条件下具有更加高的抗雪崩电流能力，即本申请实施例所提供的半导体器件具有较好的耐高压特性，能较好的应用与大功率的集成电路中。
本申请实施例还公开了一种如图2所示的超结结构的制备方法，该超结结构可以形成于一基底之上，在该基底上形成所述超结结构的方法包括以下步骤：
形成第一类型掺杂的外延层；
在所述外延层中形成多个相互分离的第二类型掺杂的第一子柱状体区；
所述第一子柱状体区的掺杂浓度为第一浓度；
在每一所述第一子柱状体的上面形成一个位于所述外延层中的第二子柱状体；
所述第二子柱状体区的掺杂浓度为第二浓度；
每一个所述第一子柱状体与位于其上面的所述第二子柱状体垂直对准且相连形成一个第一柱状体；
相邻的两个所述第一柱状体之间的所述外延层为第二柱状体，所述第一浓度大于所述第一柱状体的平均掺杂浓度，所述第二浓度小于所述平均掺杂浓度；
其中，所述平均掺杂浓度是指，当所述第一柱状体掺杂浓度均匀，使所述第一柱状体中的掺杂杂质总量等于所述第二柱状体中的掺杂杂质总量时，所述第一柱状体的掺杂浓度。
所述基底的掺杂类型可以为P型掺杂，也可以为N型掺杂，第一类型掺杂为N型掺杂和P型掺杂中一种，第二类型掺杂为N型掺杂和P型掺杂中一种的另一种。其中，N型掺杂可以包括N-型掺杂和N+型掺杂，P型掺杂可以包括P-型掺杂和P+型掺杂，N-型掺杂和P-型掺杂表示低浓度的轻掺杂，而N+型掺杂和P+型掺杂表示高浓度的重掺杂。本实施中以所述基底为N+型掺杂的硅、外延层为N-型掺杂硅、第一子柱状体为P+型掺杂硅、第二子柱状体为P-型掺杂硅为例来进一步阐述本实施例所公开的方法。
当所述超结结构的N-型掺杂的外延层可以多个子外延层时，在所述N+型掺杂的基底上制备所述超结结构的工艺过程如图5a～5c以及下例各步骤所示。
a、形成一个所述子外延层N-，其为N-型掺杂的硅，具体结构请参照图5a所示；
b、在上一步骤形成的子外延层中注入P+型掺杂剂，形成多个相互分离的掺杂浓度为所述第一浓度的柱状体P+，请参考图5b；
c、在上一步骤形成的结构表面形成所述子外延层N-；
d、重复步骤b；
e、重复预定次数的步骤c至步骤d；
f、重复步骤c；
g、在上一步骤形成的外延层中注入P-型掺杂剂，形成多个相互分离的掺杂浓度为所述第二浓度的柱状体P-，所述第二浓度小于所述第一浓度；
h、重复预定次数的步骤f至步骤g。步骤c～h请参考图5c。
其中，在上述各步骤中，前一步骤中形成的多个柱状体中的每一个柱状体与后一个步骤中形成的多个柱状体中的相应柱状体垂直对准且相互连接，依次相连且掺杂浓度为所述第一浓度的柱状体P+形成所述第一子柱状体，依次相连的掺杂浓度为所述第二浓度柱状体P-形成所述第二子柱状体。
除了通过上述制备P+型掺杂的第一子柱状体和P-型掺杂的第二子柱状体外的方法外，本申请实施例还提供了两种沟槽式制备方法。
其中一种沟槽式制备方法如图6a～6c所示，请参考图6a，在形成N-掺杂的外延层N-后，在该外延层上形成多个相互分离的沟槽，两个相邻的沟槽之间的外延层为第二柱状体。然后在所形成的沟槽中由下而上依次形成P+型掺杂的第一子柱状体P+和P-型掺杂的第二子柱状体P-。请参考图6b，在沟槽底部填充P+杂浓度为所述第一浓度的P+型掺杂材料，如P+型硅材料，以在所述沟槽中的下部形成P+型掺杂的第一子柱状体P+。最后请参考图6c，在第一子柱状体P+的上方填充掺杂浓度为第二浓度的P-型掺杂材料，如P-型硅材料，以在所述沟槽中的上部形成P-型掺杂的第二子柱状体P-，即第一子柱状体(靠近所述基底的一部分)与第二子柱状体(远离所述基底的一部分)由下而上的位于沟槽中，二者构成了位于沟槽中的第一柱状体。
另一种沟槽式制备方法如图7a与7b所示，请参考图7a，形成N-形成掺杂的外延层N-后，再在该外延层上形成多个相互分离的沟槽后，在沟槽中注入P+型掺杂剂，以在所述沟槽中的下部形第一子柱状体。然后请参考图7b，在第一子柱状体P+的上方填充掺杂浓度为第二浓度的P-型掺杂材料，如P-型硅材料，以在所述沟槽中的上部形成P-型掺杂的第二子柱状体P-，从而形成了由第一子柱状体和第二子柱状体构成的第一柱状体。
应当说明的是，在本文中，P型掺杂剂可以为磞(B)、铝(Al)等三价的受主杂质，N型掺杂剂可以为磷(P)、砷(As)等五价的施主杂质。诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种超结结构，其特征在于，包括第一类型掺杂的外延层，所述外延层中具有多个相互分离的第二类型掺杂的第一柱状体，每两个相邻的所述第一柱状体之间的所述外延层为一个第二柱状体，交替排列的所述第一柱状体和所述第二柱状体形成超结结构；
每一所述第一柱状体由下而上分为第一子柱状体和第二子柱状体，所述第一子柱状体的掺杂浓度大于所述第一柱状体的平均掺杂浓度，所述第二子柱状体的掺杂浓度小于所述平均掺杂浓度；
其中，所述平均掺杂浓度是指，当所述第一柱状体掺杂浓度均匀，使所述第一柱状体中的掺杂杂质总量等于所述第二柱状体中的掺杂杂质总量时，所述第一柱状体的掺杂浓度。
2.根据权利要求1所述的超结结构，其特征在于，所述第一类型掺杂为N型掺杂，第二类型掺杂为P型掺杂。
3.一种半导体器件，其特征在于，包括半导体衬底、如权利要求1或2所述的超结结构、第二类型掺杂的井区、第一类型掺杂的源区、栅氧化层和多晶硅栅极、表面金属层和背面金属层；
所述超结结构位于所述半导体衬底之上；
所述井区与所述第一柱状体的顶端和部分所述第二柱状体的顶端相接触；
所述源区位于所述井区的表面；
所述栅氧化层位于所述第二柱状体、部分所述井区以及部分所述源区之上；
所述多晶硅栅极位于所述栅氧化层之上；
所述表面金属层与所述源区相接触，所述背面金属层位于所述半导体衬底之下，并与所述半导体衬底相接触。
4.根据权利要求3所述的半导体器件，其特征在于，还包括所述第二柱状体的延伸部分，所述第二柱状体的延伸部分位于所述第二柱状体上方以及所述栅氧化层的下方，且位于所述井区之间。
5.根据权利要求4所述的半导体器件，其特征在于，还包括接触区，所述接触区位于所述井区的表面，所述表面金属层与所述源区及所述接触区相接触。
6.一种半导体器件，其特征在于，包括第一半导体层、如权利要求1或2所述的超结结构和位于所述超结结构之上的第二半导体层，当所述第一半导体层为第一类型掺杂的半导体层时，所述第二半导体层为第二类型掺杂的半导体层，当所述第一半导体层为第二类型掺杂的半导体层时，所述第二半导体层为第一类型掺杂的半导体层。
7.一种超结结构的制备方法，其特征在于，包括如下步骤：
形成第一类型掺杂的外延层；
在所述外延层中形成多个相互分离的第二类型掺杂的第一子柱状体区，所述第一子柱状体区的掺杂浓度为第一浓度；
在每一所述第一子柱状体的上面形成一个位于所述外延层中的第二子柱状体，所述第二子柱状体的掺杂浓度为第二浓度；
每一个所述第一子柱状体与位于其上面的所述第二子柱状体垂直对准且相连，以形成一个第一柱状体；
相邻的两个所述第一柱状体之间的所述外延层为第二柱状体，所述第一浓度大于所述第一柱状体的平均掺杂浓度，所述第二浓度小于所述平均掺杂浓度；
其中，所述平均掺杂浓度是指，当所述第一柱状体掺杂浓度均匀，使所述第一柱状体中的掺杂杂质总量等于所述第二柱状体中的掺杂杂质总量时，所述第一柱状体的掺杂浓度。
8.根据权利要求7所述的制备方法，其特征在于，所述外延层包括多个第一类型掺杂的子外延层，在所述外延层中形成所述第一子柱状体和第二子柱状体的方法如下：
a、形成一个所述子外延层；
b、在上一步骤形成的子外延层中注入第二类型掺杂剂，形成多个相互分离的掺杂浓度为所述第一浓度的柱状体；
c、在上一步骤形成的结构表面形成所述子外延层；
d、重复步骤b；
e、重复预定次数的步骤c至步骤d；
f、重复步骤c；
g、在上一步骤形成的外延层中注入第二类型掺杂剂，形成多个相互分离的掺杂浓度为所述第二浓度的柱状体，所述第二浓度小于所述第一浓度；
h、重复预定次数的步骤f至步骤g；
其中，前一步骤中形成的多个柱状体中的每一个柱状体与后一个步骤中形成的多个柱状体中的相应柱状体垂直对准且相互连接，依次相连且掺杂浓度为所述第一浓度的柱状体形成所述第一子柱状体，依次相连的掺杂浓度为所述第二浓度柱状体形成所述第二子柱状体。
9.根据权利要求7所述的制备方法，其特征在于，在形成所述外延层之后到形成所述第一子柱状体之前还包括在所述外层中形成多个沟槽；
所述第二柱状体位于相邻的两个所述沟槽之间；
在所述沟槽中的底部填充掺杂浓度为所述第一浓度的第一类型掺杂材料，以在所述沟槽中的下部形成所述第一子柱状体；
在所述第一柱状体上面填充掺杂浓度为所述第二浓度的第二类型掺杂材料，以在所述沟槽中的上部形成所述第二子柱状体。
10.根据权利要求7所述的制备方法，其特征在于，在形成所述外延层之后到形成所述第一子柱状体之前还包括在所述外层中形成多个沟槽；
在所述沟槽底部注入第二类型掺杂剂，以在所述沟槽中的下部形成所述第一子柱状体，在所述第一柱状体上面填充掺杂浓度为所述第二浓度的的第二类型掺杂材料，以在所述沟槽中的上部形成所述第二子柱状体。
CN201410441028.9A 2014-09-01 2014-09-01 超结结构及其制备方法和半导体器件 Active CN104241376B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201410441028.9A CN104241376B (zh) 2014-09-01 2014-09-01 超结结构及其制备方法和半导体器件
US14/841,776 US9905636B2 (en) 2014-09-01 2015-09-01 Super-junction structure and method for manufacturing the same and semiconductor device thereof
US15/873,184 US10573712B2 (en) 2014-09-01 2018-01-17 Super-junction structure and method for manufacturing the same and semiconductor device thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410441028.9A CN104241376B (zh) 2014-09-01 2014-09-01 超结结构及其制备方法和半导体器件

Publications (2)

Publication Number Publication Date
CN104241376A true CN104241376A (zh) 2014-12-24
CN104241376B CN104241376B (zh) 2017-12-05

Family

ID=52229129

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410441028.9A Active CN104241376B (zh) 2014-09-01 2014-09-01 超结结构及其制备方法和半导体器件

Country Status (2)

Country Link
US (2) US9905636B2 (zh)
CN (1) CN104241376B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057805A (zh) * 2015-04-16 2016-10-26 瑞萨电子株式会社 半导体器件以及使用其的电路布置
CN106158927A (zh) * 2016-08-25 2016-11-23 无锡新洁能股份有限公司 一种优化开关特性的超结半导体器件及制造方法
CN108336140A (zh) * 2017-01-20 2018-07-27 通嘉科技股份有限公司 具有立体超结的金属氧化半导体场效功率组件及制造方法
CN109509783A (zh) * 2017-09-15 2019-03-22 株式会社东芝 半导体装置
CN112993007A (zh) * 2019-12-13 2021-06-18 南通尚阳通集成电路有限公司 超结结构及超结器件

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015118616B3 (de) 2015-10-30 2017-04-13 Infineon Technologies Austria Ag Latchup-fester Transistor
CN106847880B (zh) 2017-01-23 2019-11-26 矽力杰半导体技术(杭州)有限公司 一种半导体器件及其制备方法
CN107871787B (zh) 2017-10-11 2021-10-12 矽力杰半导体技术(杭州)有限公司 一种制造沟槽mosfet的方法
CN110047759A (zh) 2019-04-28 2019-07-23 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet器件制造方法
CN110310983B (zh) * 2019-07-31 2024-02-23 电子科技大学 一种超结vdmos器件
CN110896026A (zh) 2019-11-22 2020-03-20 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet结构及其制造方法
CN111129152B (zh) * 2019-12-17 2023-09-26 杭州芯迈半导体技术有限公司 沟槽mosfet结构及其制造方法
CN111554746B (zh) * 2020-04-23 2022-09-16 杭州芯迈半导体技术有限公司 碳化硅mosfet器件及其制造方法
TWI787819B (zh) * 2021-05-14 2022-12-21 國立臺灣大學 具有濃度變化的三維超接面功率半導體
CN113488524A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种具有深沟槽的超结结构、半导体器件及制备方法
CN117497569B (zh) * 2023-12-28 2024-05-14 苏州华太电子技术股份有限公司 一种双极性场效应管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202042487U (zh) * 2011-05-20 2011-11-16 无锡新洁能功率半导体有限公司 一种具有超结结构的半导体器件
US8067800B2 (en) * 2009-12-28 2011-11-29 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with resurf step oxide and the method to make the same
CN203659876U (zh) * 2013-10-30 2014-06-18 英飞凌科技奥地利有限公司 超结器件和包括所述超结器件的半导体结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8713440D0 (en) * 1987-06-09 1987-07-15 Texas Instruments Ltd Semiconductor device
US6936892B2 (en) * 1998-07-24 2005-08-30 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
GB0125710D0 (en) * 2001-10-26 2001-12-19 Koninkl Philips Electronics Nv Transistor device
TWI248136B (en) * 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
DE10346838A1 (de) * 2002-10-08 2004-05-13 International Rectifier Corp., El Segundo Superjunction-Bauteil
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US8541787B2 (en) * 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
JP4966351B2 (ja) * 2009-09-24 2012-07-04 株式会社東芝 半導体装置
US8575695B2 (en) * 2009-11-30 2013-11-05 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-drain breakdown and built-in avalanche clamp diode
US8785306B2 (en) * 2011-09-27 2014-07-22 Alpha And Omega Semiconductor Incorporated Manufacturing methods for accurately aligned and self-balanced superjunction devices
TWI469351B (zh) * 2011-11-29 2015-01-11 Anpec Electronics Corp 具有超級介面之功率電晶體元件及其製作方法
CN103151384A (zh) 2013-03-07 2013-06-12 矽力杰半导体技术(杭州)有限公司 一种半导体装置及其制造方法
CN103413762B (zh) 2013-07-23 2016-08-10 矽力杰半导体技术(杭州)有限公司 半导体结构及其相应的制造方法
KR101795828B1 (ko) * 2013-09-17 2017-11-10 매그나칩 반도체 유한회사 초접합 반도체 소자 및 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8067800B2 (en) * 2009-12-28 2011-11-29 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with resurf step oxide and the method to make the same
CN202042487U (zh) * 2011-05-20 2011-11-16 无锡新洁能功率半导体有限公司 一种具有超结结构的半导体器件
CN203659876U (zh) * 2013-10-30 2014-06-18 英飞凌科技奥地利有限公司 超结器件和包括所述超结器件的半导体结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057805A (zh) * 2015-04-16 2016-10-26 瑞萨电子株式会社 半导体器件以及使用其的电路布置
CN106057805B (zh) * 2015-04-16 2020-11-06 瑞萨电子株式会社 半导体器件以及使用其的电路布置
CN106158927A (zh) * 2016-08-25 2016-11-23 无锡新洁能股份有限公司 一种优化开关特性的超结半导体器件及制造方法
CN108336140A (zh) * 2017-01-20 2018-07-27 通嘉科技股份有限公司 具有立体超结的金属氧化半导体场效功率组件及制造方法
CN109509783A (zh) * 2017-09-15 2019-03-22 株式会社东芝 半导体装置
CN112993007A (zh) * 2019-12-13 2021-06-18 南通尚阳通集成电路有限公司 超结结构及超结器件

Also Published As

Publication number Publication date
US20180158900A1 (en) 2018-06-07
US20160064478A1 (en) 2016-03-03
US10573712B2 (en) 2020-02-25
CN104241376B (zh) 2017-12-05
US9905636B2 (en) 2018-02-27

Similar Documents

Publication Publication Date Title
CN104241376A (zh) 超结结构及其制备方法和半导体器件
US9087893B2 (en) Superjunction semiconductor device with reduced switching loss
CN103828058B (zh) 包括垂直半导体元件的半导体器件
JP6693131B2 (ja) 半導体装置
CN102420249B (zh) 功率半导体装置
JP2022071220A (ja) 半導体装置
CN103460392B (zh) 半导体装置及其制造方法
US8680608B2 (en) Power semiconductor device with a low on resistence
KR101929639B1 (ko) 측면 확산된 금속 산화 반도체 디바이스 및 그 제조 방법
JP2008258443A (ja) 電力用半導体素子及びその製造方法
CN104254920A (zh) 半导体装置及半导体装置的制造方法
JP5781383B2 (ja) パワー半導体デバイス
CN103199104B (zh) 一种晶圆结构以及应用其的功率器件
CN105448738A (zh) 含有利用倾斜注入工艺制备的超级结结构的半导体器件
CN103337498A (zh) 一种bcd半导体器件及其制造方法
CN102376762A (zh) 超级结ldmos器件及制造方法
JP2018190948A (ja) 半導体装置
US9123549B2 (en) Semiconductor device
CN104103522A (zh) 一种高耐压超结终端结构的制备方法
CN105576025A (zh) 一种浅沟槽半超结vdmos器件及其制造方法
CN106571388A (zh) 具有resurf结构的横向扩散金属氧化物半导体场效应管
CN104064461A (zh) 半导体器件的制造方法
CN105633153B (zh) 超级结半导体器件及其形成方法
CN105185830B (zh) 功率晶体管及其结终端结构
CN209981222U (zh) 一种高压多次外延型超结mosfet的结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: 310051 No. 6 Lianhui Street, Xixing Street, Binjiang District, Hangzhou City, Zhejiang Province

Patentee after: Silergy Semiconductor Technology (Hangzhou ) Co., Ltd.

Address before: 310012 Xihu District, Hangzhou, Wensanlu Road, No. 90, East Software Park, science and technology building, A1501

Patentee before: Silergy Semiconductor Technology (Hangzhou ) Co., Ltd.

CP02 Change in the address of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20200724

Address after: Room 232, building 3, No. 1500, Wenyi West Road, Cangqian street, Yuhang District, Hangzhou City, Zhejiang Province

Patentee after: Hangzhou chuangqin Sensor Technology Co., Ltd

Address before: 310051 No. 6 Lianhui Street, Xixing Street, Binjiang District, Hangzhou City, Zhejiang Province

Patentee before: Silergy Semiconductor Technology (Hangzhou) Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20211209

Address after: 310051 1-1201, No. 6, Lianhui street, Xixing street, Binjiang District, Hangzhou City, Zhejiang Province

Patentee after: Hangzhou Xinmai Semiconductor Technology Co.,Ltd.

Address before: 311100 room 232, building 3, No. 1500, Wenyi West Road, Cangqian street, Yuhang District, Hangzhou City, Zhejiang Province

Patentee before: Hangzhou chuangqin Sensor Technology Co., Ltd

TR01 Transfer of patent right