CN104167359B

CN104167359B - 半导体器件制造方法

Info

Publication number: CN104167359B
Application number: CN201310185048.XA
Authority: CN
Inventors: 唐兆云; 闫江; 唐波; 许静; 王红丽
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2013-05-17
Filing date: 2013-05-17
Publication date: 2018-05-15
Anticipated expiration: 2033-05-17
Also published as: CN104167359A

Abstract

本发明公开了一种半导体器件制造方法，包括：在衬底上形成假栅极堆叠；在假栅极堆叠侧面形成非晶或者多晶结构的前驱层；退火，使得前驱层转变为单晶结构的种晶层；对种晶层掺杂形成源漏区。依照本发明的半导体器件制造方法，利用精细线条的假栅极堆叠两侧的前驱层退火形成单晶的种晶层，掺杂形成源漏区，由此形成了超薄SOI半导体器件，实现了器件的小型化，提高了器件性能。

Description

半导体器件制造方法

技术领域

本发明涉及半导体集成电路制造领域，更具体地，涉及一种超薄绝缘体上硅（ETSOI）晶体管的制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate）是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应（SCE）以及漏致感应势垒降低（DIBL）效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度（EOT）的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。

现有的FinFET结构以及制造方法包括：1）SOI衬底的FinFET，利用光刻胶等掩模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2）结隔离的体衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部不同导电类型的注入掺杂区，利用PN结来隔离鳍片与衬底；3）基于材料来隔离的体衬底FinFET，利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与衬底。

在上述这些结构以及方法中，SOI衬底的FinFET虽然结构和工艺简单，但是衬底材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制，容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时，假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另外，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向（以下称为X-X’方向或者第二方向，也即栅极线条延伸的方向）上形成的，对于沿沟道方向（以下称为Y-Y’方向或者第一方向，也即鳍片线条延伸的方向）上鳍片之间以及与衬底的隔离则不够完善。

发明内容

有鉴于此，本发明的目的在于提供一种创新性的半导体器件制造方法，克服上述问题，实现器件的小型化并且提高绝缘隔离性能。

实现本发明的上述目的，是通过提供一一种半导体器件制造方法，包括：在衬底上形成假栅极堆叠；在假栅极堆叠侧面形成非晶或者多晶结构的前驱层；退火，使得前驱层转变为单晶结构的种晶层；对种晶层掺杂形成源漏区。

其中，衬底为ETSOI，包括基底、埋氧层和顶层，其中顶层厚度为1～5nm。

其中，形成假栅极堆叠的步骤进一步包括：在衬底上形成衬垫层和牺牲层；刻蚀牺牲层和衬垫层，直至暴露衬底，形成第一栅极沟槽；在第一栅极沟槽侧壁形成栅极侧墙；在第一栅极沟槽中形成填充层；去除牺牲层和衬垫层，留下假栅极堆叠。

其中，衬垫层材质包括氧化硅、TEOS、氮化硅、氮氧化硅及其组合；优选地，牺牲层材质包括多晶硅、非晶硅、非晶锗、非晶碳、SiGe、SiC及其组合；优选地，栅极侧墙材质包括氮化硅、氮氧化硅、SiOCN、SiCN、类金刚石无定形碳（DLC）及其组合；优选地，填充层材质包括氧化硅、TEOS、氮氧化硅、SiOC、SiOH及其组合。

其中，湿法腐蚀去除牺牲层和/或衬垫层，填充层顶部低于栅极侧墙顶部。

其中，前驱层材质包括非晶或者多晶结构的Si、SiGe、SiC及其组合。

其中，退火温度为800～1400摄氏度，优选1000～1300，并最佳为1150摄氏度。

其中，形成源漏区之后进一步包括：去除部分假栅极堆叠；在源漏区和假栅极堆叠上形成金属层；退火使得金属层与源漏区反应形成金属硅化物；剥离未反应的金属层，继续去除部分假栅极堆叠，留下第二栅极沟槽；在第二栅极沟槽中形成栅极堆叠。

其中，栅极堆叠包括界面层、栅极绝缘层、功函数调节层、电阻调节层。

其中，第二栅极沟槽上部宽度大于下部宽度。

依照本发明的半导体器件制造方法，利用精细线条的假栅极堆叠两侧的前驱层退火形成单晶的种晶层，掺杂形成源漏区，由此形成了超薄SOI半导体器件，实现了器件的小型化，提高了器件性能。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图20为依照本发明的半导体器件制造方法各步骤的剖视图；以及

图21为依照本发明的半导体器件制造方法示意性流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构和/或制造步骤。这些修饰除非特别说明并非暗示所修饰器件结构和/或制造步骤的空间、次序或层级关系。

如图1所示，在衬底1上形成衬垫层2和牺牲层3。提供衬底1，其可以是体Si、SOI、体Ge、GeOI、SiGe、GeSb，也可以是III-V族或者II-VI族化合物半导体衬底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底1优选地为SOI或者SiGe、SiGeOI等含Si材质。在本发明一个优选实施例中，衬底1为超薄SOI（ETSOI），包括较厚的单晶硅Si基底1A、诸如氧化硅材质的埋氧层1B以及较薄的单晶Si顶层1C，其中埋氧层1B厚度例如并优选，SOI顶层1C厚度例如（1～5nm）并优选。顶层1C的厚度可以通过控制（临时基底上的）SOI衬底外延生长参数来调整，或者是在激光剥离临时基底之后对SOI顶层进行减薄得到。顶层1C将用于形成器件的沟道区。

接着，通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺在整个晶片上也即SOI衬底1的顶层1C上依次形成衬垫层2和牺牲层3。优选采用保形性良好的沉积工艺以形成较薄的衬垫层2，其材质例如氧化硅、TEOS（以TEOS为原料CVD制备的氧化硅基材料）、氮化硅、氮氧化硅等及其组合。在一个优选实施例中，衬垫层2是HDPCVD制备的氧化硅。衬垫层2的厚度例如仅3～20nm。牺牲层3材质例如包括多晶硅、非晶硅、非晶锗、非晶碳、SiGe、SiC、类金刚石无定形碳（DLC）等及其组合，以便提高与下层的衬垫层2以及未来上层材料之间的刻蚀选择性。在本发明一个优选实施例中，牺牲层3是非晶硅，厚度例如10～50nm。

如图2所示，在牺牲层3上形成第一光刻胶图形PR1。通过旋涂、喷涂、丝网印刷等工艺在整个器件上涂覆光刻胶层PR，并利用预定的掩模板曝光、显影形成第一光刻胶图形PR1，其中PR1具有位于有源区中心附近的开口以暴露牺牲层3，用于限定将来栅极的位置。

如图3所示，以第一光刻胶图形PR1为掩模，刻蚀牺牲层3以形成沟槽3G，直至暴露衬垫层2。依照牺牲层3的材质不同可以选择各种各向异性的刻蚀方法，例如等离子体干法刻蚀、反应离子刻蚀（RIE）、或者四甲基氢氧化铵（TMAH）湿法腐蚀等。优选地，形成沟槽3G之后通过干法或者湿法工艺去除第一光刻胶图形PR1。

如图4所示，去除沟槽3G中暴露的衬垫层2，直至暴露ETSOI衬底1的顶层1C。针对衬垫层2的材质，优选各向异性的刻蚀工艺，例如等离子体干法刻蚀或者RIE。当衬垫层2与牺牲层3、顶层1C材质相比具有较高的刻蚀选择性时，也可以选择湿法腐蚀工艺，例如牺牲层3为非晶硅、顶层1C为单晶硅、衬垫层2为氧化硅时，可以选用HF基腐蚀液（dHF、dBOE等）。

如图5所示，在沟槽3G底部和侧壁、以及牺牲层3上形成侧墙材料层4。例如通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、磁控溅射等工艺形成材质较硬、较致密的侧墙材料层4，其材质例如氮化硅（SiN）、氮氧化硅（SiiO_xN_y，其中氮氧比大于1.5:1并优选大于等于2:1）、SiOCN、SiCN、DLC等及其组合。侧墙材料层4厚度例如仅1～5nm。此时，层4并未完全填充沟槽3G，而是仅覆盖了底部和侧壁。

如图6所示，刻蚀层4，在沟槽3G侧壁留下栅极侧墙4S。优选各向同性的干法刻蚀，调整刻蚀气体组分（例如碳氟基刻蚀气体中的碳氟比）使得垂直方向刻蚀速率显著大于水平方向刻蚀速率（例如两者之比大于5:1并优选10:1），去除了牺牲层3顶部以及沟槽3G底部衬垫层2顶部的部分材料层4，再次露出衬垫层2，留下了栅极侧墙4S，其宽度等于或者略小于侧墙材料层4的厚度。

如图7所示，在沟槽3G中以及牺牲层3上形成填充层5。填充工艺例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等，并且优选高纵深比（HARP）的沉积工艺。填充层5材质例如氧化硅、TEOS（以TEOS为原料CVD制备的氧化硅基材料，业界通常简称TEOS）、氮氧化硅（氮氧比小于2:1）、SiOC、SiOH等及其组合。填充层5厚度至少大于沟槽3G的深度（也即牺牲层3的厚度）。

如图8所示，采用CMP、回刻（etch-back）等工艺平坦化填充层5直至暴露牺牲层3。此时，牺牲层3顶部、栅极侧墙4S顶部与填充层5顶部三者齐平，也即位于同一水平面上。

如图9所示，选择性刻蚀去除牺牲层3，暴露衬垫层2。针对牺牲层3的材质，刻蚀选择性高的工艺，例如当牺牲层3为多晶硅、非晶硅等含Si材质时可以选用TMAH湿法腐蚀，当牺牲层3为SiGe、SiC、非晶碳、非晶锗等其他材料时可以选用强氧化剂（臭氧、双氧水）与强酸（硫酸、硝酸）混合去除。此外，也可以采用等离子体干法刻蚀或者RIE，并且调整刻蚀气体含量（例如碳氟基刻蚀气体的碳氟比可以控制对于氮化硅基材料与氧化硅基材料之间的刻蚀选择性），使得刻蚀基本只纵向针对牺牲层3，而基本不腐蚀衬垫层2和栅极侧墙4S。刻蚀气体例如碳氟基（CxHyFz，x为1～4，y为0～4，z为1～8，三者关系满足使得构成饱和或者不饱和的氟代烃）气体，通过调整碳氟比来控制刻蚀率从而获得陡直的形貌。例如，刻蚀气体可以包括CF₄、CH₃F、CHF₃、CH₂F₂、C₄F₈、C₄F₆等及其组合以及进一一步包括O₂、CO等氧化性气体以调节刻蚀速率。刻蚀终点可以通过控制刻蚀速率和刻蚀时间来调整，或者检测刻蚀腔内反应生成物材质、含量来确定。

如图10所示，选择性刻蚀去除衬垫层2。与图9所示步骤类似，可以采用HF基腐蚀液去除氧化硅基材料的衬垫层2，或者调整刻蚀气体组分来干法刻蚀衬垫层2，直至暴露ETSOI衬底1的超薄顶层1C，由此仅在衬底1上留下栅极侧墙4S所包围的填充层5。此时，刻蚀工艺也会略微侵蚀填充层5的顶部，因此使得栅极侧墙5S的顶部略高于填充层5剩余部分的顶部。

以上图1至图10的步骤显示了在ETSOI衬底顶层1C上形成假栅极堆叠（由栅极侧墙4S和填充层5构成）的过程，但是在本发明其他实施例中可以采用不同的工艺步骤来形成该假栅极堆叠。例如，在衬底（可以采用不同于本发明优选实施例的ETSOI衬底，而是采用常用的体Si或者厚SOI衬底）上形成假栅极材料层（与填充层5材质相同），刻蚀假栅极材料层以形成假栅极图形（与栅极侧墙4S包围的填充层5共型），在假栅极图形周围形成栅极侧墙4S。图1至图10的工艺步骤是为了进一一步提高假栅极线条的精细度，并非意在限定本发明可以实施的其他方式。

如图11所示，在整个器件上形成前驱层6。例如通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺形成前驱层6，完全覆盖了ETSOI衬底1的顶层1C、栅极侧墙4S以及填充层5。前驱层6的材质优选与单晶Si的顶层1C材质相近（例如晶格常数相近），例如非晶硅、多晶硅、（单晶、非晶硅或者多晶硅）SiGe、（单晶、非晶硅或者多晶硅）SiC等及其组合。在本发明一一个优选实施例中，在450摄氏度下采用LPCVD或者PECVD制备得到低温非晶硅以用作前驱层6。此时，如图11所示，前驱层6顶面高于栅极侧墙4S顶部并且进一一步高于填充层5顶部。

如图12所示，采用CMP、回刻等工艺平坦化前驱层6直至暴露栅极侧墙4S所包围的填充层5。由于图10中填充层5低于栅极侧墙4S，因此图12所示的平坦化工艺首先暴露栅极侧墙4S，然后进一步平坦化直至暴露填充层5。

如图13所示，退火，调整前驱层6的晶格结构使其进一步贴近于顶层1C的单晶硅Si，例如转变为单晶的种晶层，以用作器件的有源区。在本发明一一个实施例中，前驱层6为非晶硅，因此优选在1000～1300并优选1150摄氏度下退火使得非晶硅前驱层6转变为单晶硅的种晶层6’。在本发明其他实施例中，前驱层6为SiGe、SiC等含Si化合物，可以在800～1400摄氏度温度下退火使得非晶硅、多晶硅的层6转变为单晶结构的种晶层6’，这些单晶的SiGe、SiC层可以向沟道区施加应力以提高载流子迁移率。

此外，值得注意的是，虽然图11至图13显示了先形成非晶或者多晶的前驱层6并退火转变为单晶的种晶层6’，但是也可以在沉积、溅射过程中逐步调整工艺参数，使得一步形成单晶的种晶层6’。例如，执行外延工艺，直接以单晶的顶层1C为种籽（seed）外延生长单晶结构的Si、SiGe或SiC的种晶层6’以用作器件的有源区。

如图14所示，对单晶结构的种晶层6’执行注入掺杂，在有源区中形成源区6S和漏区6D。注入的掺杂剂例如包括Li、B、C、N、F、P、As、Be、Si、Ge、In、Ga等及其组合，注入能量例如1～20KeV，注入剂量例如1E13～5E16cm^-2。随后，在400～750摄氏度下执行退火以激活掺杂剂。此外，也可以在外延形成层6’同时原位掺杂形成源漏区。此时，由于填充层5和栅极侧墙4S的阻挡，其下方的顶层1C中并未具有掺杂剂，而源漏区6S/D下方的顶层1C中可能具有较轻的掺杂浓度（通过控制注入能量得到），由此使得填充层5和栅极侧墙4S的下方的顶层1C构成了器件的沟道区1CH。

如图15所示，部分去除填充层5，以再次暴露沟槽3G。优选各向异性的刻蚀工艺，例如等离子体干法刻蚀、RIIE等。此外，也可以针对填充层5与周围结构材质不同的特点选用湿法腐蚀。通过控制刻蚀时间、刻蚀速率来调整刻蚀停止点，使得沟槽3G内仍然保留了部分的填充层5，其剩余厚度例如源漏区6S/6D厚度的1/5～1/3。

如图16所示，在整个器件上通过MOCVD、PECVD、MBE、ALD、蒸发、溅射等工艺形成金属层7，其材质为Ni、Pt、Co、Ti、Ta及其组合。

如图17所示，在450～850摄氏度下退火10ms～5min，使得金属层7与种晶层6’/源漏区6S、6D中的Si反应形成金属硅化物8。此时，由于栅极侧墙4S、填充层5为Si的氮化物、氧化物等结构形式，无法释放单独的Si与金属反应，因此沟槽3G内填充层5上方无法形成金属硅化物8。随后剥离未反应的金属层7，仅在源漏区上留下金属硅化物8。参照图16、17可知，金属层7会反应消耗部分的单晶结构的种晶层6’或者源漏区6S/6D，因此在图17中种晶层6’或者源漏区厚度减小。

如图18所示，去除剩余的填充层5，直至暴露顶层1C，留下栅极沟槽。采用的刻蚀去除工艺与图15所示类似，并且优选采用dHF（稀释HF酸）或者dBOE（稀释缓释刻蚀液，HF与NH4F的混合溶液）腐蚀去除氧化硅基材质的填充层5。此时，由于栅极侧墙4S和留下的部分填充层5为Si的氧化物或者氮化物形式，无法反应形成金属硅化物，因此剥离之后留下的沟槽开口为T型结构，也即上部宽度要大于下部宽度，这有利于稍后栅极堆叠填充时提高填充率、减少或者消除孔隙。

虽然图15～图18显示了先部分去除填充层、形成金属硅化物之后再完全去除填充层，这种步骤将提高填充率、减少或者消除孔隙。但是当沟槽、开口尺寸较大（例如45nm以上，或者22nm以上）时，也可以在注入形成源漏区之后直接在源漏区6’上沉积金属层7并退火形成金属硅化物8，只是此时的栅极沟槽开口为垂直侧壁结构而不具有T型的上宽下窄形貌。

如图19所示，在栅极沟槽中形成栅极堆叠层。优选地，通过化学氧化或者热氧化在栅极沟槽顶部以及侧壁形成超薄的界面层9A，例如氧化硅材质，用于减小截面缺陷。随后，采用LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺依次在栅极沟槽底部和侧壁填充栅极绝缘层9B、功函数调节层9C、电阻调节层9D。栅极绝缘层9B为高k材料，包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料（其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数），或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。功函数调节层9C材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。电阻调节层9D材质可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，此外还可掺杂有C、F、N、O、B、P、As等元素以进一一步调节功函数。

如图20所示，进行CMP、回刻等工艺以平坦化栅极堆叠9（9A～9D）直至暴露金属硅化物8或栅极侧墙4S。随后，可以进一步采用各种常用工艺完成器件制造。例如在器件上沉积层间介质层（ILD），在ILD中刻蚀形成接触孔以暴露源漏区6或者金属硅化物8，在接触孔中形成金属硅化物以降低接触电阻，在金属硅化物上填充金属材质形成接触塞。

尽管已参照一一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件制造方法，包括：

在衬底上形成假栅极堆叠；

在假栅极堆叠侧面形成非晶或者多晶结构的前驱层，前驱层与假栅极堆叠顶部齐平；

退火，使得前驱层转变为单晶结构的种晶层；

对种晶层掺杂形成源漏区。

2.如权利要求1的半导体器件制造方法，其中，衬底为ETSOI，包括基底、埋氧层和顶层，其中顶层厚度为1～5nm。

3.如权利要求1的半导体器件制造方法，其中，形成假栅极堆叠的步骤进一步包括：

在衬底上形成衬垫层和牺牲层；

刻蚀牺牲层和衬垫层，直至暴露衬底，形成第一栅极沟槽；

在第一栅极沟槽侧壁形成栅极侧墙；

在第一栅极沟槽中形成填充层；

去除牺牲层和衬垫层，留下假栅极堆叠。

4.如权利要求3的半导体器件制造方法，其中，衬垫层材质包括氧化硅、TEOS、氮化硅、氮氧化硅及其组合。

5.如权利要求3的半导体器件制造方法，其中，牺牲层材质包括多晶硅、非晶硅、非晶锗、非晶碳、SiGe、SiC及其组合。

6.如权利要求3的半导体器件制造方法，其中，栅极侧墙材质包括氮化硅、氮氧化硅、SiOCN、SiCN、类金刚石无定形碳(DLC)及其组合。

7.如权利要求3的半导体器件制造方法，其中，填充层材质包括氧化硅、TEOS、氮氧化硅、SiOC、SiOH及其组合。

8.如权利要求3的半导体器件制造方法，其中，湿法腐蚀去除牺牲层和/或衬垫层，填充层顶部低于栅极侧墙顶部。

9.如权利要求1的半导体器件制造方法，其中，前驱层材质包括非晶或者多晶结构的Si、SiGe、SiC及其组合。

10.如权利要求1的半导体器件制造方法，其中，退火温度为800～1400摄氏度。

11.如权利要求10的半导体器件制造方法，其中，退火温度为1000～1300摄氏度。

12.如权利要求11的半导体器件制造方法，其中，退火温度为1150摄氏度。

13.如权利要求1的半导体器件制造方法，其中，形成源漏区之后进一步包括：

去除部分假栅极堆叠；

在源漏区和假栅极堆叠上形成金属层；

退火使得金属层与源漏区反应形成金属硅化物；

剥离未反应的金属层，继续去除部分假栅极堆叠，留下第二栅极沟槽；

在第二栅极沟槽中形成栅极堆叠。

14.如权利要求13的半导体器件制造方法，其中，栅极堆叠包括界面层、栅极绝缘层、功函数调节层、电阻调节层。

15.如权利要求13的半导体器件制造方法，其中，第二栅极沟槽上部宽度大于下部宽度。