CN104124134A - 复合膜层的刻蚀方法 - Google Patents
复合膜层的刻蚀方法 Download PDFInfo
- Publication number
- CN104124134A CN104124134A CN201310149253.0A CN201310149253A CN104124134A CN 104124134 A CN104124134 A CN 104124134A CN 201310149253 A CN201310149253 A CN 201310149253A CN 104124134 A CN104124134 A CN 104124134A
- Authority
- CN
- China
- Prior art keywords
- etching
- polysilicon layer
- composite film
- carried out
- lithographic method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000005530 etching Methods 0.000 title claims abstract description 127
- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000002131 composite material Substances 0.000 title claims abstract description 45
- 239000012528 membrane Substances 0.000 title abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 70
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 62
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 31
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims description 59
- 238000002360 preparation method Methods 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000012876 topography Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Plasma & Fusion (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Pressure Sensors (AREA)
Abstract
本发明公开了一种复合膜层的刻蚀方法,包括如下步骤:提供沉积有复合膜层的器件,所述复合膜层由第一多晶硅层、二氧化硅层和第二多晶硅层依次层叠形成且所述第二多晶硅层与所述器件直接接触;对所述第一多晶硅层进行表面预处理;在所述第一多晶硅层上涂覆光阻,接着对所述第一多晶硅层进行主刻蚀,接着对所述第一多晶硅层进行过刻蚀;对所述二氧化硅层进行主刻蚀,接着对所述二氧化硅层进行过刻蚀;对所述第二多晶硅层进行主刻蚀,接着对所述第二多晶硅层进行过刻蚀。这种复合膜层的刻蚀方法依次对第一多晶硅层、二氧化硅层和第二多晶硅层进行刻蚀,一次光刻后进行三次刻蚀,只需要使用一台多晶刻蚀机台,产能较高。
Description
技术领域
本发明涉及半导体制造加工领域,尤其涉及一种复合膜层的刻蚀方法。
背景技术
目前,微电子技术已经进入超大规模集成电路和系统集成时代,微电子技术已经成为信息时代的标志和基础。
在微电子技术中,一块集成电路芯片的制造完成,需要经过集成电路设计、掩模板制造、原始材料制造、芯片加工、封装、测试等工序。其中,对半导体硅片进行刻蚀形成工艺沟槽的技术,显得尤为关键。
刻蚀(Etch)是半导体制造工艺、微电子IC制造工艺以及微纳制造工艺中的一种相当重要的步骤,是与光刻相联系的图形化(pattern)处理的一种主要工艺。
结合图1,器件200表面依次沉积第二多晶层30、二氧化硅层20和第一多晶层10三层结构,第二多晶层30、二氧化硅层20和第一多晶层10组成复合膜层,位于第一多晶层10上方的是刻蚀用的光阻40。在某些特殊工艺中需要使用具有第二多晶层30、二氧化硅层20和第一多晶层10三层结构的复合膜层结构的条作为悬臂梁或者其他结构部分。因此,需要将由第二多晶层30、二氧化硅层20和第一多晶层10组成的复合膜层刻蚀出来。
传统的复合膜层的刻蚀方法是在生长完第二多晶层30、二氧化硅层20和第一多晶层10三层膜层后涂胶、曝光、显影,接着使用三台设备进行刻蚀,即一层光刻后进行三次刻蚀。然而,这种方法使用机台的数量较多,导致产能低下。
发明内容
基于此,有必要提供一种下产能较高的复合膜层的刻蚀方法。
一种复合膜层的刻蚀方法,包括如下步骤:
提供沉积有复合膜层的器件,所述复合膜层由第一多晶硅层、二氧化硅层和第二多晶硅层依次层叠形成且所述第二多晶硅层与所述器件直接接触;
对所述第一多晶硅层进行表面预处理;
在所述第一多晶硅层上涂覆光阻,接着在第一工艺气体氛围下对所述第一多晶硅层进行主刻蚀,接着对所述第一多晶硅层进行过刻蚀;
在第二工艺气体氛围下,对所述二氧化硅层进行主刻蚀,接着对所述二氧化硅层进行过刻蚀;
在所述第一工艺气体氛围下,对所述第二多晶硅层进行主刻蚀,接着对所述第二多晶硅层进行过刻蚀。
在一个实施例中,所述第一工艺气体氛围为HBr、Cl2和O2的混合气氛,所述HBr、Cl2和O2的混合气氛中HBr、Cl2和O2的摩尔比范围为1:1.6~3:0.01~0.05。
在一个实施例中,所述第二工艺气体氛围为CF4和CHF3的混合气氛,所述CF4和CHF3的混合气氛中CF4和CHF3的摩尔比范围为3~5:4。
在一个实施例中,对所述第一多晶硅层进行过刻蚀的操作中,过刻蚀量为40%~50%。
在一个实施例中,对所述二氧化硅层进行过刻蚀的操作中,过刻蚀量为30%~60%。
在一个实施例中,对所述第二多晶硅层进行过刻蚀的操作中,过刻蚀量为30%~40%。
在一个实施例中,对所述复合膜层进行表面预处理的操作通过Cl2腐蚀完成。
在一个实施例中,对所述第一多晶硅层进行主刻蚀的操作还包括:完成主刻蚀后进行刻蚀终点检测的操作。
在一个实施例中,所述复合膜层的刻蚀方法通过多晶刻蚀机台实现。
在一个实施例中,所述多晶刻蚀机台的功率为600W~900W。
这种复合膜层的刻蚀方法依次对第一多晶硅层、二氧化硅层和第二多晶硅层进行刻蚀,一次光刻后进行三次刻蚀,只需要使用一台多晶刻蚀机台,相对于传统的复合膜层的刻蚀方法,降低复合膜层刻蚀所需要的人力成本和制造成本,产能较高。
附图说明
图1为一实施方式的沉积有复合膜层的器件的示意图;
图2为一实施方式的复合膜层的刻蚀方法的流程图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似改进,因此本发明不受下面公开的具体实施的限制。
一般情况而言,多晶硅层在大部分区域被刻蚀干净后,常通过监控设备确认是否刻蚀干净,但实际上会存在监控漏洞,也即是会存在少量未被刻蚀干净的区域,而对于在已经刻蚀时间或者刻蚀量的基础上增加的刻蚀部分称为过刻蚀量。
如图2所示的一实施方式复合膜层的刻蚀方法,包括如下步骤:
S10、提供沉积有复合膜层的器件200。
结合图1,复合膜层由第一多晶硅层10、二氧化硅层20和第二多晶硅层30依次层叠形成,并且第二多晶硅层30与器件200直接接触。
第一多晶硅层10、二氧化硅层20和第二多晶硅层30的具体厚度一般根据实际需要确定,可以理解的是,其厚度范围只要满足本领域技术人员的理解,皆可以。
S20、对第一多晶硅层10进行表面预处理。
第一多晶硅层10由于直接与空气接触,往往会由于氧化产生很薄的一层SiO2,一般可以通过Cl2腐蚀去除,通过选择合适的Cl2的浓度和腐蚀时间,完成表面预处理的操作。
本实施方式中,表面预处理的操作通过多晶刻蚀机台实现。多晶刻蚀机台的功率可以为600W~900W。Cl2的浓度只要大于多晶刻蚀机台所限制的最低浓度且低于多晶刻蚀机台所限制的最高浓度。具体的腐蚀时间则需要根据Cl2的浓度确定。一般而言,Cl2的浓度较高时,腐蚀时间较短;而Cl2的浓度较低时,腐蚀时间较长。
S30、在第一多晶硅层10上涂覆光阻40,然后在第一工艺气体氛围下,对第一多晶硅层10进行主刻蚀,接着对第一多晶硅层10进行过刻蚀。
光阻40选择本领域常用材料即可,在本发明中并没有太多限定。
在对第一多晶硅层10进行主刻蚀前,需要对刻蚀气氛进行稳定,一般缓慢通入第一工艺气体直至达到要求。
第一工艺气体氛围一般选择HBr、Cl2和O2的混合气氛。HBr、Cl2和O2的混合气氛中HBr、Cl2和O2的摩尔比范围为1:1.6~3:0.01~0.05。
S30中,主刻蚀完成后还需要进行刻蚀终点检测,从而确认第一多晶硅层10刻蚀干净。
S30中,过刻蚀量可以为40%~50%,从而保证第一多晶硅层10刻蚀干净,并且不对二氧化硅层20造成影响。一般通过调节刻蚀时间来调节过刻蚀量。
本实施方式中,第一多晶硅层10的主刻蚀和过刻蚀的操作通过多晶刻蚀机台实现。多晶刻蚀机台的功率可以为600W~900W。
S40、在第二工艺气体氛围下,对二氧化硅层20进行主刻蚀,接着对二氧化硅层20进行过刻蚀。
在对二氧化硅层20进行主刻蚀前,需要对刻蚀气氛进行稳定,一般缓慢通入第二工艺气体并排除第一工艺气体,直至达到要求。
第二工艺气体氛围一般选择CF4和CHF3的混合气氛。CF4和CHF3的混合气氛中CF4和CHF3的摩尔比范围为3~5:4。
S40中,主刻蚀完成后还需要进行刻蚀终点检测,从而确认二氧化硅层20刻蚀干净。
S40中,过刻蚀量可以为30%~60%,从而保证二氧化硅层20刻蚀干净,并且不对第二多晶硅层30造成影响。一般通过调节刻蚀时间来调节过刻蚀量。
本实施方式中,二氧化硅层20的主刻蚀和过刻蚀的操作通过多晶刻蚀机台实现。多晶刻蚀机台的功率可以为600W~900W。采用多晶刻蚀机台对二氧化硅层20进行主刻蚀和过刻蚀时,一般采用定时刻蚀,并且选择刻蚀速率较低且对第二多晶硅层30选择较高的刻蚀菜单(该菜单对第二多晶硅层30的刻蚀量很小),第二多晶硅层30。
需要指出的是,对二氧化硅层20进行刻蚀的时候,不需要提前进行表面预处理,也不需要再次涂覆光阻。
S50、在所述第一工艺气体氛围下,对第二多晶硅层30进行主刻蚀,接着对第二多晶硅层30进行过刻蚀。
在对第二多晶硅层30进行主刻蚀前,需要对刻蚀气氛进行稳定,一般缓慢通入第一工艺气体并排除第二工艺气体,直至达到要求。
第二工艺气体氛围如S30所示。
S50中,主刻蚀完成后还需要进行刻蚀终点检测,从而确认第二多晶硅层30刻蚀干净。
S50中,过刻蚀量可以为30%~40%,从而保证第二多晶硅层30刻蚀干净,并且不对器件200造成影响。一般通过调节刻蚀时间来调节过刻蚀量。
本实施方式中,第二多晶硅层30的主刻蚀和过刻蚀的操作通过多晶刻蚀机台实现。多晶刻蚀机台的功率可以为600W~900W。
需要指出的是,对第二多晶硅层30进行刻蚀的时候,不需要提前进行表面预处理,也不需要再次涂覆光阻。
这种复合膜层的刻蚀方法依次对第一多晶硅层10、二氧化硅层20和第二多晶硅层30进行刻蚀,一次光刻后进行三次刻蚀,只需要使用一台多晶刻蚀机台,相对于传统的复合膜层的刻蚀方法,降低复合膜层刻蚀所需要的人力成本和制造成本,产能较高。
此外,传统的刻蚀复合膜层的刻蚀方法在刻蚀时针对不同的材质(多晶硅和二氧化硅),需要使用两种机台使得刻蚀形貌受两种不同机台状况的影响导致刻蚀形貌难以保证和监控。而这种复合膜层的刻蚀方法仅需要使用一种多晶刻蚀机台,有利于刻蚀形貌的保证和监控。
最后,由于第一多晶硅层10和第二多晶硅层30刻蚀过程极其相似,采用三次刻蚀容易导致第一多晶硅层10和第二多晶硅层30的混淆,增加操作人员误操作的风险。而这种复合膜层的刻蚀方法仅需要使用一种多晶刻蚀机台,能够减少刻蚀操作人员误操作的风险。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种复合膜层的刻蚀方法,其特征在于,包括如下步骤:
提供沉积有复合膜层的器件,所述复合膜层由第一多晶硅层、二氧化硅层和第二多晶硅层依次层叠形成且所述第二多晶硅层与所述器件直接接触;
对所述第一多晶硅层进行表面预处理;
在所述第一多晶硅层上涂覆光阻,接着在第一工艺气体氛围下对所述第一多晶硅层进行主刻蚀,接着对所述第一多晶硅层进行过刻蚀;
在第二工艺气体氛围下,对所述二氧化硅层进行主刻蚀,接着对所述二氧化硅层进行过刻蚀;
在所述第一工艺气体氛围下,对所述第二多晶硅层进行主刻蚀,接着对所述第二多晶硅层进行过刻蚀。
2.根据权利要求1所述的复合膜层的刻蚀方法,其特征在于,所述第一工艺气体氛围为HBr、Cl2和O2的混合气氛,所述HBr、Cl2和O2的混合气氛中HBr、Cl2和O2的摩尔比范围为1:1.6~3:0.01~0.05。
3.根据权利要求1所述的复合膜层的刻蚀方法,其特征在于,所述第二工艺气体氛围为CF4和CHF3的混合气氛,所述CF4和CHF3的混合气氛中CF4和CHF3的摩尔比范围为3~5:4。
4.根据权利要求1所述的复合膜层的刻蚀方法,其特征在于,对所述第一多晶硅层进行过刻蚀的操作中,过刻蚀量为40%~50%。
5.根据权利要求1所述的复合膜层的刻蚀方法,其特征在于,对所述二氧化硅层进行过刻蚀的操作中,过刻蚀量为30%~60%。
6.根据权利要求1所述的复合膜层的刻蚀方法,其特征在于,对所述第二多晶硅层进行过刻蚀的操作中,过刻蚀量为30%~40%。
7.根据权利要求1所述的复合膜层的刻蚀方法,其特征在于,对所述复合膜层进行表面预处理的操作通过Cl2腐蚀完成。
8.根据权利要求1所述的复合膜层的刻蚀方法,其特征在于,对所述第一多晶硅层进行主刻蚀的操作还包括:完成主刻蚀后进行刻蚀终点检测的操作。
9.根据权利要求1~8中任意一项所述的复合膜层的刻蚀方法,其特征在于,所述复合膜层的刻蚀方法通过多晶刻蚀机台实现。
10.根据权利要求9所述的复合膜层的刻蚀方法,其特征在于,所述多晶刻蚀机台的功率为600W~900W。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310149253.0A CN104124134B (zh) | 2013-04-25 | 2013-04-25 | 复合膜层的刻蚀方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310149253.0A CN104124134B (zh) | 2013-04-25 | 2013-04-25 | 复合膜层的刻蚀方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104124134A true CN104124134A (zh) | 2014-10-29 |
CN104124134B CN104124134B (zh) | 2017-02-01 |
Family
ID=51769505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310149253.0A Active CN104124134B (zh) | 2013-04-25 | 2013-04-25 | 复合膜层的刻蚀方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104124134B (zh) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005041177A (ja) * | 2003-07-25 | 2005-02-17 | Fuji Xerox Co Ltd | 発熱抵抗体の製造方法、インクジェット記録ヘッドの製造方法 |
CN101202224A (zh) * | 2006-12-14 | 2008-06-18 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 多晶硅刻蚀的方法 |
CN101339903A (zh) * | 2007-06-27 | 2009-01-07 | 应用材料股份有限公司 | 用于高温蚀刻高-k材料栅结构的方法 |
-
2013
- 2013-04-25 CN CN201310149253.0A patent/CN104124134B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005041177A (ja) * | 2003-07-25 | 2005-02-17 | Fuji Xerox Co Ltd | 発熱抵抗体の製造方法、インクジェット記録ヘッドの製造方法 |
CN101202224A (zh) * | 2006-12-14 | 2008-06-18 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 多晶硅刻蚀的方法 |
CN101339903A (zh) * | 2007-06-27 | 2009-01-07 | 应用材料股份有限公司 | 用于高温蚀刻高-k材料栅结构的方法 |
Also Published As
Publication number | Publication date |
---|---|
CN104124134B (zh) | 2017-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN105428474B (zh) | 一种高效发光二极管芯片的简易制作方法 | |
CN103227111B (zh) | 半导体器件的制造方法 | |
CN103065929B (zh) | 对准标记保护层的制作方法 | |
CN101419400A (zh) | 一种通过金属铬掩蔽膜进行干法刻蚀的方法 | |
CN103390551B (zh) | 半导体装置图案化结构的制作方法 | |
CN106653961A (zh) | 一种倒装结构micro LED芯片的制备方法 | |
US9023224B2 (en) | Method of forming a spacer patterning mask | |
CN102110645B (zh) | 化学机械研磨后的清洗方法 | |
CN109950142B (zh) | 无需助粘剂的瞬态胶带转印方法 | |
CN103035506B (zh) | Rfldmos隔离介质层深沟槽的刻蚀方法 | |
CN105047547A (zh) | 一种用于碳化硅器件的对准标记及其制备方法 | |
CN104124134A (zh) | 复合膜层的刻蚀方法 | |
CN105182681B (zh) | 一种掩模板及在同一硅片上加工多种深度结构的方法 | |
CN110212043B (zh) | 双台阶光电器件及其制备方法 | |
CN107731978A (zh) | 一种led的外延结构及其制作方法 | |
CN102201336B (zh) | 半导体器件层上的氧化层刻蚀后残留物的去除方法 | |
CN103839769A (zh) | 形成图案的方法 | |
CN105047536A (zh) | 用于碳化硅器件的对准标记及其制备方法 | |
CN102437020B (zh) | 晶圆控片及其形成方法 | |
CN102034891A (zh) | 选择性射极结构的电极图形的对齐方法 | |
CN102610490A (zh) | 一种用于超级结的沟槽制造方法 | |
CN106784196B (zh) | 一种刻蚀掩模及采用该刻蚀掩模制作led的方法 | |
CN102522360B (zh) | 光刻对准精度检测方法 | |
CN102314077A (zh) | 一种对地形进行平坦化光刻工艺的方法 | |
CN101315904A (zh) | 不同厚度的栅氧化层的制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
TR01 | Transfer of patent right |
Effective date of registration: 20170926 Address after: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8 Patentee after: Wuxi Huarun Shanghua Technology Co., Ltd. Address before: 214028 Wuxi provincial high tech Industrial Development Zone, Hanjiang Road, No. 5, Jiangsu, China Patentee before: Wuxi CSMC Semiconductor Co., Ltd. |
|
TR01 | Transfer of patent right |