CN104111689A

CN104111689A - 一种智能功率模块

Info

Publication number: CN104111689A
Application number: CN201310370916.1A
Authority: CN
Inventors: 冯宇翔
Original assignee: Guangdong Midea Refrigeration Equipment Co Ltd
Current assignee: GD Midea Air Conditioning Equipment Co Ltd
Priority date: 2013-08-22
Filing date: 2013-08-22
Publication date: 2014-10-22
Anticipated expiration: 2033-08-22
Also published as: CN104111689B

Abstract

本发明属于功率驱动控制领域，提供了一种智能功率模块。本发明通过在智能功率模块中采用包括高压DMOS管DM1、高压DMOS管DM2、高压DMOS管DM3、U相调整模块、V相调整模块、W相调整模块、U相电压采样模块、V相电压采样模块以及W相电压采样模块的HVIC芯片，在HVIC芯片的三个上桥臂信号端为低电平（低电平时间大于高电平时间）时可使HVIC芯片对滤波电容和智能功率模块外接的储能电容进行充电，使充电时间大幅度增加，从而使智能功率模块在启动时对滤波电容和储能电容的充电时间相应地增加，并降低IGBT管在上电启动时的发热量，延长IGBT管的寿命和智能功率模块的寿命，提高智能功率模块的使用安全性。

Description

一种智能功率模块

技术领域

本发明属于功率驱动控制领域，尤其涉及一种智能功率模块。

背景技术

智能功率模块（IPM，Intelligent Power Module），是一种结合电力电子技术和集成电路技术的功率驱动类产品。智能功率模块把功率开关器件和高压驱动电路集成在一起，并内置有过电压、过电流和过热等故障检测电路。智能功率模块一方面通过接收MCU的控制信号并驱动后续电路工作，另一方面又将系统的状态检测信号反馈回MCU。与传统分立方案相比，智能功率模块以其高集成度、高可靠性等优势赢得越来越大的市场，尤其适合于驱动电机的变频器及各种逆变电源，是用于变频调速、冶金机械、电力牵引、伺服驱动及变频家电的理想电力电子器件。

现有的智能功率模块的电路结构如图1所示，其用于输出U相电、V相电及W相电。其中：

HVIC（High Voltage Integrated Circuit，高压集成电路）芯片101的电源端VCC作为智能功率模块的低压区供电正端VDD，VDD处的电压一般为15V，HVIC芯片101的第一上桥臂信号端HIN1、第二上桥臂信号端HIN2及第三上桥臂信号端HIN3分别作为智能功率模块的U相上桥臂输入端UHIN、V相上桥臂输入端VHIN及W相上桥臂输入端WHIN；HVIC芯片101的第一下桥臂信号端LIN1、第二下桥臂信号端LIN2及第三下桥臂信号端LIN3分别作为智能功率模块的U相下桥臂输入端ULIN、V相下桥臂输入端VLIN及W相下桥臂输入端WLIN；在此，智能功率模块的第一上桥臂信号端HIN1、第二上桥臂信号端HIN2、第三上桥臂信号端HIN3、第一下桥臂信号端LIN1、第二下桥臂信号端LIN2及第三下桥臂信号端LIN3的输入信号的电压范围是0～5V；HVIC芯片101的接地端GND作为智能功率模块的低压区供电负端COM；HVIC芯片101的第一供电正端VB1作为智能功率模块的U相高压区供电正端UVB，HVIC芯片101的第一高压区控制端HO1与IGBT管Q1的栅极相连，HVIC芯片101的第一供电负端VS1端与所述IGBT管Q1的源极、快恢复二极管D1的阳极、IGBT管D4的漏极以及快恢复二极管D4的阴极相连，并作为智能功率模块的U相高压区供电负端UVS，滤波电容C1连接于智能功率模块的U相高压区供电正端UVB与U相高压区供电负端UVS之间；HVIC芯片101的第二供电正端VB2作为智能功率模块的V相高压区供电正端VVB，HVIC芯片101的第二高压区控制端HO2与IGBT管Q2的栅极相连，HVIC芯片101的第二供电负端VS2与IGBT管Q2的源极、快恢复二极管D2的阳极、IGBT管Q5的漏极以及快恢复二极管D5的阴极相连，并作为智能功率模块的V相高压区供电负端VVS，滤波电容C2连接于智能功率模块的V相高压区供电正端VVB与V相高压区供电负端VVS之间；HVIC芯片101的第三供电正端VB3作为智能功率模块的W相高压区供电正端WVB，HVIC芯片101的第三高压区控制端HO3与IGBT管Q3的栅极相连，HVIC芯片101的第三供电负端VS3与IGBT管Q3的源极、快恢复二极管D3的阳极、IGBT管Q6的漏极以及快恢复二极管D6的阴极相连，并作为智能功率模块的W相高压区供电负端WVS，滤波电容C3连接于智能功率模块的W相高压区供电正端WVB与W相高压区供电负端WVS之间；HVIC芯片101的第一低压区控制端LO1、第二低压区控制端LO2及第三低压区控制端LO3分别与所述IGBT管Q4的栅极、IGBT管Q5的栅极以及IGBT管Q6的栅极相连；IGBT管Q4的源极与快恢复二极管D4的阳极相连，并作为智能功率模块的U相低电压参考端UN；IGBT管Q5的源极与快恢复二极管D5的阳极相连，并作为智能功率模块的V相低电压参考端VN；IGBT管Q6的源极与快恢复二极管D6的阳极相连，并作为智能功率模块的W相低电压参考端WN；IGBT管Q1的漏极、快恢复二极管D1的阴极、IGBT管Q2的漏极、快恢复二极管D2的阴极、IGBT管Q3的集电极、快恢复二极管D3的阴极共接并作为智能功率模块的高电压输入端P，P一般接入300V电压。

HVIC芯片101的作用是将HIN1、HIN2、HIN3、LIN1、LIN2、LIN3所接收的0～5V的逻辑信号分别传到HO1、HO2、HO3、LO1、LO2、LO3，其中HO1、HO2及HO3所输出的是VS～VS+15V的逻辑信号，LO1、LO2、LO3是0～15V的逻辑信号；同一相的输入信号不能同时为高电平，即第一上桥臂信号端HIN1与第一下桥臂信号端LIN1的输入信号不能同时为高电平，第二上桥臂信号端HIN2与第二下桥臂信号端LIN2的输入信号不能同时为高电平，第三上桥臂信号端HIN3与第三下桥臂信号端LIN3的输入信号不能同时为高电平。

HVIC芯片101内部包含有自举电路，该自举电路的结构如下：

高压DMOS管DM1的源极、高压DMOS管DM2的源极以及高压DMOS管DM3的源极共接于HVIC芯片101的电源端VCC，高压DMOS管DM1的衬底、高压DMOS管DM2的衬底以及高压DMOS管DM3的衬底均接地，高压DMOS管DM1的漏极、高压DMOS管DM2的漏极以及高压DMOS管DM3的漏极分别连接HVIC芯片101的第一供电正端VB1、第二供电正端VB2及第三供电正端VB3，U相控制电路1011的输入端、V相控制电路1012的输入端及W相控制电路1013的输入端分别连接HVIC芯片101的第一下桥臂信号端LIN1、第二下桥臂信号端LIN2及第三下桥臂信号端LIN3，U相控制电路1011的输出端、V相控制电路1012的输出端及W相控制电路1013的输出端分别与高压DMOS管DM1的栅极、高压DMOS管DM2的栅极以及高压DMOS管DM3的栅极相连接。

在实际应用时，智能功率模块的接线方法如图2所示，电容C4连接于UVB与UVS之间，电容C5连接于VVB与VVS之间，电容C6连接于WVB与WVS之间；UN、VN、WN共接于电阻R1的第一端，电阻R1的第二端与COM共接于地。以下是以U相为例说明智能功率模块的工作原理：

当LIN1为高电平时，HIN1则必须为低电平，此时，LO1和HO1分别输出高电平和低电平，从而使VS1处的电压约为0V，在LIN1为高电平时，U相控制电路1011输出高电平使高压DMOS管DM1导通，VCC通过高压DMOS管DM1向电容C1和电容C4充电，当时间足够长或使电容C1和电容C4充电前的剩余电量足够多时，VB1对VS1的电压接近15V。

当LIN1为低电平时，HIN1为低电平或高电平。当HIN1为低电平时，LO1和HO1均输出低电平，此时U相高压区不工作且无输出；而当HIN1为高电平时，LO1和HO1分别输出低电平和高电平，从而使VS1处的电压约为300V。在LIN1为低电平时，U相控制电路1011输出低电平使高压DMOS管DM1截止，VB1的电压被抬高至315V左右，通过电容C1及电容C4的电量维持U相高压区工作，如果HIN1为高电平的持续时间足够短或电容C1和电容C4存储的电量足够多，在U相高压区工作过程中，VB1对VS1的电压可保持在14V以上。实际应用过程中，在智能功率模块外接的电容C4充分充电后，VB1对VS1的电压能够保持在14V～15V之间以维持智能功率模块的正常工作，但在刚上电时，VB1对VS1的电压VB1-VS1的波形往往会如图3所示。由于电容C1和电容C4的初始电量为0，所以在刚上电时，电容C1和电容C4要被充电，当LIN1对GND的电压LIN1-GND为高电平时，U相控制电路1011控制高压DMOS管DM1导通，以便VCC对电容C1和电容C4进行充电，由于电容C4的电容量一般比较大且会达到0.5～1mF，所以，按照现行的充电原理，电容C1和电容C4只有在LIN1为高电平时才能被充电，则在上电后LIN1输入的前三个输入信号时，VB1对VS1的电压往往达不到IGBT管Q1的饱和压降稳定时所需的电压V_IGBT，而在HO1输出高电平时，HO1对VS1的电压差和VB1对VS1的电压差是一致的，因此，在刚上电时，HO1对VS1的电压达不到V_IGBT，则IGBT管Q1无法稳定导通。根据IGBT管的栅极-射极电压V_GE与其饱和压降V_CESAT的关系特性，当V_GE<V_IGBT时，IGBT管的饱和压降V_CESAT会急剧上升，进而导致IGBT管导通时的功耗急剧增大。

因此，对于上述现有的智能功率模块，在刚上电时，IGBT管的饱和压降会非常大，导致IGBT管因功耗骤增而急剧发热，对于某些特殊工况，甚至会因为热量积聚而导致IGBT管爆炸，而对于常规工况，每次上电瞬间的急剧发热也会导致IGBT管的使用寿命缩短，进而缩短智能功率模块的使用寿命。

综上所述，现有的智能功率模块存在因上电时IGBT管的饱和压降过大并急剧发热而缩短使用寿命，甚至会因IGBT管爆炸而损坏的问题。

发明内容

本发明提供了一种智能功率模块，旨在解决现有的智能功率模块所存在的因上电时IGBT管的饱和压降过大并急剧发热而缩短使用寿命，甚至会因IGBT管爆炸而损坏的问题。

本发明是这样实现的，一种智能功率模块，包括HVIC芯片、IGBT管Q1、快恢复二极管D1、IGBT管Q2、快恢复二极管D2、IGBT管Q3、快恢复二极管D3、IGBT管Q4、快恢复二极管D4、IGBT管Q5、快恢复二极管D5、IGBT管Q6、快恢复二极管D6、滤波电容C1、滤波电容C2及滤波电容C3；所述HVIC芯片的电源端为所述智能功率模块的低压区供电正端，所述HVIC芯片的第一上桥臂信号端、第二上桥臂信号端及第三上桥臂信号端分别为所述智能功率模块的U相上桥臂输入端、V相上桥臂输入端及W相上桥臂输入端，所述HVIC芯片的第一下桥臂信号端、第二下桥臂信号端及第三下桥臂信号端分别为所述智能功率模块的U相下桥臂输入端、V相下桥臂输入端及W相下桥臂输入端，所述HVIC芯片的接地端作为所述智能功率模块的低压区供电负端，所述HVIC芯片的第一供电正端作为所述智能功率模块的U相高压区供电正端，所述HVIC芯片的第一高压区控制端与所述IGBT管Q1的栅极相连，所述HVIC芯片的第一供电负端与所述IGBT管Q1的源极、所述快恢复二极管D1的阳极、所述IGBT管D4的漏极以及所述快恢复二极管D4的阴极共接作为所述智能功率模块的U相高压区供电负端，所述滤波电容C1连接于所述智能功率模块的U相高压区供电正端与U相高压区供电负端之间，所述HVIC芯片的第二供电正端作为所述智能功率模块的V相高压区供电正端，所述HVIC芯片的第二高压区控制端与所述IGBT管Q2的栅极相连，所述HVIC芯片的第二供电负端与所述IGBT管Q2的源极、所述快恢复二极管D2的阳极、所述IGBT管Q5的漏极以及所述快恢复二极管D5的阴极共接作为智能功率模块的V相高压区供电负端，所述滤波电容C2连接于所述智能功率模块的V相高压区供电正端与V相高压区供电负端之间，所述HVIC芯片的第三供电正端作为所述智能功率模块的W相高压区供电电源正端，所述HVIC芯片的第三高压区控制端与所述IGBT管Q3的栅极相连，所述HVIC芯片的第三供电负端与所述IGBT管Q3的源极、所述快恢复二极管D3的阳极、所述IGBT管Q6的漏极以及所述快恢复二极管D6的阴极共接作为所述智能功率模块的W相高压区供电负端，所述滤波电容C3连接于智能功率模块的W相高压区供电正端与W相高压区供电负端之间；所述HVIC芯片的第一低压区控制端、第二低压区控制端及第三低压区控制端分别与所述IGBT管Q4的栅极、所述IGBT管Q5的栅极以及所述IGBT管Q6的栅极相连；所述IGBT管Q1的漏极与所述快恢复二极管D1的阴极、所述IGBT管Q2的漏极、所述快恢复二极管D2的漏极、所述IGBT管Q3的漏极及所述快恢复二极管D3的阴极共接所形成的共接点作为所述智能功率模块的高电压输入端，所述IGBT管Q4的源极与所述快恢复二极管D4的阳极共接所形成的共接点作为所述智能功率模块的U相低电压参考端，所述IGBT管Q5的源极与所述快恢复二极管D5的阳极共接所形成的共接点作为所述智能功率模块的V相低电压参考端，所述IGBT管Q6的源极与所述快恢复二极管D6的阳极共接所形成的共接点作为所述智能功率模块的W相低电压参考端；

所述HVIC芯片包括一自举电路，所述自举电路包括：

高压DMOS管DM1、高压DMOS管DM2、高压DMOS管DM3、U相调整模块、V相调整模块、W相调整模块、U相电压采样模块、V相电压采样模块以及W相电压采样模块；

所述高压DMOS管DM1的源极与所述高压DMOS管DM2的源极以及所述高压DMOS管DM3的源极共接于所述HVIC芯片的电源端，所述高压DMOS管DM1的漏极、所述高压DMOS管DM2的漏极及所述高压DMOS管DM3的漏极分别连接所述HVIC芯片的第一供电正端、第二供电正端及第三供电正端，所述高压DMOS管DM1的衬底、所述高压DMOS管DM2的衬底及所述高压DMOS管DM3的衬底均接地，所述U相调整模块的第一输入端与所述U相电压采样模块的控制端共接于所述HVIC芯片的第一下桥臂信号端，所述U相电压采样模块的输入端和输出端分别连接所述高压DMOS管DM1的漏极和所述U相调整模块的第二输入端，所述U相调整模块的第三输入端和输出端分别连接所述HVIC芯片的第一供电负端和所述高压DMOS管DM1的栅极，所述V相调整模块的第一输入端与所述V相电压采样模块的控制端共接于所述HVIC芯片的第二下桥臂信号端，所述V相电压采样模块的输入端和输出端分别连接所述高压DMOS管DM2的漏极和所述V相调整模块的第二输入端，所述V相调整模块的第三输入端和输出端分别连接所述HVIC芯片的第二供电负端和所述高压DMOS管DM2的栅极，所述W相调整模块的第一输入端与所述W相电压采样模块的控制端共接于所述HVIC芯片的第三下桥臂信号端，所述W相电压采样模块的输入端和输出端分别连接所述高压DMOS管DM3的漏极和所述W相调整模块的第二输入端，所述W相调整模块的第三输入端和输出端分别连接所述HVIC芯片的第三供电负端和所述高压DMOS管DM3的栅极；

在所述HVIC芯片的第一下桥臂信号端、第二下桥臂信号端及第三下桥臂信号端为高电平时，所述HVIC芯片的第一上桥臂信号端、第二上桥臂信号端及第三上桥臂信号端为低电平；在所述HVIC芯片的第一下桥臂信号端、第二下桥臂信号端及第三下桥臂信号端为低电平时，所述HVIC芯片的第一上桥臂信号端、第二上桥臂信号端及第三上桥臂信号端为高电平或低电平；

当所述HVIC芯片的第一上桥臂信号端为低电平时，所述U相调整模块根据所述HVIC芯片的第一下桥臂信号端所输入的电平、所述U相电压采样模块的输出电压以及所述HVIC芯片的第一供电负端的电压输出高电平驱动所述高压DMOS管DM1导通，且所述HVIC芯片的电源端所输入的电压通过所述高压DMOS管DM1对滤波电容C1和连接于所述智能功率模块的U相高压区供电正端与U相高压区供电负端之间的储能电容进行充电；

当所述HVIC芯片的第二上桥臂信号端为低电平时，所述V相调整模块根据所述HVIC芯片的第二下桥臂信号端所输入的电平、所述V相电压采样模块的输出电压以及所述HVIC芯片的第二供电负端的电压输出高电平驱动所述高压DMOS管DM2导通，且所述HVIC芯片的电源端所输入的电压通过所述高压DMOS管DM2对滤波电容C2和连接于所述智能功率模块的V相高压区供电正端与V相高压区供电负端之间的储能电容进行充电；

当所述HVIC芯片的第三上桥臂信号端为低电平时，所述W相调整模块根据所述HVIC芯片的第三下桥臂信号端所输入的电平、所述W相电压采样模块的输出电压以及所述HVIC芯片的第三供电负端的电压输出高电平驱动所述高压DMOS管DM3导通，且所述HVIC芯片的电源端所输入的电压通过所述高压DMOS管DM3对滤波电容C3和连接于所述智能功率模块的W相高压区供电正端与W相高压区供电负端之间的储能电容进行充电。

在本发明中，通过在智能功率模块中采用包括高压DMOS管DM1、高压DMOS管DM2、高压DMOS管DM3、U相调整模块、V相调整模块、W相调整模块、U相电压采样模块、V相电压采样模块以及W相电压采样模块的HVIC芯片，在HVIC芯片的第一上桥臂信号端、第二上桥臂信号端及第三上桥臂信号端为低电平（低电平时间大于高电平时间）时可使HVIC芯片的第一供电正端、第二供电正端及第三供电正端对滤波电容和智能功率模块外接的储能电容进行充电，使充电时间得到大幅度的增加，从而使智能功率模块在启动时对滤波电容和储能电容的充电时间相应地增加，并进而降低IGBT管在上电启动工作时的发热量，延长IGBT管的使用寿命和智能功率模块的使用寿命，提高智能功率模块的使用安全性，解决了现有的智能功率模块所存在的因上电时IGBT管的饱和压降过大并急剧发热而缩短使用寿命，甚至会因IGBT管爆炸而损坏的问题。

附图说明

图1是现有的智能功率模块的结构示意图；

图2是智能功率模块在实际应用中的示意图；

图3是现有的智能功率模块在上电启动后的工作过程中所涉及的各电压信号波形图；

图4是本发明实施例提供的智能功率模块的结构示意图；

图5是本发明实施例提供的智能功率模块中的HVIC芯片所包括的U相调整模块和U相电压采样模块的示例电路结构图；

图6是本发明实施例提供的智能功率模块中的HVIC芯片所包括的V相调整模块和V相电压采样模块的示例电路结构图；

图7是本发明实施例提供的智能功率模块中的HVIC芯片所包括的W相调整模块和W相电压采样模块的示例电路结构图；

图8是本发明实施例提供的智能功率模块中的HVIC芯片所包括的U相调整模块在工作过程中所涉及的电平信号波形图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例通过在智能功率模块中采用包括高压DMOS管DM1、高压DMOS管DM2、高压DMOS管DM3、U相调整模块、V相调整模块、W相调整模块、U相电压采样模块、V相电压采样模块以及W相电压采样模块的HVIC芯片，使智能功率模块在启动时对滤波电容和储能电容的充电时间相应地增加，并进而降低IGBT管在上电启动工作时的发热量，延长IGBT管的使用寿命和智能功率模块的使用寿命，提高智能功率模块的使用安全性。

图4示出了本发明实施例提供的智能功率模块的结构，为了便于说明，仅示出了与本发明相关的部分，详述如下：

智能功率模块包括HVIC芯片100、IGBT管Q1、快恢复二极管D1、IGBT管Q2、快恢复二极管D2、IGBT管Q3、快恢复二极管D3、IGBT管Q4、快恢复二极管D4、IGBT管Q5、快恢复二极管D5、IGBT管Q6、快恢复二极管D6、滤波电容C1、滤波电容C2及滤波电容C3。

HVIC芯片100的电源端VCC为智能功率模块100的低压区供电正端VDD，HVIC芯片100的第一上桥臂信号端HIN1、第二上桥臂信号端HIN2及第三上桥臂信号端HIN3分别为智能功率模块的U相上桥臂输入端UHIN、V相上桥臂输入端VHIN及W相上桥臂输入端WHIN，HVIC芯片100的第一下桥臂信号端LIN1、第二下桥臂信号端LIN2及第三下桥臂信号端LIN3分别为智能功率模块的U相下桥臂输入端ULIN、V相下桥臂输入端VLIN及W相下桥臂输入端WLIN，HVIC芯片100的接地端GND作为智能功率模块的低压区供电负端COM，HVIC芯片100的第一供电正端VB1作为智能功率模块的U相高压区供电正端UVB，HVIC芯片100的第一高压区控制端HO1与IGBT管Q1的栅极相连，HVIC芯片100的第一供电负端VS1与IGBT管Q1的源极、快恢复二极管D1的阳极、IGBT管D4的漏极以及快恢复二极管D4的阴极共接作为智能功率模块的U相高压区供电负端UVS，滤波电容C1连接于智能功率模块的U相高压区供电正端UVB与U相高压区供电负端UVS之间，HVIC芯片100的第二供电正端VB2作为智能功率模块的V相高压区供电正端VVB，HVIC芯片100的第二高压区控制端HO2与IGBT管Q2的栅极相连，HVIC芯片100的第二供电负端VS2与IGBT管Q2的源极、快恢复二极管D2的阳极、IGBT管Q5的漏极以及快恢复二极管D5的阴极共接作为智能功率模块的V相高压区供电负端VVS，滤波电容C2连接于智能功率模块的V相高压区供电正端VVB与V相高压区供电负端VVS之间，HVIC芯片100的第三供电正端VB3作为智能功率模块的W相高压区供电正端WVB，HVIC芯片100的第三高压区控制端HO3与IGBT管Q3的栅极相连，HVIC芯片100的第三供电负端VS3与IGBT管Q3的源极、快恢复二极管D3的阳极、IGBT管Q6的漏极以及快恢复二极管D6的阴极共接作为智能功率模块的W相高压区供电负端WVS，滤波电容C3连接于智能功率模块的W相高压区供电正端WVB与W相高压区供电负端WVS之间；HVIC芯片100的第一低压区控制端LO1、第二低压区控制端LO2及第三低压区控制端LO3分别与IGBT管Q4的栅极、IGBT管Q5的栅极以及IGBT管Q6的栅极相连；IGBT管Q1的漏极与快恢复二极管D1的阴极、IGBT管Q2的漏极、快恢复二极管D2的漏极、IGBT管Q3的漏极及快恢复二极管D3的阴极共接所形成的共接点作为智能功率模块的高电压输入端P，IGBT管Q4的源极与快恢复二极管D4的阳极共接所形成的共接点作为智能功率模块的U相低电压参考端UN，IGBT管Q5的源极与快恢复二极管D5的阳极共接所形成的共接点作为智能功率模块的V相低电压参考端VN，IGBT管Q6的源极与快恢复二极管D6的阳极共接所形成的共接点作为智能功率模块的W相低电压参考端WN。

HVIC芯片100包括一自举电路10，该自举电路10包括高压DMOS管DM1、高压DMOS管DM2、高压DMOS管DM3、U相调整模块101、V相调整模块102、W相调整模块103、U相电压采样模块104、V相电压采样模块105以及W相电压采样模块106。

高压DMOS管DM1的源极与高压DMOS管DM2的源极以及高压DMOS管DM3的源极共接于HVIC芯片100的电源端VCC，高压DMOS管DM1的漏极、高压DMOS管DM2的漏极及高压DMOS管DM3的漏极分别连接HVIC芯片100的第一供电正端VB1、第二供电正端VB2及第三供电正端VB3，高压DMOS管DM1的衬底、高压DMOS管DM2的衬底及高压DMOS管DM3的衬底均接地，U相调整模块101的第一输入端与U相电压采样模块104的控制端共接于HVIC芯片100的第一下桥臂信号端LIN1，U相电压采样模块104的输入端和输出端分别连接高压DMOS管DM1的漏极和U相调整模块101的第二输入端，U相调整模块101的第三输入端和输出端分别连接HVIC芯片100的第一供电负端和高压DMOS管DM1的栅极，V相调整模块102的第一输入端与V相电压采样模块105的控制端共接于HVIC芯片100的第二下桥臂信号端LIN2，V相电压采样模块105的输入端和输出端分别连接高压DMOS管DM2的漏极和V相调整模块102的第二输入端，V相调整模块102的第三输入端和输出端分别连接HVIC芯片100的第二供电负端和高压DMOS管DM2的栅极，W相调整模块103的第一输入端与W相电压采样模块106的控制端共接于HVIC芯片100的第三下桥臂信号端LIN3，W相电压采样模块106的输入端和输出端分别连接高压DMOS管DM3的漏极和W相调整模块103的第二输入端，W相调整模块103的第三输入端和输出端分别连接HVIC芯片100的第三供电负端VS1和高压DMOS管DM3的栅极。

由于HVIC芯片100的第一上桥臂信号端HIN1与第一下桥臂信号端LIN1的输入信号不能同时为高电平，HVIC芯片100的第二上桥臂信号端HIN2与第二下桥臂信号端LIN2的输入信号不能同时为高电平，HVIC芯片100的第三上桥臂信号端HIN3与第三下桥臂信号端LIN3的输入信号不能同时为高电平，所以，在HVIC芯片100的第一下桥臂信号端LIN1、第二下桥臂信号端LIN2及第三下桥臂信号端LIN3分别为高电平时，HVIC芯片100的第一上桥臂信号端HIN1、第二上桥臂信号端HIN2及第三上桥臂信号端HIN3分别为低电平；在HVIC芯片100的第一下桥臂信号端LIN1、第二下桥臂信号端LIN2及第三下桥臂信号端LIN3分别为低电平时，HVIC芯片100的第一上桥臂信号端HIN1、第二上桥臂信号端HIN2及第三上桥臂信号端HIN3分别为高电平或低电平，由此可知，HVIC芯片100的第一上桥臂信号端HIN1、第二上桥臂信号端HIN2及第三上桥臂信号端HIN3分别处于低电平的时间大于高电平的时间。

当HVIC芯片100的第一上桥臂信号端HIN1为低电平时，U相调整模块101根据HVIC芯片100的第一下桥臂信号端LIN1所输入的电平、U相电压采样模块104的输出电压以及HVIC芯片100的第一供电负端VS1的电压输出高电平驱动高压DMOS管DM1导通，且HVIC芯片100的电源端VCC所输入的电压通过高压DMOS管DM1对滤波电容C1和连接于智能功率模块的U相高压区供电正端UVB与U相高压区供电负端UVS之间的储能电容C4（如图2所示）进行充电。

当HVIC芯片100的第二上桥臂信号端HIN2为低电平时，V相调整模块102根据HVIC芯片100的第二下桥臂信号端LIN2所输入的电平、V相电压采样模块105的输出电压以及HVIC芯片100的第二供电负端VS2的电压输出高电平驱动高压DMOS管DM2导通，且HVIC芯片100的电源端VCC所输入的电压通过高压DMOS管DM2对滤波电容C2和连接于智能功率模块的V相高压区供电正端VVB与V相高压区供电负端VVS之间的储能电容C5（如图2所示）进行充电。

当HVIC芯片100的第三上桥臂信号端HIN3为低电平时，W相调整模块103根据HVIC芯片100的第三下桥臂信号端LIN3所输入的电平、W相电压采样模块106的输出电压以及HVIC芯片100的第三供电负端VS3的电压输出高电平驱动高压DMOS管DM3导通，且HVIC芯片100的电源端所输入的电压通过高压DMOS管DM3对滤波电容C3和连接于智能功率模块的W相高压区供电正端WVB与W相高压区供电负端WVS之间的储能电容C6（如图2所示）进行充电。

其中，以U相调整模块101（V相调整模块102和W相调整模块103同理）为例，当U相调整模块101的第一输入端为低电平时，U相调整模块101的输出端会输出高电平，并同时从其第二输入端接收HVIC芯片100的第一供电负端的电压；当U相调整模块101的第一输入端为高电平时，U相调整模块101根据其第一输入端在上一次为高电平时，其第二输入端所接收到的电压以及其第一输入端变为低电平后其第三输入端的电压相应地输出电平，该电平分为以下两种情况：

（1）当第二输入端的电压值低于预设电压值V_IT时，具体情况如下：

如果第三输入端的电压值低于15V-V_IT，则U相调整模块101保持高电平输出；

如果第三输入端的电压值高于15V-V_IT，则U相调整模块101输出低电平。

（2）当第二输入端的电压值高于预设电压值V_IT时，U相调整模块101输出低电平。

作为本发明一实施例，如图5所示，U相调整模块101包括：

第一施密特触发器U1、第一或门U2、第一与非门U3、第一非门U4、第二非门U5、第三非门U6、第一RS触发器RS1、第四非门U7、第一比较器U8、第一电压源V1、第五非门U9、第一或非门U10、第六非门U11、第七非门U12、电容C7、第二RS触发器RS2、第二比较器U13、第八非门U14、第二电压源V2以及高压DMOS管DM4；

第一施密特触发器U1的输入端为U相调整模块101的第一输入端，第一施密特触发器U1的输出端同时连接第一或门U2的第一输入端1和第二RS触发器RS2的第二输入端S，第一或门U2的第二输入端2连接第四非门U7的输出端，第一或门U2的输出端3与第二非门U5的输出端分别连接第一与非门U3的第一输入端1和第二输入端2，第一与非门U3的输出端3连接第一非门U4的输入端，第一非门U4的输出端为U相调整模块101的输出端，第一比较器U8的同相输入端为U相调整模块101的第二输入端，第一电压源V1的正端和负端分别连接第一比较器U8的反相输入端-和地，第一比较器U8的输出端同时连接第三非门U6的输入端、第五非门U9的输入端以及第六非门U11的输入端，第三非门U6的输出端连接第一RS触发器RS1的第一输入端R，第五非门U9的输出端连接第一或非门U10的第一输入端1，第六非门U11的输出端与电容C7的第一端共接于第七非门U12的输入端，电容C7的第二端接地，第七非门U12连接第一或非门U10的第二输入端2，第一或非门U10的输出端3连接第一RS触发器RS1的第二输入端S，第一RS触发器RS1的输出端Q连接第四非门U7的输入端，高压DMOS管DM4的漏极为U相调整模块101的第三输入端，高压DMOS管DM4的衬底接地，高压DMOS管DM4的源极连接第二比较器U13的同相输入端，高压DMOS管DM4的栅极同时与第二RS触发器RS2的输出端Q及第八非门U14的输入端连接，第二电压源V2的正端和负端分别连接第二比较器U13的反相输入端和地，第二比较器U13的输出端连接第二RS触发器RS2的第一输入端R，第八非门U14的输出端连接第二非门U5的输入端。其中，第一电压源V1的正端对负端的电压与第二电压源V2的正端对负端的电压之和为15V。

作为本发明一实施例，如图6所示，V相调整模块102包括：

第二施密特触发器U15、第二或门U16、第二与非门U17、第九非门U18、第十非门U19、第十一非门U20、第三RS触发器RS3、第十二非门U21、第三比较器U22、第三电压源V3、第十三非门U23、第二或非门U24、第十四非门U25、第十五非门U26、电容C8、第四RS触发器RS4、第四比较器U27、第十六非门U28、第四电压源V4以及高压DMOS管DM5；

第二施密特触发器U15的输入端为V相调整模块102的第一输入端，第二施密特触发器U15的输出端同时连接第二或门U16的第一输入端1和第四RS触发器RS4的第二输入端S，第二或门U16的第二输入端2连接第十二非门U21的输出端，第二或门U16的输出端3与第十非门U19的输出端分别连接第二与非门U17的第一输入端1和第二输入端2，第二与非门U17的输出端3连接第九非门U18的输入端，第九非门U18的输出端为V相调整模块102的输出端，第三比较器U22的同相输入端为V相调整模块102的第二输入端，第三电压源V3的正端和负端分别连接第三比较器U22的反相输入端-和地，第三比较器U22的输出端同时连接第十一非门U20的输入端、第十三非门U23的输入端以及第十四非门U25的输入端，第十一非门U20的输出端连接第三RS触发器RS3的第一输入端R，第十三非门U23的输出端连接第二或非门U24的第一输入端1，第十四非门U25的输出端与电容C8的第一端共接于第十五非门U26的输入端，电容C8的第二端接地，第十五非门U26连接第二或非门U24的第二输入端2，第二或非门U24的输出端3连接第三RS触发器RS3的第二输入端S，第三RS触发器RS3的输出端Q连接第十二非门U21的输入端，高压DMOS管DM5的漏极为V相调整模块102的第三输入端，高压DMOS管DM5的衬底接地，高压DMOS管DM5的源极连接第四比较器U27的同相输入端，高压DMOS管DM5的栅极同时与第四RS触发器RS4的输出端Q及第十六非门U28的输入端连接，第四电压源V4的正端和负端分别连接第四比较器U27的反相输入端和地，第四比较器U27的输出端连接第四RS触发器RS4的第一输入端R，第十六非门U28的输出端连接第十非门U19的输入端。其中，第三电压源V3的正端对负端的电压与第四电压源V4的正端对负端的电压之和为15V。

作为本发明一实施例，如图7所示，W相调整模块103包括：

第三施密特触发器U29、第三或门U30、第三与非门U31、第十七非门U32、第十八非门U33、第十九非门U34、第五RS触发器RS5、第二十非门U35、第五比较器U36、第五电压源V5、第二十一非门U37、第三或非门U38、第二十二非门U39、第二十三非门U40、电容C9、第六RS触发器RS6、第六比较器U41、第二十四非门U42、第六电压源V6以及高压DMOS管DM6；

第三施密特触发器U29的输入端为W相调整模块103的第一输入端，第三施密特触发器U29的输出端同时连接第三或门U30的第一输入端1和第六RS触发器RS6的第二输入端S，第三或门U30的第二输入端2连接第二十非门U35的输出端，第三或门U30的输出端3与第十八非门U33的输出端分别连接第三与非门U31的第一输入端1和第二输入端2，第三与非门U31的输出端3连接第十七非门U32的输入端，第十七非门U32的输出端为W相调整模块103的输出端，第五比较器U36的同相输入端为W相调整模块103的第二输入端，第五电压源V5的正端和负端分别连接第五比较器U36的反相输入端和地，第五比较器U36的输出端同时连接第十九非门U34的输入端、第二十一非门U37的输入端以及第二十二非门U39的输入端，第十九非门U34的输出端连接第五RS触发器RS5的第一输入端R，第二十一非门U37的输出端连接第三或非门U38的第一输入端1，第二十二非门U39的输出端与电容C9的第一端共接于第二十三非门U40的输入端，电容C9的第二端接地，第二十三非门U40连接第三或非门U38的第二输入端2，第三或非门U38的输出端3连接第五RS触发器RS5的第二输入端S，第五RS触发器RS5的输出端Q连接第二十非门U35的输入端，高压DMOS管DM6的漏极为W相调整模块103的第三输入端，高压DMOS管DM6的衬底接地，高压DMOS管DM6的源极连接第六比较器U41的同相输入端，高压DMOS管DM6的栅极同时与第六RS触发器RS6的输出端Q及第二十四非门U42的输入端连接，第六电压源V6的正端和负端分别连接第六比较器U41的反相输入端和地，第六比较器U41的输出端连接第六RS触发器RS6的第一输入端R，第二十四非门U42的输出端连接第十八非门U33的输入端。其中，第五电压源V5的正端对负端的电压与第六电压源V6的正端对负端的电压之和为15V。

作为本发明一实施例，如图5所示，U相电压采样模块104包括：

第二十五非门U43、第二十六非门U44及高压DMOS管DM7；

第二十五非门U43的输入端为U相电压采样模块104的控制端，第二十五非门U43的输出端连接第二十六非门U44的输入端，第二十六非门U44的输出端连接高压DMOS管DM7的栅极，高压DMOS管DM7的漏极和源极分别为U相电压采样模块104的输入端和输出端，高压DMOS管DM7的衬底接地。

作为本发明一实施例，如图6所示，V相电压采样模块105包括：

第二十七非门U45、第二十八非门U46及高压DMOS管DM8；

第二十七非门U45的输入端为V相电压采样模块105的控制端，第二十七非门U45的输出端连接第二十八非门U46的输入端，第二十八非门U46的输出端连接高压DMOS管DM8的栅极，高压DMOS管DM8的漏极和源极分别为V相电压采样模块105的输入端和输出端，高压DMOS管DM8的衬底接地。

作为本发明一实施例，如图7所示，W相电压采样模块106包括：

第二十九非门U47、第三十非门U48及高压DMOS管DM9；

第二十九非门U47的输入端为W相电压采样模块106的控制端，第二十九非门U47的输出端连接第三十非门U48的输入端，第三十非门U48的输出端连接高压DMOS管DM9的栅极，高压DMOS管DM9的漏极和源极分别为W相电压采样模块106的输入端和输出端，高压DMOS管DM9的衬底接地。

由于U相调整模块101与V相调整模块102及W相调整模块103的内部结构相同，且U相电压采样模块104与V相电压采样模块105及W相电压采样模块106的内部结构相同，所以以下结合U相调整模块101和U相电压采样模块104的工作原理对上述的智能功率模块作进一步说明：

假设第一电压源V1的正端对负端的电压为V_IT，则第二电压源V2的正端对负端的电压为15V-V_IT。

在HVIC芯片100的电源端VCC刚上电时，第一RS触发器RS1的输出端Q和第二RS触发器RS2的输出端Q皆输出低电平。

状态一：当LIN1首次接入高电平，则LO1也为高电平，所以IGBT管Q4导通，从而使VS1为0电压，VB1此时没有被充电，所以也为0电压；LIN1的高电平经过第一施密特触发器U1后也是高电平，从而使第一或门U2输出高电平，且第二RS触发器RS2的第二输入端S为高电平，则第二RS触发器RS2的输出端Q输出为高电平，进而使所述高压DMOS管DM4导通，于是第二比较器U13将VS1的电压与第二电压源V2的电压（即15V-V_IT）进行比较，由于VS1为0电压，所以第二比较器U13输出低电平、第八非门U14输出低电平而第二非门U5输出高电平，亦即第一与非门U3的第一输入端1和第二输入端2都为高电平，所以第一与非门U3输出低电平，第一非门U4将该低电平转换为高电平输出，则高压DMOS管DM1导通，HVIC芯片100的电源端VCC通过高压DMOS管DM1对VB1进行充电对滤波电容C1和储能电容C4充电（即对滤波电容C1和储能电容C4充电）；LIN1的高电平经过第二十五非门U43和第二十六非门U44后为高电平，则高压DMOS管DM7导通，第一比较器U8将VB1的电压与第一电压源V1的电压（即V_IT）进行比较，而由于VB1处刚被充电时电压很低，所以第一电压比较器U8保持低电平输出，进而使第三非门U6输出高电平，第五非门U9输出高电平，则第一RS触发器RS1的第一输入端R和第二输入端S分别为高电平和低电平，第一RS触发器RS1输出端Q保持低电平输出，则第四非门U7输出高电平；在VB1被持续充电至VB1对地的电压高于V_IT，则第一比较器U8的输出从低电平变为高电平，第三非门U6随之输出低电平，第一比较器U8输出的高电平从第五非门U9的输入端与第六非门U11的输入端的共接点的波形M、第一或非门U10的第一输入端1的波形A、第一或非门U10的第二输入端2的波形B以及第一或非门U10的输出端3的波形C如图8所示，由于存在电容C7，第五非门U9的输入端与第六非门U11的输入端的共接点的高电平到达第一或非门U10的第二输入端2的时间比第一或非门U10的第一输入端1的时间稍有延时，延时时间可以通过调整电容C7的电容量而设置为300ns，则第一或非门U10的输出端3会在波形M的上升沿产生一个300ns的高电平，此高电平会使第一RS触发器RS1的输出端Q输出高电平，并在波形C的高电平消失后使第一RS触发器RS1的输出端Q保持高电平不变。

状态二：当LIN1从高电平变成低电平时，如果VB1的电压已经高于V_IT，则第四非门U7输出低电平，如果VB1的电压仍然低于V_IT，则第四非门U7的输出为高电平；如果第四非门U7输出低电平，则第一或门U2输出低电平，则第一与非门U3输出高电平，第一非门U4输出低电平，进而使高压DMOS管DM1关断，HVIC芯片100的电源端VCC停止对VB1充电；如果第四非门U7输出高电平，则第一或门U2输出高电平，所以，在LIN1刚刚从高电平变成低电平时，第二RS触发器RS2的第二输入端S变成低电平，而其第一输入单R保持低电平，这时，第二RS触发器RS2的输出端Q保持原来的高电平输出；

在上述过程中，VS1的电压可能会逐渐升高，当VS1的电压还低于第二电压源V2的电压（即15V-V_IT）时，第二比较器U13的输出端Q保持高电平，则第八非门U14保持低电平输出，而第二非门U5保持高电平输出，于是第一与非门U3输出低电平，第一非门U4输出高电平，所以高压DMOS管DM1保持导通状态，HVIC芯片100的电源端VCC继续向VB1充电，进而保证在VB1与VS1间的压降比较低，而LIN1处于低电平状态时，仍然可以通过HVIC芯片100的电源端VCC对VB1充电，从而使智能功率模块在刚启动时，VB1的电压的上升速度得到大幅提高。

当VS1的电压高于第二电压源V2的电压（即15-V_IT）时，第二比较器U13输出高电平，则第二RS触发器RS2的输出端Q被复位而输出低电平，所以高压DMOS管DM4关断，在高压DMOS管SM4被关断后，第二比较器U13的输出恢复为低电平，但因第二RS触发器RS2的第二输入端S仍为低电平，所以第二RS触发器RS2的输出端Q保持低电平不变，则第八非门U14的恒定输出高电平，而第二非门U5则恒定输出低电平，从而使第一与非门U3输出高电平，第一非门U4输出低电平，高压DMOS管DM1被关断，HVIC芯片100的电源端VCC停止对VB1充电。

状态三：当LIN1再一次接入高电平时，第二RS触发器RS2的输出端Q被重新置位成高电平，LO1输出高电平，IGBT管Q4导通，则VS1为零电压，各元器件的输入输出状态恢复到上述状态一的情况，如此循环往复进行工作。

由于U相调整模块101与V相调整模块102及W相调整模块103的内部结构相同，U相电压采样模块104与V相电压采样模块105及W相电压采样模块106的内部结构相同，所以V相调整模块102与V相电压采样模块105的工作原理和W相调整模块103与W相电压采样模块106的工作原理均与上述的工作原理相同，因此不再赘述。

本发明实施例通过在智能功率模块中采用包括高压DMOS管DM1、高压DMOS管DM2、高压DMOS管DM3、U相调整模块、V相调整模块、W相调整模块、U相电压采样模块、V相电压采样模块以及W相电压采样模块的HVIC芯片，在HVIC芯片的第一上桥臂信号端、第二上桥臂信号端及第三上桥臂信号端为低电平（低电平时间大于高电平时间）时可使HVIC芯片的第一供电正端、第二供电正端及第三供电正端对滤波电容和智能功率模块外接的储能电容进行充电，使充电时间得到大幅度的增加，从而使智能功率模块在启动时对滤波电容和储能电容的充电时间相应地增加，并进而降低IGBT管在上电启动工作时的发热量，延长IGBT管的使用寿命和智能功率模块的使用寿命，提高智能功率模块的使用安全性。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种智能功率模块，包括HVIC芯片、IGBT管Q1、快恢复二极管D1、IGBT管Q2、快恢复二极管D2、IGBT管Q3、快恢复二极管D3、IGBT管Q4、快恢复二极管D4、IGBT管Q5、快恢复二极管D5、IGBT管Q6、快恢复二极管D6、滤波电容C1、滤波电容C2及滤波电容C3；所述HVIC芯片的电源端为所述智能功率模块的低压区供电正端，所述HVIC芯片的第一上桥臂信号端、第二上桥臂信号端及第三上桥臂信号端分别为所述智能功率模块的U相上桥臂输入端、V相上桥臂输入端及W相上桥臂输入端，所述HVIC芯片的第一下桥臂信号端、第二下桥臂信号端及第三下桥臂信号端分别为所述智能功率模块的U相下桥臂输入端、V相下桥臂输入端及W相下桥臂输入端，所述HVIC芯片的接地端作为所述智能功率模块的低压区供电负端，所述HVIC芯片的第一供电正端作为所述智能功率模块的U相高压区供电正端，所述HVIC芯片的第一高压区控制端与所述IGBT管Q1的栅极相连，所述HVIC芯片的第一供电负端与所述IGBT管Q1的源极、所述快恢复二极管D1的阳极、所述IGBT管D4的漏极以及所述快恢复二极管D4的阴极共接作为所述智能功率模块的U相高压区供电负端，所述滤波电容C1连接于所述智能功率模块的U相高压区供电正端与U相高压区供电负端之间，所述HVIC芯片的第二供电正端作为所述智能功率模块的V相高压区供电正端，所述HVIC芯片的第二高压区控制端与所述IGBT管Q2的栅极相连，所述HVIC芯片的第二供电负端与所述IGBT管Q2的源极、所述快恢复二极管D2的阳极、所述IGBT管Q5的漏极以及所述快恢复二极管D5的阴极共接作为智能功率模块的V相高压区供电负端，所述滤波电容C2连接于所述智能功率模块的V相高压区供电正端与V相高压区供电负端之间，所述HVIC芯片的第三供电正端作为所述智能功率模块的W相高压区供电电源正端，所述HVIC芯片的第三高压区控制端与所述IGBT管Q3的栅极相连，所述HVIC芯片的第三供电负端与所述IGBT管Q3的源极、所述快恢复二极管D3的阳极、所述IGBT管Q6的漏极以及所述快恢复二极管D6的阴极共接作为所述智能功率模块的W相高压区供电负端，所述滤波电容C3连接于智能功率模块的W相高压区供电正端与W相高压区供电负端之间；所述HVIC芯片的第一低压区控制端、第二低压区控制端及第三低压区控制端分别与所述IGBT管Q4的栅极、所述IGBT管Q5的栅极以及所述IGBT管Q6的栅极相连；所述IGBT管Q1的漏极与所述快恢复二极管D1的阴极、所述IGBT管Q2的漏极、所述快恢复二极管D2的漏极、所述IGBT管Q3的漏极及所述快恢复二极管D3的阴极共接所形成的共接点作为所述智能功率模块的高电压输入端，所述IGBT管Q4的源极与所述快恢复二极管D4的阳极共接所形成的共接点作为所述智能功率模块的U相低电压参考端，所述IGBT管Q5的源极与所述快恢复二极管D5的阳极共接所形成的共接点作为所述智能功率模块的V相低电压参考端，所述IGBT管Q6的源极与所述快恢复二极管D6的阳极共接所形成的共接点作为所述智能功率模块的W相低电压参考端；其特征在于：

所述HVIC芯片包括一自举电路，所述自举电路包括：

2.如权利要求1所述的智能功率模块，其特征在于，所述U相调整模块包括：

第一施密特触发器、第一或门、第一与非门、第一非门、第二非门、第三非门、第一RS触发器、第四非门、第一比较器、第一电压源、第五非门、第一或非门、第六非门、第七非门、电容C7、第二RS触发器、第二比较器、第八非门、第二电压源以及高压DMOS管DM4；

所述第一施密特触发器的输入端为所述U相调整模块的第一输入端，所述第一施密特触发器的输出端同时连接所述第一或门的第一输入端和所述第二RS触发器的第二输入端，所述第一或门的第二输入端连接所述第四非门的输出端，所述第一或门的输出端与所述第二非门的输出端分别连接所述第一与非门的第一输入端和第二输入端，所述第一与非门的输出端连接所述第一非门的输入端，所述第一非门的输出端为所述U相调整模块的输出端，所述第一比较器的同相输入端为所述U相调整模块的第二输入端，所述第一电压源的正端和负端分别连接所述第一比较器的反相输入端和地，所述第一比较器的输出端同时连接所述第三非门的输入端、所述第五非门的输入端以及所述第六非门的输入端，所述第三非门的输出端连接所述第一RS触发器的第一输入端，所述第五非门的输出端连接所述第一或非门的第一输入端，所述第六非门的输出端与所述电容C7的第一端共接于所述第七非门的输入端，所述电容C7的第二端接地，所述第七非门连接所述第一或非门的第二输入端，所述第一或非门的输出端连接所述第一RS触发器的第二输入端，所述第一RS触发器的输出端连接所述第四非门的输入端，所述高压DMOS管DM4的漏极为所述U相调整模块的第三输入端，所述高压DMOS管DM4的衬底接地，所述高压DMOS管DM4的源极连接所述第二比较器的同相输入端，所述高压DMOS管DM4的栅极同时与所述第二RS触发器的输出端及所述第八非门的输入端连接，所述第二电压源的正端和负端分别连接所述第二比较器的反相输入端和地，所述第二比较器的输出端连接所述第二RS触发器的第一输入端，所述第八非门的输出端连接所述第二非门的输入端。

3.如权利要求1所述的智能功率模块，其特征在于，所述V相调整模块包括：

第二施密特触发器、第二或门、第二与非门、第九非门、第十非门、第十一非门、第三RS触发器、第十二非门、第三比较器、第三电压源、第十三非门、第二或非门、第十四非门、第十五非门、电容C8、第四RS触发器、第四比较器、第十六非门、第四电压源以及高压DMOS管DM5；

所述第二施密特触发器的输入端为所述V相调整模块的第一输入端，所述第二施密特触发器的输出端同时连接所述第二或门的第一输入端和所述第四RS触发器的第二输入端，所述第二或门的第二输入端连接所述第十二非门的输出端，所述第二或门的输出端与所述第十非门的输出端分别连接所述第二与非门的第一输入端和第二输入端，所述第二与非门的输出端连接所述第九非门的输入端，所述第九非门的输出端为所述V相调整模块的输出端，所述第三比较器的同相输入端为所述V相调整模块的第二输入端，所述第三电压源的正端和负端分别连接所述第三比较器的反相输入端和地，所述第三比较器的输出端同时连接所述第十一非门的输入端、所述第十三非门的输入端以及所述第十四非门的输入端，所述第十一非门的输出端连接所述第三RS触发器的第一输入端，所述第十三非门的输出端连接所述第二或非门的第一输入端，所述第十四非门的输出端与所述电容C8的第一端共接于所述第十五非门的输入端，所述电容C8的第二端接地，所述第十五非门连接所述第二或非门的第二输入端，所述第二或非门的输出端连接所述第三RS触发器的第二输入端，所述第三RS触发器的输出端连接所述第十二非门的输入端，所述高压DMOS管DM5的漏极为所述V相调整模块的第三输入端，所述高压DMOS管DM5的衬底接地，所述高压DMOS管DM5的源极连接所述第四比较器的同相输入端，所述高压DMOS管DM5的栅极同时与所述第四RS触发器的输出端及所述第十六非门的输入端连接，所述第四电压源的正端和负端分别连接所述第四比较器的反相输入端和地，所述第四比较器的输出端连接所述第四RS触发器的第一输入端，所述第十六非门的输出端连接所述第十非门的输入端。

4.如权利要求1所述的智能功率模块，其特征在于，所述W相调整模块包括：

第三施密特触发器、第三或门、第三与非门、第十七非门、第十八非门、第十九非门、第五RS触发器、第二十非门、第五比较器、第五电压源、第二十一非门、第三或非门、第二十二非门、第二十三非门、电容C9、第六RS触发器、第六比较器、第二十四非门、第六电压源以及高压DMOS管DM6；

所述第三施密特触发器的输入端为所述W相调整模块的第一输入端，所述第三施密特触发器的输出端同时连接所述第三或门的第一输入端和所述第六RS触发器的第二输入端，所述第三或门的第二输入端连接所述第二十非门的输出端，所述第三或门的输出端与所述第十八非门的输出端分别连接所述第三与非门的第一输入端和第二输入端，所述第三与非门的输出端连接所述第十七非门的输入端，所述第十七非门的输出端为所述W相调整模块的输出端，所述第五比较器的同相输入端为所述W相调整模块的第二输入端，所述第五电压源的正端和负端分别连接所述第五比较器的反相输入端和地，所述第五比较器的输出端同时连接所述第十九非门的输入端、所述第二十一非门的输入端以及所述第二十二非门的输入端，所述第十九非门的输出端连接所述第五RS触发器的第一输入端，所述第二十一非门的输出端连接所述第三或非门的第一输入端，所述第二十二非门的输出端与所述电容C9的第一端共接于所述第二十三非门的输入端，所述电容C9的第二端接地，所述第二十三非门连接所述第三或非门的第二输入端，所述第三或非门的输出端连接所述第五RS触发器的第二输入端，所述第五RS触发器的输出端连接所述第二十非门的输入端，所述高压DMOS管DM6的漏极为所述W相调整模块的第三输入端，所述高压DMOS管DM6的衬底接地，所述高压DMOS管DM6的源极连接所述第六比较器的同相输入端，所述高压DMOS管DM6的栅极同时与所述第六RS触发器的输出端及所述第二十四非门的输入端连接，所述第六电压源的正端和负端分别连接所述第六比较器的反相输入端和地，所述第六比较器的输出端连接所述第六RS触发器的第一输入端，所述第二十四非门的输出端连接所述第十八非门的输入端。

5.如权利要求1所述的智能功率模块，其特征在于，所述U相电压采样模块包括：

第二十五非门、第二十六非门及高压DMOS管DM7；

所述第二十五非门的输入端为所述U相电压采样模块的控制端，所述第二十五非门的输出端连接所述第二十六非门的输入端，所述第二十六非门的输出端连接所述高压DMOS管DM7的栅极，所述高压DMOS管DM7的漏极和源极分别为所述U相电压采样模块的输入端和输出端，所述高压DMOS管DM7的衬底接地。

6.如权利要求1所述的智能功率模块，其特征在于，所述V相电压采样模块包括：

第二十七非门、第二十八非门及高压DMOS管DM8；

所述第二十七非门的输入端为所述V相电压采样模块的控制端，所述第二十七非门的输出端连接所述第二十八非门的输入端，所述第二十八非门的输出端连接所述高压DMOS管DM8的栅极，所述高压DMOS管DM8的漏极和源极分别为所述V相电压采样模块的输入端和输出端，所述高压DMOS管DM8的衬底接地。

7.如权利要求1所述的智能功率模块，其特征在于，所述W相电压采样模块包括：

第二十九非门、第三十非门及高压DMOS管DM9；

所述第二十九非门的输入端为所述W相电压采样模块的控制端，所述第二十九非门的输出端连接所述第三十非门的输入端，所述第三十非门的输出端连接所述高压DMOS管DM9的栅极，所述高压DMOS管DM9的漏极和源极分别为所述W相电压采样模块的输入端和输出端，所述高压DMOS管DM9的衬底接地。