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CN104022071B - 互连结构的形成方法 - Google Patents

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CN104022071B CN201310064751.5A CN201310064751A CN104022071B CN 104022071 B CN104022071 B CN 104022071B CN 201310064751 A CN201310064751 A CN 201310064751A CN 104022071 B CN104022071 B CN 104022071B
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Abstract

一种互连结构的形成方法，包括提供基底，所述基底表面具有介质层；在所述介质层内形成第一开口，所述第一开口的深度小于介质层的高度；对所述第一开口的侧壁和底部进行处理，形成牺牲层；以所述硬掩膜层为掩膜，沿第一开口刻蚀所述牺牲层和介质层，形成沟槽，所述沟槽深度小于介质层的高度；填充所述沟槽，形成金属层，暴露出牺牲层和介质层的表面；去除所述牺牲层，在所述金属层两侧形成第二开口；在所述第二介质层、金属层表面形成盖帽层，所述盖帽层填充满所述第二开口。所述互连结构的形成方法，可以提高金属层和介质层的黏附性能，有效降低金属电迁移，从而提高电路的性能。

Description

互连结构的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及互连结构的形成方法。
背景技术
随着半导体芯片的集成度不断提高，晶体管的特征尺寸在不断缩小。由于铝的高电阻特性，铜互连逐渐替代铝互连成为金属互连的主流，现在广泛采用的铜导线的制作方法是大马士革工艺的镶嵌技术，其中沟槽优先双大马士革工艺是实现铜导线和通孔铜一次成形的方法之一。
请参考图1～图4，为现有技术的铜互连结构的形成方法的剖面示意图。
请参考图1，在基底10上形成介质层11，并且在所述介质层11内形成开口12。
形成所述开口12的方法包括：在所述介质层11的表面上旋涂光刻胶并图案化；然后以所述图案化的光刻胶为掩膜对所述介质层11进行刻蚀，形成开口12，然后去除剩余的光刻胶。
请参考图2，在所述开口12的底部和侧壁以及所述介质层表面形成阻挡层13。
所述阻挡层13可以防止后续形成的互连线内的金属向外扩散。
请参考图3，在所述开口12中填充金属铜，形成铜互连线14，并对所述铜互连线14进行平坦化，暴露出介质层11的表面。
请参考图4，在所述介质层11和铜互连线14表面形成盖帽层15。
所述盖帽层的材料为SiN等介质材料，以保护所述介质层11和铜互连线14构不受后续工艺的影响。
但是，所述铜互连线14与盖帽层15的材料性质相差较大，所以两者之间的粘附强度较低，使得铜在铜互连线14与盖帽层15的界面具有较高的扩散和电迁移效率。金属电迁移的同时会伴随着质量的输运，通常铜互连线因铜离子的电迁移会在局部区域产生由质量堆积而出现小丘，或由质量亏损出现空洞，从而造成电路性能退化或失效，严重影响电路的可靠性。
更多关于互连结构的技术请参考公开号为US20040187304A1的美国专利。
发明内容
本发明解决的问题是提供一种互连结构的形成方法，提高电路的性能。
为解决上述问题，本发明的技术方案提出了一种金属互连结构的形成方法，包括：提供基底，所述基底表面具有介质层；在所述介质层表面形成硬掩膜层，所述硬掩膜层具有开口，暴露出介质层的部分表面；以所述硬掩膜层为掩膜，刻蚀所述介质层，在所述介质层内形成第一开口，所述第一开口的深度小于介质层的高度；对所述第一开口的侧壁和底部进行处理，形成牺牲层；以所述硬掩膜层为掩膜，沿第一开口刻蚀所述牺牲层和介质层，形成沟槽，所述沟槽深度小于介质层的高度；填充所述沟槽，形成金属层，所述金属层填充满所述沟槽并覆盖硬掩膜层的表面；以介质层为停止层，对所述金属层进行平坦化，暴露出牺牲层和介质层的表面；去除所述牺牲层，在所述金属层两侧形成第二开口；在所述第二介质层、金属层表面形成盖帽层，所述盖帽层填充满所述第二开口。
可选的，所述第一开口的底部低于硬掩膜层表面
可选的，对所述第一开口的侧壁和底部进行处理，形成牺牲层的方法为等离子体处理。
可选的，所述等离子体处理采用含O2的气体作为等离子体源。
可选的，所述牺牲层与第一介质层之间的选择刻蚀比大于5:1。
可选的，所述牺牲层中碳元素的质量浓度小于介质层中碳元素的质量浓度，所述牺牲层中碳元素的质量浓度小于5%。
可选的，所述牺牲层的厚度为
可选的，去除所述牺牲层的方法为湿法刻蚀工艺。
可选的，去除所述牺牲层的方法为采用HF溶液作为刻蚀溶液，所述湿法刻蚀工艺采用HF溶液作为刻蚀溶液，所述HF溶液中，H2O与HF的摩尔比为300:1～1000:1。
可选的，所述介质层包括位于基底表面的刻蚀阻挡层和位于所述刻蚀阻挡层表面的低K介质层。
可选的，所述刻蚀阻挡层的材料为SiN、SiCN或SiONCH，厚度为
可选的，所述低K介质层的材料为碳化硅、碳氧化硅、有机硅氧烷聚合物、氟碳化合物。
可选的，所述硬掩膜层为堆叠结构，包括第一硬掩膜层和位于所述第一硬掩膜层表面的第二硬掩膜层。
可选的，所述第一硬掩膜层的材料为SiO2。
可选的，所述第二硬掩膜层的材料为TiN。
可选的，还包括：在形成所述牺牲层之后，在所述硬掩膜层和第一开口内形成图形化掩膜层，所述图形化掩膜层暴露出第一开口底部的牺牲层的部分表面；以所述图形化掩膜层为掩膜，刻蚀所述牺牲层和第一介质层，形成通孔。
可选的，所述图形化掩膜层的材料为光刻胶。
可选的，所述金属层包括覆盖沟槽和通孔内壁的扩散阻挡层和位于所述扩散阻挡层表面的铜金属层。
可选的，所述扩散阻挡层的材料为Ta、TaN、Ti、TiN、Ru、RuN、W或WN，厚度范围为
可选的，所述盖帽层的材料为SiN、SiCN、SiOCH或SiONCH，厚度范围为
与现有技术相比，本发明具有以下优点：
本发明的技术方案，在介质层内形成第一开口，对所述第一开口的内壁进行处理，形成牺牲层；沿所述第一开口刻蚀第一开口底部的牺牲层和介质层，形成沟槽，在所述沟槽内形成金属层，并且第一开口侧壁的牺牲层位于所述金属层两侧；去除所述牺牲层，在所述金属层形成第二开口；在所述金属层和介质层表面形成盖帽层，所述盖帽层覆盖金属层，并填充满所述第二开口。由于盖帽层填充满金属层两侧的第二开口，所以盖帽层与金属层的接触面积增大，提高了金属层与盖帽层的黏附特性，可以有效降低金属层的电迁移特性，从而提高互连结构的可靠性。
进一步的，采用等离子体处理工艺，对第一开口内壁的介质层进行处理形成牺牲层，使所述牺牲层的厚度均匀。采用含有氧气的气体作为等离子体源，对介质层进行处理，氧离子与介质层中的碳元素反应，形成CO2，消耗第一开口内壁处的介质层中的碳元素，使形成的牺牲层中的碳元素浓度小于介质层中的碳元素浓度，接近于零，从而后续通过湿法刻蚀工艺去除所述牺牲层，与介质层相比，具有较高的刻蚀选择比，不会对介质层和金属层表面造成损伤，可以提高后续沉积形成的第二开口内的盖帽层的质量。
进一步的，所述金属层包括扩散阻挡层和位于所述扩散阻挡层表面的铜金属层。所述第二开口内的盖帽层覆盖在扩散阻挡层表面，所述盖帽层与扩散阻挡层的材料之间的粘附性较高，整体上提高了盖帽层与金属层之间的粘附性，降低了金属层的电迁移特性，从而提高了互连结构的可靠性。
附图说明
图1至图4是本发明的现有技术形成互连线的剖面示意图；
图5至图17是本发明的实施例中形成互连结构的过程示意图。
具体实施方式
如背景技术中所述，现有技术中的互连结构表面的盖帽层与金属互连层的粘附强度较低，互连金属在盖帽层与金属互连层界面的电迁移情况严重，影响电路的性能。
本发明的技术方案，提供了一种互连结构的形成方法，提高所述盖帽层与互连线之间的粘附强度，从而减低互连线的金属电迁移，提高电路的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。因此本发明不受下面公开的具体实施的限制。
请参考图5，提供基底100，所述基底表面具有介质层110，所述介质层110包括位于基底100表面的刻蚀阻挡层101和所述刻蚀阻挡层101表面的低K介质层102。
所述基底100为半导体衬底，所述半导体衬底内形成有半导体器件（图中未示出）。所述基底100还可以是形成在衬底（未示出）上的介质材料层，所述介质材料层内形成有插塞等互连结构。
所述介质层110作为层间介质层，后续在所述介质层110内形成互连结构。所述介质层110包括刻蚀阻挡层101和低K介质层102。
所述刻蚀阻挡层101的材料为SiN、SiCN或SiONCH，所述刻蚀阻挡层101的厚度为所述刻蚀阻挡层101一方面保护基底100内的半导体器件或互连结构不受后续工艺的影响，另一方面作为刻蚀低K介质层102的停止层，并且可以防止在所述低K介质层102内形成的互连结构的金属向下层扩散。
低K介质材料一般是在氧化硅或者多孔氧化硅中掺入碳元素来降低材料的K值，所述低K介质层102的材料为碳化硅、碳氧化硅、有机硅氧烷聚合物、氟碳化合物等低K介质材料。所述低K介质层102采用旋涂或化学气相沉积工艺形成。在所述低K介质层102内形成互连结构，可以降低互连线之间的电容，降低互连线的时间常数，减少电路信号的延迟。
本实施例中，所述低K介质层102的材料为碳氧化硅（SiCOH）。
请参考图6，在所述介质层110表面形成硬掩膜层120，所述硬掩膜层120具有开口，暴露出介质层110的部分表面。
本实施例中，所述硬掩膜层120为堆叠结构，包括第一硬掩膜层103和位于所述第一硬掩膜层103表面的第二硬掩膜层104。
具体的，所述第一硬掩膜层103采用化学气相沉积工艺形成，所述第一硬掩膜层103的材料为SiO2；所述第二硬掩膜层104采用物理气相沉积工艺形成，所述第二硬掩膜层104的材料为TiN。
在所述硬掩膜层120内形成开口的方法包括：在所述介质层110表面依次沉积形成第一硬掩膜层103和第二硬掩膜层104，形成硬掩膜层120；在所述硬掩膜层120表面形成图形化光刻胶层（未示出），所述图形化光刻胶层暴露出开口的位置，向下依次刻蚀所述第二硬掩膜层104暴露出第一硬掩膜层的表面；去除所述光刻胶层；以所述第二硬掩膜层104为掩膜，刻蚀第一硬掩膜层103，暴露出介质层110的部分表面，形成开口。采用堆叠结构的硬掩膜层，可以保护所述介质层110的表面在形成开口的过程中不受到损伤。所述开口定义了后续在介质层110中形成的互连结构的位置。
请参考图7，以所述硬掩膜层120为掩膜，刻蚀所述介质层110，在所述介质层110内形成第一开口105，所述第一开口105的深度小于介质层的高度。
具体的，以所述硬掩膜层120为掩膜，采用等离子体刻蚀工艺，沿所述开口刻蚀介质层110，形成第一开口105。所述第一开口105的底面低于硬掩膜层表面所述第一开口105的位置即为后续形成互连结构的位置。
请参考图8，对所述第一开口105的侧壁和底部进行处理，形成牺牲层106。
所述牺牲层106与低K介质层104相比，碳含量较低，接近于零。因此在湿法刻蚀去除牺牲层106时两者之间具有较高的刻蚀选择比，所述刻蚀选择比大于5:1。所述牺牲层的厚度为
本实施例中，对所述第一开口105的侧壁和底部进行处理，形成牺牲层106的方法为等离子体处理。具体的，所述等离子体处理工艺采用含有O2的气体作为等离子体源。本实施例中，采用O2作为等离子体源，氧气的流量为20～50cm3/min，射频功率40～80W，处理时间60～120s。在本发明的其他实施例中，也可以采用O2与N2或惰性气体的混合气体作为等离子体源。氧离子与低K介质层102中的碳元素反应，形成CO2，消耗第一开口105内壁处的低K介质层中的碳元素。通过等离子体处理，在第一开口内壁形成牺牲层106，所述牺牲层106中的碳元素含量低于低K介质层102中的碳元素含量，使得牺牲层106与低K介质层102相比具有较高的选择刻蚀比，所述刻蚀选择比大于5:1，便于在后续工艺中去除所述牺牲层106。
请参考图9，在所述硬掩膜层120和第一开口105（请参考图8）内形成图形化掩膜层107，所述图形化掩膜层107暴露出部分第一开口底部的牺牲层106的表面。
本实施例中，采用双镶嵌工艺形成所述互连结构。所以先形成刻蚀介质层110形成通孔的图形化掩膜层。
所述图形化掩膜层107的方法为：在所述硬掩膜层120表面，形成掩膜层，所述掩膜层覆盖硬掩膜层的表面，并填充满所述第一开口105；将所述掩膜层图形化，形成图形化掩膜层107，所述图形化掩膜层107暴露出第一开口底部的牺牲层106的部分表面，定义了后续形成的通孔的宽度和位置。
本实施例中，所述图形化掩膜层107的材料为光刻胶层。
请参考图10，以所述图形化掩膜层107为掩膜，刻蚀所述牺牲层106和低K介质层102，形成通孔108。
具体的采用干法刻蚀工艺，以所述图形化掩膜层107为掩膜，依次刻蚀牺牲层106、低K介质层102，以所述刻蚀阻挡层101为停止层，形成通孔108。
请参考图11，去除所述图形化掩膜层107（请参考图10）。
本实施例中，采用灰化工艺去除所述图形化掩膜层107，暴露出第一开口105及硬掩膜层120。至此步骤，双镶嵌工艺中对通孔的刻蚀已经完成。
请参考图12，以所述硬掩膜层120为掩膜，沿第一开口105（请参考图11）刻蚀所述牺牲层106和介质层110，形成沟槽109。
采用等离子体刻蚀工艺，依次刻蚀所述牺牲层106和介质层110，形成一定深度的沟槽109，所述沟槽109与通孔108连通。所述沟槽109用于形成与通孔内形成的插塞连接的互连线。所述沟槽109两侧还具有部分牺牲层106。
在所述刻蚀过程中，所述刻蚀阻挡层101也同时被刻蚀，使所述通孔108位于衬底100表面，后续在通孔108内形成插塞与基底100内的连接结构或半导体器件（未示出）电连接。
请参考图13，在所述沟槽109和通孔108内壁和硬掩膜层120表面形成扩散阻挡层130。
所述扩散阻挡层130的材料为Ta、TaN、Ti、TiN、Ru、RuN、W或WN等材料，厚度范围为所述扩散阻挡层130的形成方法为化学气相沉积工艺或溅射工艺。
所述扩散阻挡层130作为后续形成的互连结构的阻挡层，可以防止所述互连结构内的金属向外扩散，并且与互连金属具有较好的粘附性，从而改善互连结构与介质层110之间的粘附性。
请参考图14，形成位于所述扩散阻挡层130表面的铜金属层131。
所述铜金属层131覆盖扩散阻挡层130的表面，并且填充满所述沟槽和通孔。所述铜金属层131的形成方法为电镀或电化学镀工艺。本实施例中，先采用溅射工艺，在所述扩散阻挡层130表面形成一层铜籽晶层（未示出），所述铜籽晶层作为形成铜金属层的晶核，并作为后续采用电镀工艺形成铜金属层131的电极。
请参考图15，以低K介质层102为停止层，对所述铜金属层131（请参考图14）进行平坦化，暴露出牺牲层106和低K介质层102的表面。
具体的，采用化学机械研磨工艺，对所述铜金属层131（请参考图14）进行研磨，以所述低K介质层102作为研磨停止层，去除所述低K介质层102表面的硬掩膜层120（请参考图14）、部分扩散阻挡层130（请参考图14）和部分铜金属层131（请参考图14），使铜金属层131a、扩散阻挡层130a、牺牲层106和低K介质层102的表面齐平，所述铜金属层131a和扩散阻挡层130a形成互连结构。
请参考图16，去除所述牺牲层106（请参考图15），在所述铜金属层131a和扩散阻挡层130a形成的互连结构两侧形成第二开口132。
具体的，去除所述牺牲层106（请参考图15）的方法为选择性刻蚀工艺。本实施例中，采用的是湿法刻蚀工艺，采用HF溶液作为刻蚀溶液，所述HF溶液中，H2O与HF的摩尔比为300:1～1000:1。
由于所述牺牲层中碳元素的含量低于低K介质层中碳元素的含量，并且，所述牺牲层中具有很多缺陷，所述牺牲层106与低K介质层102相比具有较高的选择刻蚀比。采用湿法刻蚀工艺能够去除所述牺牲层106，并且不会对铜金属层131a和扩散阻挡层130a造成损伤。去除所述牺牲层之后，暴露出扩散阻挡层130a的部分侧壁。
请参考图17，在所述低K介质层102、扩散阻挡层130a、铜金属层131a表面形成盖帽层140，所述盖帽层140填充满所述第二开口132。
具体的，本实施例中，采用化学气相沉积工艺形成所述盖帽层140，所述盖帽层140的材料为SiN、SiCN、SiOCH或SiONCH，厚度为
所述盖帽层140可以防止铜金属层表面发生钝化，保护所述互连结构在后续工艺中不受到影响，而且，所述盖帽层140还可以防止互连结构中的金属向外扩散进入低K介质层102中，影响电路的性能。
本实施例中，由于去除了所述牺牲层106，在扩散阻挡层130a和铜金属层131a形成的互连结构两侧形成第二开口132。所述盖帽层140填充满所述第二开口132，提高了盖帽层与互连结构之间的接触面积，提高了盖帽层140与互连结构之间的粘附性能。而且，所述盖帽层140与扩散阻挡层130a之间的粘附性较高，整体上进一步提高了盖帽层140与铜金属层131a和扩散阻挡层130a之间的粘附性。降低了金属互连结构的电迁移情况，从而提高了互连结构的可靠性。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (20)

1.一种互连结构的形成方法，其特征在于，包括：
提供基底，所述基底表面具有介质层；
在所述介质层表面形成硬掩膜层，所述硬掩膜层具有开口，暴露出介质层的部分表面；
以所述硬掩膜层为掩膜，刻蚀所述介质层，在所述介质层内形成第一开口，所述第一开口的深度小于介质层的高度；
对所述第一开口的侧壁和底部进行处理，形成牺牲层；
以所述硬掩膜层为掩膜，沿第一开口刻蚀所述牺牲层和介质层，形成沟槽，所述沟槽深度小于介质层的高度；
填充所述沟槽，形成金属层，所述金属层填充满所述沟槽并覆盖硬掩膜层的表面；
以介质层为停止层，对所述金属层进行平坦化，暴露出牺牲层和介质层的表面；
去除所述牺牲层，在所述金属层两侧形成第二开口；
在所述介质层、金属层表面形成盖帽层，所述盖帽层填充满所述第二开口。
2.根据权利要求1所述的互连结构的形成方法，其特征在于，所述第一开口的底部低于硬掩膜层表面
3.根据权利要求1所述的互连结构的形成方法，其特征在于，对所述第一开口的侧壁和底部进行处理，形成牺牲层的方法为等离子体处理。
4.根据权利要求3所述的互连结构的形成方法，其特征在于，所述等离子体处理采用含O2的气体作为等离子体源。
5.根据权利要求1所述的互连结构的形成方法，其特征在于，所述牺牲层与第一介质层之间的刻蚀选择比大于5:1。
6.根据权利要求1所述的互连结构的形成方法，其特征在于，所述牺牲层中碳元素的质量浓度小于介质层中碳元素的质量浓度，所述牺牲层中碳元素的质量浓度小于5％。
7.根据权利要求1所述的互连结构的形成方法，其特征在于，所述牺牲层的厚度为
8.根据权利要求1所述的互连结构的形成方法，其特征在于，去除所述牺牲层的方法为湿法刻蚀工艺。
9.根据权利要求8所述的互连结构的形成方法，其特征在于，所述湿法刻蚀工艺采用HF溶液作为刻蚀溶液，所述HF溶液中，H2O与HF的摩尔比为300:1～1000:1。
10.根据权利要求1所述的互连结构的形成方法，其特征在于，所述介质层包括位于基底表面的刻蚀阻挡层和位于所述刻蚀阻挡层表面的低K介质层。
11.根据权利要求10所述的互连结构的形成方法，其特征在于，所述刻蚀阻挡层的材料为SiN、SiCN或SiONCH，厚度范围为
12.根据权利要求10所述的互连结构的形成方法，其特征在于，所述低K介质层的材料为碳化硅、碳氧化硅、有机硅氧烷聚合物、氟碳化合物。
13.根据权利要求1所述的互连结构的形成方法，其特征在于，所述硬掩膜层为堆叠结构，包括第一硬掩膜层和位于所述第一硬掩膜层表面的第二硬掩膜层。
14.根据权利要求13所述的互连结构的形成方法，其特征在于，所述第一硬掩膜层的材料为SiO2。
15.根据权利要求13所述的互连结构的形成方法，其特征在于，所述第二硬掩膜层的材料为TiN。
16.根据权利要求1所述的互连结构的形成方法，其特征在于，还包括：在形成所述牺牲层之后，在所述硬掩膜层和第一开口内形成图形化掩膜层，所述图形化掩膜层暴露出第一开口底部的牺牲层的部分表面；以所述图形化掩膜层为掩膜，刻蚀所述牺牲层和第一介质层，形成通孔。
17.根据权利要求16所述的互连结构的形成方法，其特征在于，所述图形化掩膜层的材料为光刻胶。
18.根据权利要求16所述的互连结构的形成方法，其特征在于，所述金属层包括覆盖沟槽和通孔内壁的扩散阻挡层和位于所述扩散阻挡层表面的铜金属层。
19.根据权利要求18所述的互连结构的形成方法，其特征在于，所述扩散阻挡层的材料为Ta、TaN、Ti、TiN、Ru、RuN、W或WN，厚度范围为
20.根据权利要求1所述的互连结构的形成方法，其特征在于，所述盖帽层的材料为SiN、SiCN、SiOCH或SiONCH，厚度范围为
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* Cited by examiner, † Cited by third party
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CN117253850B (zh) * 2023-11-15 2024-02-02 合肥晶合集成电路股份有限公司 互连开口的形成方法以及互连结构的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714804A (en) * 1994-12-29 1998-02-03 Sgs-Thomson Microelectronics, Inc. Semiconductor contact structure in integrated semiconductor devices
US6066556A (en) * 1997-12-23 2000-05-23 Samsung Electronics Co., Ltd. Methods of fabricating conductive lines in integrated circuits using insulating sidewall spacers and conductive lines so fabricated
CN1832126A (zh) * 2005-03-08 2006-09-13 联华电子股份有限公司 内连线的制造方法以及复合式介电阻挡层的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714804A (en) * 1994-12-29 1998-02-03 Sgs-Thomson Microelectronics, Inc. Semiconductor contact structure in integrated semiconductor devices
US6066556A (en) * 1997-12-23 2000-05-23 Samsung Electronics Co., Ltd. Methods of fabricating conductive lines in integrated circuits using insulating sidewall spacers and conductive lines so fabricated
CN1832126A (zh) * 2005-03-08 2006-09-13 联华电子股份有限公司 内连线的制造方法以及复合式介电阻挡层的制造方法

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