BRPI0309258B1 - equalizador e método de realimentação de decisão - Google Patents

Abstract

"equalizador de retorno de decisão". trata-se de um equalizador de retorno de decisão para processar um sinal de dados que fornece saídas concorrentes do equalizador (z~ 0k~, z~ 1k~) para modos direcionados por decisão permanente e decisão temporário. a arquitetura de junta, de acordo com a presente invenção, tira vantagem do fato, reconhecido aqui, de que para cada representação de bit de decisão temporária de símbolo de saída de equalizador, um subconjunto destes bits corresponde à representação da decisão permanente. como resultado, a invenção permite a saída concorrente de dois modos distintos, essencialmente com o mesmo hardware cooperação um equalizador de saída.

Description

"EQUALIZADOR E MÉTODO DE REALIMENTAÇÃO DE DECISÃO" REFERÊNCIA CRUZADA A PEDIDOS RELACIONADOS É feita referência ao pedido de patente provisório U.S. No. 60/372.970, cujo titulo é ARCHITECTURE FOR A DECISION FEEDBACK EQUALIZER e depositado em nome dos inventores Heo, Markman, Park e Gelfard em 6 de abril de 2002, cujo beneficio de prioridade é reivindicado, sendo o relatório incorporado aqui à guisa de referência.

ANTECEDENTES DA INVENÇÃO A presente invenção refere-se, de maneira geral, a equalizadores e, mais particularmente, a equalizadores adap-tativos, como os que podem ser usados para compensar a transmissão de sinal por meio de um canal que tem características não conhecidas e/ou variáveis no tempo.

No padrão do Comitê de Sistemas de Televisão Avançados (ATSC) para Televisão de Alta Definição (HDTV) nos Estados Unidos, o equalizador é um filtro adaptativo que recebe um fluxo de dados transmitido por modulação de banda lateral vestigial (VSB), sendo que VSB é o sistema de modulação de acordo com o padrão ATSC-HDTV, a uma taxa média igual à taxa simbolo de aproximadamente 10,76 MHz . O equalizador tenta remover ou reduzir as distorções lineares causadas principalmente por propagação em múltiplos caminhos, que são uma característica típica do canal de radiodifusão terrestre. Veja United States Advanced Television Systems Commit-tee, "ATSC Digital Television Standard", 16 de setembro de 1995 .

Os equalizadores de realimentação de decisão (DFEs), conforme usados na técnica de comunicações, geral-mente incluem um filtro de alimentação para frente (FFF) e um filtro de retro-alimentação (realimentação) (FBF), em que tipicamente o FBF é acionado por decisões na saída do detector de sinal e os coeficientes de filtro podem ser ajustados para se adaptarem às características desejadas para reduzir os efeitos de distorção indesejados. Tipicamente, a adaptação pode acontecer por meio da transmissão de uma "seqüência de treinamento" durante um intervalo de sincronização no sinal ou pode ser por meio de um "algoritmo cego" que utiliza técnicas de restauração de propriedade do sinal transmitido. Tipicamente, o equalizador tem um certo número de derivações em cada um de seus filtros, dependendo de fatores tais como a dispersão de atraso em múltiplos caminhos a ser igualada e onde os espaçamentos da derivação "T" estão geralmente, mas não sempre, à taxa símbolo. Um parâmetro importante de tais filtros é a taxa de convergência, que pode ser definida como o número de iterações necessárias para convergência de um ajuste ótimo do equalizador. Para uma análise e discussão mais detalhada de tais equalizadores, algoritmos usados e sua aplicação a trabalho de comunicações, é feita referência à literatura técnica e a livros-texto tais como, por exemplo, "Digital Communications", de John G. Proakis, 2a edição, McGraw-Hill, Nova Iorque, 1989; "Wireless Communications", Theodore S. Rappaport, Prentice Hall PTR, Saddle Ri-ver, Nova Jérsei, 1996; e "Principies of Data Transmission", A. P. Clark, 2a edição, John Wiley & Sons, Nova Iorque, 1983.

BREVE RESUMO DA INVENÇÃO

De acordo com um aspecto da invenção, um equaliza-dor de realimentação de decisão para o processamento de um sinal de dados, fornece saídas concorrentes de equalizador para modos direcionados a decisão permanente e decisão temporária. A arquitetura de união, de acordo com a presente invenção, tira vantagem do fato, reconhecido aqui, de que, para cada representação de bit de decisão temporária de símbolo de saída do equalizador, um sub-conjunto destes bits corresponde à representação de decisão permanente. Como resultado, a invenção permite a saída concorrente de dois modos distintos essencialmente com o mesmo hardware como um equalizador de saída.

De acordo com um outro aspecto da invenção, um e-qualizador de realimentação de decisão (DFE) para o processamento de um sinal de dados, exibe modos de operação direcionados por decisões (dd) concorrentes temporária e permanente, para fornecer respectivas saídas de equalizador temporária dd e permanente dd, em que cada representação de bit de decisão temporária de símbolo de saída do equalizador inclui, concorrentemente, tanto representação de decisão permanente quanto temporária.

De acordo com um outro aspecto da invenção, ura e-qualizador de realimentação de decisão (DFE) para processar um sinal de dados e fornecer sinais de saída DFE, compreende um filtro de alimentação para frente (FFF); um filtro de re- tro-alimentação (FBF); um cortador, sendo que o cortador, o FFF e o FBF são mutuamente acoplados para formar uma configuração de equalizador de realimentação de decisão, sendo que a configuração do equalizador exibe modos de operação direcionados por decisões (dd) concorrentes permanente e temporária. As representações de bit de saída DFE que correspondem a ambos os modos de operação, permanente e temporário, são produzidas concorrentemente.

De acordo com um outro aspecto da invenção, um método para equalização de realimentação de decisão para derivar mais de um sinal de dado de saída a partir de um sinal de entrada de dado a ser processado, sendo que o método compreende as etapas de: aplicar o sinal de entrada de dado a ser processado a um filtro de alimentação para frente (FFF); acoplar um filtro de realimentação (FBF) e um cortador ao FFF para formar com eles uma configuração de equalizador de realimentação de decisão (DFE) que exiba modos de operação direcionados por decisão (dd) concorrentes permanentes e temporárias e saídas; e acoplar uma entrada do FBF a uma saída do cortador no modo de operação permanente dd e acoplar uma outra entrada do FBF a um dos sinais de saída de DFE no modo de operação temporário dd tal que a representação de bit para cada símbolo de saída na saída de DFE inclua, como um sub-conjunto seu, uma representação de bit da saída do cortador.

BREVE DESCRIÇÃO DAS DIVERSAS VISTAS DOS DESENHOS A invenção será melhor entendida a partir da descrição detalhada que se segue, em conjunto com o desenho em que: A Figura 1 mostra um diagrama de bloco esquemático de uma arquitetura de equalizador de realimentação de decisão (DFE); A Figura 2 mostra uma taxa de erro de bit (BER -Bit Error Rate) versus a razão entre o sinal e ruído em dB, para um equalizador e decodificador Viterbi sob um sinal fantasma de 3 dB, 0,3 microsegundos (με) e ruído Gaussiano branco aditivo (AWGN); e A Figura 3 mostra um diagrama de bloco esquemático de uma arquitetura de equalizador de realimentação de decisão (DFE) temporária/permanente de junta, de acordo com a presente invenção.

DESCRIÇÃO DETALHADA DA INVENÇÃO

Um equalizador, de acordo com a presente invenção, compreende um equalizador DFE (Realimentação de Decisão) espaçado em T (onde T é o período símbolo) com três modos disponíveis: treinamento, cego e direcionado por decisão (dd) . Antes de entrar em uma descrição detalhada de modalidades preferidas da presente invenção, será útil entender os princípios da presente invenção e definir certos termos para considerar primeiro um diagrama de bloco algo simplificado de uma arquitetura de Equalizador de Realimentação de Decisão (DFE), conforme é mostrado na Figura 1. A entrada no DFE é acoplada a um Filtro de Alimentação para frente (FFF) 10 cuja saída é acoplada a uma uni- dade de soma 12, sendo que a outra unidade de soma 12 é acoplada à saída de um filtro de realimentação (FBF) 14. A saída da unidade de soma 12 é acoplada a um cortador 16, a uma entrada de um comutador de modo 18 e a um detector de bloqueio 20. A saída do detector de bloqueio 20 é acoplada a uma entrada de controle do comutador de modo 18. A saída do cortador 16 é acoplada a uma outra entrada do comutador de modo 18 e uma saída do comutador de modo 18 é acoplada a uma entrada de FBF 14. Uma outra saída do comutador de modo 18 é acoplada a entradas de controle de coeficiente de FFF 10 e FBF 14.

As funções de FFF 10, FBF 14 e cortador 16 são bem conhecidas e constituem as funções básicas de filtragem e quantificação, respectivamente. Veja, por exemplo, o texto citado anteriormente de Proakis. Informações adicionais sobre filtros e sua implementação podem ser encontradas em diversos livros-texto, como por exemplo, "Digital Signal Processing", John G. Proakis e Dimitris G. Manolakis, Prentice Hall, Nova Jérsei; 1996 e "Introduction to Digital Signal Processing", Roman Kuc, McGraw-Hill Book Company, Nova Iorque, 1988. O detector de bloqueio 20 é responsável pela função de detector de bloqueio do equalizador. Ele atualiza a saída do detector de bloqueio ao comparar a saída do equalizador contra os níveis do cortador com um limite. Se a saída do equalizador e os níveis do cortador estiverem dentro da distância limite, é detectado um bloqueio. 0 comutador de modo 18 seleciona a entrada no filtro FBF assim como o erro e os sinais de controle a serem usados na adaotacão do eoua- lizador, de acordo com o modo de escolha do equalizador. Ele também verifica a saída do detector de bloqueio. Em operação normal, o comutador de modo 18 tem uma capacidade de comutação automática, que depende da saída do detector de bloqueio do equalizador 20. 0 comutador de modo 18 interpreta os modos de treinamento e cego como sendo usados para fins de convergência apenas. Após o detector de bloqueio do equalizador detectar a convergência, faz-se então a transição do equalizador para o modo direcionado por decisão (dd). Se a convergência for perdida, o equalizador volta ao modo de treinamento ou cego.

No padrão do Comitê de Sistemas de Televisão Avançados (ATSC), uma sequência de treinamento foi incluída no campo sincronização para permitir a convergência inicial do equalizador. No modo de treinamento, os coeficientes do e-qualizador só são atualizados durante a sincronização do campo. No entanto, dois inconvenientes principais associados a seu uso são que ele requer detecção correta anterior da sincronização do campo e que a sequência de treinamento está contida na sincronização de campo, o que só ocorre aproximadamente a cada 25 milisegundos (ms), possivelmente resultando em convergência lenta.

Para ambientes fantasmas que tornam difícil detectar uma sincronização de campo ou com um componente dinâmico, é interessante ter um ajuste inicial dos coeficientes de derivação do equalizador, independente de uma seqüência de treinamento, ou seja, auto-recuperação ou cega. Veja, por exemplo, o texto citado acima, de Proakis e o artigo de D. N. Godard, "Self-Recovering Equalization and Carrier Trac-king in Two Dimensional Data Communication Systems" IEEE Trans. On Commun., Vol. COM-28, páginas 1867 a 1875, novem- bro de 1980.

Além do mais, por trabalhar em cada símbolo de dados, o algoritmo cego terá uma convergência mais rápida.

Conforme é tipicamente o caso no modo dd convencional , a entrada em FBF 14 é a saída do cortador 16. Deste modo, no modo dd, o erro de adaptação e a entrada no filtro de realimentação são auxiliados pela presença de um cortador, e a adaptação de coeficiente acontece em toda a seqüên-cia de dados. Este modo não tem boa capacidade de convergência, mas após a convergência, ele apresenta vantagens sobre os outros dois modos. A vantagem do modo dd no que diz respeito ao modo cego, pode ser atribuída à presença do cortador, que resulta em melhor desempenho de MSE (erro médio quadrado) e BER (taxa de erro de bit) na saída do equaliza-dor. Com relação ao modo de treinamento, o fato de dd atualizar sua derivação em cada símbolo, em oposição aos símbolos de treinamento apenas, permite a adaptação mais rápida e capacidades de rastreio.

Reconhece-se aqui que o uso dos modos cego e dd, como uma ajuda ou como abordagem alternativa ao modo de treinamento, é desejável porque, entre outras coisas, o modo de treinamento no padrão ATSC-HDTV tem uma convergência lenta, assim como pouca capacidade de rastreio dinâmico.

Por muitos anos, DFE tem sido um assunto controverso na área de projeto de receptor de comunicações. Embora um DFE tenha o potencial para igualar um canal linear altamente dispersivo e um baixo custo de complexidade, ele pode sofrer de propagação de erro, um mecanismo por meio do qual estimativas incorretas de símbolo fonte podem causar erros de decisão futura, que levam, possivelmente, a uma longa sequência de erros. Veja, por exemplo, os artigos de P. Mon-sen, "Theoretical and Measured Performance of a DFE Modem on a Fading Multipath Channel", IEEE Trans. On Commun, Vol. COM-2 5 (10) , pãginas 1144 a 1153, outubro de 1977; e de S. A. Altekar e N. C. Beaulieu, "Under Bounds to the Error Probability of Decision Feedback Equalization", IEEE Trans. On Info. Theory, Vol. IT-39Í1), páginas 145 a 156, janeiro de 1993; e o texto citado anteriormente de A. P. Clark, página 221.

De acordo com um principio da presente invenção, a simulação de um receptor ATSC incluindo um equalizador DFE para o canal terrestre HDTV, com fortes múltiplos caminhos e Ruído Gaussiano Aditivo Branco (AWGN), mostrou que o desempenho do receptor pode ser melhorado se o modo direcionado por decisão for substituído por um modo direcionado por de-cxsão temporária, onde a entrada no filtro FBF é a saída do equalizador, ao invés da saída do cortador. Conforme é conhecido na técnica de comunicações, um demodulador, incluindo um quantificador, pode operar em um modo "permanente" ou "temporário". Em resumo, no modo permanente, a decisão, quanto a se um 1 ou um zero foi transmitido, é baseada na polaridade da saída do demodulador e é irrevogável, enquanto que no modo temporário, a amplitude do sinal também é utxli- zada até um ponto em que melhora o desempenho ao fazer esta determinação. A informação sobre demoduladores de decisão permanente e temporária pode ser encontrada na literatura técnica tal como, por exemplo, "Telecommunications Transmis-síon Handbook", 4a Edição, Roger L. Freeman, John Wiley & Sons, Inc., Nova Iorque, 1998: pp. 340 et seq. O significado destes modos no contexto da presente invenção se tornará a-parente a partir da descrição que se segue.

Conforme será descrito adiante, e explicado com mais detalhes por meio de modalidades ilustrativas, a presente invenção compreende uma arquitetura de Equalizador de Realimentação de Decisão (DFE) que permite saídas concorrentes do equalizador para dois modos separados: direcionado por decisão (dd) permanente e direcionado por decisão temporária. A diferença entre os modos dd permanente e temporário está associada à entrada no filtro de realimentação do equalizador ser a saída do cortador (decisão permanente) ou a saída do equalizador (decisão temporária). A arquitetura da junta tira vantagem do fato, reconhecido aqui que, para cada equalizador, a representação de bit de decisão temporária de símbolo de saída do equalizador, um subconjunto destes bits corresponde à representação de decisão permanente. Como resultado, esta arquitetura, de acordo com a presente invenção, permite a saída concorrente de dois modos distintos, basicamente com o mesmo hardware, como o equalizador de saída .

No receptor ATSC-HDTV, quando o canal terrestre apresenta transmissão em múltiplos caminhos e ruído branco, particularmente uma combinação de múltiplos caminhos fortes e baixa relação entre sinal e ruído (SNR), a propagação de erro no filtro de realimentação do equalizador afeta o desempenho na saída do decodificador de Viterbi de tal maneira que o modo do equalizador de comutação automática (cego/dd) apresente desempenho pior do que apenas o modo cego ou um modo que chamamos modo do equalizador de comutação automática temporária. No modo de comutação automática, o equalizador está no modo cego antes da convergência (bloqueio) e comuta para o modo dd (permanente) após a convergência (bloqueio) ser detectada. Se a convergência for perdida, ele comuta de volta para o modo cego. 0 modo de comutação automática temporária é similar ao modo de comutação automática, exceto pelo fato de que o modo dd é um modo temporário dd.

No modo temporário dd, a entrada no filtro de realimentação é a saída do equalizador, ao invés da saída do cortador. 0 decodificador de Viterbi é um tipo conhecido de decodificador convolucional que utiliza um algoritmo de decodif icação de probabilidade máxima de caminho. Uma descrição detalhada do decodificador de Viterbi pode ser encontrada na literatura técnica tal como, por exemplo, "Telecommu-nications Transmission Handbook", 4a Edição, Roger L. Free-man, John Wiley & Sons, Inc. , Nova Iorque, 1998: páginas 348 a 354.

Ao projetar uma arquitetura de equalizador que forneça saídas concorrentes para os dois modos separados de dd permanente e temporária, o receptor pode tirar vantagem disso e processar estas saídas para decidir em que modo é o desempenho mais apropriado. A Figura 2 mostra as curvas de desempenho BER vs. SNR do receptor HDTV no AWGN mais canal de múltiplos caminhos. O canal de múltiplos caminhos para este exemplo é um fantasma de 3 dB, 3μΞ, que é um fantasma relativamente forte. O desempenho é medido após o equalizador, assim como a pós o decodificador de Viterbi (VD) .

As curvas mostradas na Figura 2 são ilustrativas de resultados, de acordo com os princípios da presente invenção. São mostradas três curvas para o equalizador, assim como a salda de VD: uma para o equalizador no modo cego; uma outra para o modo de comutação automática e a terceira para o modo de comutação automática temporária. Reconhece-se a-qui, a partir da informação indicada pela Figura 2, que as conclusões a seguir podem chegar em: (a) 0 desempenho de saída do equalizador é igual ou melhor sob o modo de comutação automático do que apenas no modo de comutação cego ou modo de comutação automático temporário. Para aumentar SNR, o desempenho de comutação automática é muito melhor. (b) No entanto, o desempenho da saída VD não reflete o desempenho da saída do equalizador, especialmente para SNR médio. Para aqueles valores de SNR, o desempenho da saída VD é pior sob o modo de comutação automático do que apenas no modo cego ou modo de comutação automático temporário por até -1,5 dB. (c) Simulações adicionais também mostram que este problema se torna mais evidente para fantasmas fortes, embora ainda presente em uma escala menor para fantasmas mais fracos.

Reconhece-se aqui que, conseqüentemente, é desejável detectar estas condições de propagação de erro para as quais o modo dd padrão entrega um desempenho geral pior do que o modo dd temporário e comutar os modos. É particularmente interessante comparar o desempenho de ambos os modos.

Uma outra conclusão importante resultante do trabalho de simulação é que não há diferença substancial na convergência de derivação do equalizador entre o modo de comutação automático (cego mais dd) e o modo de comutação automático temporário (cego mais dd temporário), já que a convergência é feita, principalmente, pelo modo cego. Sendo assim, o fator principal na diferença de desempenho entre os modos de comutação permanente e automático temporário corresponde aos dados do filtro FBF: seja a saída do cortador ou a saída do equalizador.

Reconhecendo as vantagens anteriores, é um objetivo da presente invenção executar, concorrentemente, ambos os modos de comutação automáticos, permanente e temporário, no equalizador, tal que o equalizador entregue, concorrentemente, suas saídas a ambos os modos. Como resultado, ele permite que o receptor processe estas saídas em tempo real e faça a escolha apropriada, quase sem aumento na complexidade do equalizador.

Por conseguinte, segue-se uma descrição detalhada de uma modalidade exemplar, de acordo com os princípios da presente invenção, incorporando o projeto de uma arquitetura de Equalizador por Realimentação de Decisão (DFE), que permite saídas concorrentes do equalizador para dois modos separados: direcionado por decisão (permanente) e direcionado por decisão temporária. A diferença entre os modos permanente e temporário dd está associada à entrada no filtro de realimentação do equalizador ser a saída do cortador (decisão permanente) ou saída do equalizador (decisão temporária). A arquitetura da junta tira vantagem do fato que, para cada símbolo de saída do equalizador, um subconjunto de sua representação de bits corresponde à representação de decisão permanente associada à saída do cortador.

Como resultado, a arquitetura proposta permite a saída concorrente de dois modos distintos basicamente com o mesmo hardware, como um equalizador de saída. A Figura 3 mostra um diagrama de bloco da arquitetura do sistema dd de junta. Para esta arquitetura, o detector de bloqueio e o comutador de modo podem ser implementados conforme descrito para a arquitetura DFE tradicional descrita acima em conjunto com o aparelho mostrado na Figura 1. Assim, a Figura 3 só precisa tratar dos blocos FFF, FBF e Slicer. Na Figura 3, a saída para o DFE, de acordo com a presente invenção, está acoplada a uma entrada de sinal de um Filtro de alimentação para frente (FFF) 10, cuja saída está acoplada a uma primeira entrada de uma primeira unidade de soma 13, a segunda entrada da unidade de soma 13 estando acoplada a uma primeira saída de um Filtro de realimentação (FBF) 14. A saída da unidade de soma 13 está acoplada a uma primeira entrada de um multiplexador (MUX) 22 e à primeira entrada de uma segunda unidade de soma 15. Uma segunda entrada da unidade de soma 15 está acoplada a uma segunda saída de FBF 14 e a saída da unidade de soma 15 está acoplada a uma segunda entrada de MUX 22. A saída de MUX 22 está acoplada a uma entrada de sinal de subtração de uma terceira unidade de soma 24 e à entrada de um cortador 16. A saída do cortador 16 está acoplada a uma outra entrada da unidade de soma 24 e a uma primeira entrada de FBF 14 por meio de uma unidade de divisão 26. A saída da unidade de soma 24 está acoplada a uma segunda entrada de sinal de FBF 14.

Sinais de controle e erro de adaptação são aplicados a entradas de controle de FFF 10 e FBF 14, de maneira análoga à arquitetura da Figura 1, sendo que os sinais derivam de uma comutação de modo.

Na presente arquitetura exemplar, a comutação de modo (não mostrada na Figura 3) pode ser conectada em uma série de maneiras diferentes. Uma maneira simples é utilizar a saída do cortador e Zk como entradas, assim como a saída do bloqueio (detector de bloqueio não mostrado na Figura 3). As saídas do comutador de medo são então Ik e Ek para ambos os modos direcionados de decisão e cego, assim como sinais de controle e erro de adaptação, como na Figura 1. Ik está associado apenas ao modo direcionado por decisão permanente e Ik e Ek, aos modos direcionado por decisão temporária (dd) e cego. O comutador de modo tem um sinal de erro de adaptação, que é Ek, sob o modo direcionado por decisão e é uma função diferente sob o modo cego, conforme será melhor explicado abaixo. 0 detector de bloqueio pode monitorar Zlk e Zok ao mesmo tempo ou pode apenas monitorar Zk. A saída do detector de bloqueio seleciona os modos dd ou cego. O sistema começa no modo cego e uma vez que o bloqueio seja detectado, faz a transição para o modo direcionado por decisão. Conforme serã entendido, existem inúmeras maneiras alternativas de realizar estas conexões para chegar nas funções a-propriadas.

No que diz respeito a FBF 14 na Figura 3, pode-se pensar na memória de filtro ou registro, que contém os dados, como dois conjuntos separados de memória I* e Ek, mas na prática, eles podem ser agrupados, onde cada registrador tem "IkEk", nesta ordem, por exemplo. Os coeficientes de filtro Ck são um único conjunto adaptativo. No entanto, eles multiplicam separadamente Ik e Ek para criar as equações (2) abaixo. Pode-se pensar em toda a operação como um filtro com duas saídas de sinal. Ambas as operações nas equações (2) abaixo, vão para a saída no modo direcionado por decisão temporária e no modo cego. No entanto, apenas a equação (2a) é necessária para o modo direcionado por decisão permanente.

Em operação, para o sistema mostrado na Figura 3, se aplica a seguinte relação: Zk = - Ek (1) onde Zk é a entrada do cortador, Sk é a saída do cortador e é o erro do cortador.

Como um exemplo, para uma representação de dados de 10 bits, os valores de Zok, Zi* e Zk requerem 10 bits. Os niveis do cortador podem ser escolhidos para serem ±32, ±96, ±160 e ±224 . Nota-se que os valores de S* só precrsam ser armazenados com uma representação de 4 bits. A unidade de divisão, na presente modalidade exemplar, utiliza uma operação de deslocamento para a direita de 5 bits, que corresponde a uma divisão por 32. Logo, 1¾ assume o valor de ±1, ±3, ±5 ou ±7. Em adição, Ek é limitado por (-288, 287) na condi- ção de pior caso, requerendo 9 bits. A operação de filtragem FBF é explicada pelas seguintes equações: (2) onde Cjç é o vetor coeficiente de derivação FBF do equalizador no momento k, (.)T é a operação transposta e 1* e Ek são os vetores correspondentes das variáveis 1¾ e E*.

Assim, as saídas do equalizador para ambos os modos dd (permanente) e temporário dd, são respectivamente: (s) Zok = Uk + Yk (b) Zlk = Uk + Yk + Vx = Z0Jt + Vk (3) onde Ufc e Vk satisfazem as equações (2) e Yk é a saída do bloco de filtro FFF. Observe que sob o modo cego, a saída do equalizador também satisfaz à equação (3b), jã que a saída para o filtro FBF, sob o modo cego, é a saída do e-qualizador, e não a saída do cortador. A saída do equalizador apropriada para cada modo pode então ser alimentada aos estágios subseqüentes do receptor· para processamento posterior. No caso do modo dd, ambas as saídas, permanente e temporária, podem ser alimentadas concorrentemente aos estágios subseqüentes do receptor para processamento posterior. A unidade MUX 22 pega um sinal sei de entrada do comutador de modo e escolhe se Z0k ou Zlk é enviado para o cortador. Isso é usado para diferenciar o modo cego do modo dd. O sinal sei pode ser a saída do detector de bloqueio u-sual. Se a saída do detector de bloqueio for 0, não há bloqueio, logo o modo é cego e Z* = Zi*. Se a saída do detector de bloqueio for 1, então o equalizador está bloqueado, o modo ê dd e Zk = Zok- Conforme é mostrado nas Equações (3) , para o modo dd temporário, a saída do equalizador é Zik. Informação adicional na forma de um bit de controle seria necessária no sinal sei para fazer a distinção entre permanente ou temporário dd. Esta podería ser a informação alimentada de volta no equalizador quanto a que modo dd resulta no melhor desempenho para um canal particular. No entanto, conforme será explicado abaixo, de acordo com os princípios da presente invenção, escolhe-se estabelecer a saída da unidade MUX 2 2 (e entrada no cortador) para ambos os modos dd como = Z0k, o que resulta em hardware simplificado e em pouca diferença no desempenho. A filtragem no modo cego e a adaptaçao satisfazem a arquitetura anterior descrita em conjunto com o sistema mostrado na Figura 1. Para este modo, a adaptação de erro Erk é calculada de acordo com o algoritmo de Godard e não é Ek. Veja o artigo referido acima, de Godard. Por conseguin- te, na Figura 3, as entradas de erro de adaptação e de sinal de controle são mostradas separadamente, e elas são alimentadas pela unidade de comutação de modo do equalizador, como na Figura 1. 0 erro de adaptação Erk é igual a Et apenas quando sob o modo dd.

Quanto à adaptação do coeficiente de derivação do equalizador, esta operação no FBF é descrita por Ck+1 = Ck + μ*ΕΓΐΕ*(Ι* << 5) (4) para ambos os modos dd, com a entrada sei na unidade mux sendo igual a 1. Para o modo cego, é Ck+i = Ck + μ*ΕΓ1ί* ( (Ik << 5) + Ek) = Ck + ,u*Erk*Zk (5) Com a entrada sei na unidade mux sendo igual a 0. A adaptação do coeficiente de derivação do equalizador em FFF é descrita por Ck+i = Ck + M*Erk*Xk (6) para todos os modos, onde Ck é o vetor coeficiente de derivação FFF do equalizador no momento k e X é o vetor conteúdo da memória FFF no instante k.

Conforme será entendido, a Equação (4) não corresponde à fórmula teórica da adaptação para um caso dd temporário, que seria a equação (5) , já que a entrada no filtro FBF é a saida do equalizador. No entanto, de modo a realizar ambas as equações, concorrentemente, para ambos os modos dd, seria necessária basicamente dobrar o tamanho de FBF. Felizmente, as simulações mostraram que não existe grande diferença no desempenho no modo dd temporário quando as equações (4) são aplicadas, ao invés de (5). Isso tem a ver com o fa- to de que a convergência é realizada com o equalizador no modo cego, e apenas o rastreio é realizado pelo modo dd. A tabela 1 abaixo resume a arquitetura da Figura 3 para diferentes modos de equalizador. TABELA 1 Em resumo, foi descrito uma arquitetura de Equalizador de Realimentação de Decisão (DFE) que permite saídas concorrentes do equalizador para dois modos separados: direcionado por decisão (permanente) (dd) e direcionado por decisão temporária. A diferença entre os modos permanente e temporário dd está associada à entrada no filtro de realí-mentação do equalizador ser a saída do cortador (decisão permanente) ou a saída do equalizador (decisão temporária). A arquitetura de junta tira vantagem do fato que, para cada representação de bit de decisão temporária de símbolo de saída do equalizador, um subconjunto destes bits corresponde à representação de decisão permanente. Como resultado, esta arquitetura, dc acordo com a presente invenção, permite a salda concorrente de dois modos distintos basicamente com o mesmo hardware como a saída do equalizador.

Embora a presente invenção tenha sido descrita por meio de modalidades exemplares, será reconhecido e entendido por aqueles versados na técnica a que a invenção pertence, que diversas mudanças e substituições podem ser feitas sem que se afaste da invenção, conforme definida pelas reivindicações a seguir. Assim, por exemplo, embora a arquitetura do equalizador, de acordo com a invenção, tenha sido descrita por meio de modalidades adequadas para um equalizador HDTV-ATSC, a invenção pode ser aplicada a qualquer equalizador de uso geral com uma arquitetura DFE. Além do mais, a invenção pode ser adequadamente implementada para uso em qualquer receptor digital, tal como uma televisão ou receptor de dados, o que inclui um equalizador DFE. Em adição, embora descrito no contexto de um equalizador com símbolo espaçado (espaçado em T, onde T é o período símbolo) , a invenção também pode ser aplicada a equalizadores espaçados de modo fracionado, onde T é menor do que o período símbolo. Os equalizadores espaçados de modo fracionado são descritos em diversos livros texto, tal como no mencionado anteriomente "Digital Communications", de John G. Proakis, 2a edição, McGraw-Hill, Nova Iorque, 1989. Além disso, a entrada direcionada por decisão temporária em FBF, embora descrita como a saída do e-qualizador, pode ser uma função de decisão temporária mais complexa da saída do equalizador. Deve-se entender também que o equalizador na Figura 3 também pode incluir o modo de treinamento. O modo de operação de treinamento seria exclusivo com relação ao modo cego, como no DFE tradicional e não interferiría nos modos direcionados por decisão.

Claims (28)

1. Equalizador de realimentação de decisão (DFE) para o processamento de um sinal de dados e fornecimento de sinais de saida DFE, o dito equalizador compreendendo: um filtro de alimentação para frente (FFF) (10); um filtro de realimentação (FBF) (14); um cortador (16), sendo que o dito cortador (16), o dito FFF (10) e o dito FBF (14) são mutuamente acoplados para formar uma configuração de equalizador de realimentação de decisão, sendo que a dita configuração de equalizador exibe modos de operação concorrentes direcionados por decisão temporária e permanente (dd), e em que as representações de bit da saida DFE que correspondem a ambos os modos de operação, permanente e temporário dd, são emitidas concorrentemente; o dito equalizador sendo CARACTERIZADO pelo fato de compreender: um multiplexador controlável (MUX) (22) acoplado à dita configuração de equalizador para acoplar uma saida selecionada dentre as ditas saídas do dito DFE à entrada do dito cortador (16), de acordo com o valor de uma entrada de seletor no dito MUX (22).

2. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que a representação de bits para cada símbolo de saída nas ditas saídas de DFE, inclui, como um subconjunto da mesma, uma representação de bit da dita saída do dito cortador.

3. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 2, CARACTERIZADO pelo fato de que a dita representação de bit para cada simbolo de saida nas ditas saidas de DFE, está associada à entrada de FBF (14) no dito modo temporário dd e em que a dita representação de bit da dita saida do dito cortador (16) está associada à entrada de FBF (14) no dito modo permanente dd.

4. Equalizador de realimentação de decisão, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de incluir um detector de bloqueio (20), acoplado às ditas saidas concorrentes de DFE para fornecer um sinal de bloqueio indicativo de uma condição de converqência do equalizador, de acordo com um algoritmo de detecção de convergência do equalizador .

5. Equalizador de realimentação de decisão, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que a dita configuração de equalizador exibe um modo de operação cego selecionável.

6. Equalizador de realimentação de decisão, de acordo com a reivindicação 4, CARACTERIZADO pelo fato de que a dita configuração de equalizador exibe um modo de operação cego selecionável e, o dito equalizador inclui um comutador de modo (18) que responde ao dito sinal de bloqueio e é acoplado à dita saida do detector de bloqueio, a saida MUX, e ao dito cortador (16) para fornecer respectivos sinais de controle para controlar as características do modo de operação do di- to FFF (10) e dito FBF (14) e para selecionar os ditos modos de operação em resposta ao dito sinal de bloqueio.

7. Equalizador de realimentação de decisão, de acordo com a reivindicação 6, CARACTERIZADO pelo fato de que o dito comutador de modo (18) compreende um detector de bloqueio (20) e fornece sinais de controle ao dito FFF (10) e dito FBF (14) para causar a seleção dentre os ditos modos de operação dd e cego, com base nas características de bloqueio do dito sinal de saida de DFE.

8. Equalizador de realimentação de decisão (DFE) para o processamento de um sinal de dados e fornecimento de sinais de saida de DFE, de acordo com qualquer modo dentre um modo direcionado por decisão permanente (dd), modo dd temporário, e um modo cego, o dito equalizador sendo CARACTERIZADO pelo fato de compreender: um filtro de alimentação para frente (FFF) (10) que tem uma entrada de controle, tendo uma entrada de erro de adaptação, uma entrada para receber o dito sinal de dados e tendo uma saida; um filtro de realimentação (FBF) (14) que tem uma entrada de controle, uma entrada de erro de adaptação, primeira e segunda entradas de dados e primeira e segunda saldas ; um multiplexador (MUX) (22) que tem uma entrada de controle, primeira e segunda entradas, e tem uma saida; uma primeira unidade de soma (13) que tem uma primeira entrada acoplada à dita saida do dito FFF (10), tendo uma segunda entrada acoplada à dita primeira saida do dito FBF (14) e que tem uma saída acoplada à dita primeira entrada do dito MUX (22); uma segunda unidade de soma (15) que tem uma primeira entrada acoplada à dita saída da dita primeira unidade de soma (13), tendo uma segunda entrada acoplada à dita segunda saída do dito FBF (14) e tendo uma saída acoplada à dita segunda entrada do dito MUX (22); um cortador (16) que tem uma entrada acoplada à dita saída do dito MUX (22) e tendo uma saída; um detector de bloqueio (20) para monitorar uma condição de convergência do equalizador e fornecer um sinal de bloqueio indicativo de uma condição bloqueada; um comutador de modo (18) tendo uma entrada de controle acoplada à dita saída do dito detector de bloqueio, uma primeira entrada acoplada à dita saída do MUX (22), uma segunda entrada acoplada à dita saída do cortador (16) e duas saídas acopladas às entradas do FBF (14); sendo que o dito comutador de modo (18) acopla a dita saída do cortador (16) à dita primeira entrada no dito FBF (14); e o dito comutador de modo (18) compreende adicionalmente uma terceira unidade de soma (24) que tem uma primeira entrada acoplada à dita saída do dito cortador (16), tendo uma segunda entrada acoplada à dita saída do dito MUX (22), e tendo uma saída acoplada à dita segunda entrada do dito FBF (14) .

9. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 8, CARACTERIZADO pelo fato de que a dita salda do dito cortador (16) está acoplada à dita primeira entrada do dito FBF (14) por meio de uma unidade de divisão (26).

10. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 9, CARACTERIZADO pelo fato de que a dita unidade de divisão (26) divide por um número predeterminado .

11. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 10, CARACTERIZADO pelo fato de que a dita unidade de divisão (26) divide por 32.

12. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 11, CARACTERIZADO pelo fato de que a dita unidade de divisão (26) divide por 32 ao realizar uma operação de deslocamento para a direita de 5 bits.

13. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 8, CARACTERIZADO pelo fato de que a dita entrada do dito detector de bloqueio (20) é acoplada a pelo menos uma das ditas primeira e segunda saldas do dito DFE.

14. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 8, CARACTERIZADO pelo fato de que a dita entrada de controle do dito comutador de modo (18) está acoplada à dita saida do dito detector de bloqueio (20), em pelo menos uma das ditas entradas do dito MUX (22) e dita saida do dito cortador (16).

15. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 14, CARACTERIZADO pelo fato de que o dito comutador de modo (18) seleciona um ou outro den- tre o dito modo direcionado por decisão permanente (dd), o dito modo dd temporário e o dito modo cego, dependendo do dito sinal de bloqueio e características do sinal.

16. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 8, CARACTERIZADO pelo fato de que a representação de bits para cada símbolo de saída nas ditas saídas DFE inclui, como um subconjunto da mesma, uma representação de bit da dita saída do dito cortador.

17. Equalizador de realimentação de decisão, de acordo com a reivindicação 8, CARACTERIZADO pelo fato de que a dita representação de bit para cada símbolo de saída nas ditas saídas DFE, está associada à entrada do FBF (14) no dito modo dd temporário e em que a dita representação de bit da dita saída do dito cortador, está associada à entrada do FBF (14) no dito modo dd permanente.

18. Equalizador de realimentação de decisão (DFE) para o processamento de um sinal de dados e fornecimento de sinais de saída DFE, o dito equalizador compreendendo: um dispositivo (10) para filtrar, por alimentação para frente, o dito sinal de dados; um dispositivo (14) para filtrar por realimentação; um dispositivo (16) para cortar os sinais; e um dispositivo para acoplar o dito dispositivo (10) para filtrar por alimentação para frente, o dito dispositivo (14) para filtrar por realimentação e o dito dispositivo (16) para cortar o sinal, para formar uma configuração DFE que exiba saídas e modos de operação concorrentes direcionados por decisão permanente e temporária (dd); e um dispositivo para acoplar uma entrada do dito dispositivo de filtragem por realimentação para frente FBF (14) a uma saída do dito dispositivo (16) de corte de sinal no dito modo de operação dd permanente e acoplar uma outra entrada do dito dispositivo de filtragem por realimentação a um dos ditos sinais de saída DFE no dito modo de operação dd temporário tal que a representação de bit para cada símbolo de saída na dita saída DFE inclui, como um subconjunto da mesma, uma representação de bit da dita saída do dito cortador ; o dito equalizador sendo CARACTERIZADO pelo fato de compreender: um dispositivo (22) para multiplexar sinais entre o dito dispositivo (10) de filtragem por alimentação para frente, o dito dispositivo (14) para filtragem por realimentação e o dito dispositivo para corte de sinal (16) de modo a fazer com que a dita configuração DFE opere em um modo de operação cego.

19. Equalizador de realimentação de decisão, de acordo com a reivindicação 18, CARACTERIZADO pelo fato de incluir um dispositivo (22) para multiplexar sinais entre o dito dispositivo (10) de filtragem por alimentação para frente, o dito dispositivo (14) de filtragem por realimentação e o dito dispositivo cortador (16) para corte do sinal, de modo a fazer com que a dita configuração DFE opere em um modo selecionado dentre os modos de operação.

20. Equalizador de realimentação de decisão, de acordo com a reivindicação 18, CARACTERIZADO pelo fato de incluir um dispositivo (20) para monitorar o estado de convergência da dita configuração DFE.

21. Equalizador de realimentação de decisão, de acordo com a reivindicação 20, CARACTERIZADO pelo fato de incluir um dispositivo (22) para multiplexar sinais entre o dito dispositivo (10) de filtragem de alimentação para frente, o dito dispositivo (14) de filtragem por realimentação e o dito dispositivo cortador (16) para corte de sinal, de modo a fazer com que a dita configuração DFE opere em um modo selecionado dentre os ditos modos de operação, de acordo com o dito estado de convergência.

22. Método de equalização de realimentação de decisão, para derivar mais de um sinal de dados de salda a partir de um sinal de dados de entrada a ser processado, o dito método compreendendo as etapas de: aplicar o dito sinal de entrada de dados a ser processado a um filtro de alimentação para frente (FFF) (10) ; acoplar um filtro de realimentação (FBF) (14) e um cortador (16) ao dito FFF (10) para formar no mesmo uma configuração de equalizador de realimentação de decisão (DFE) que exibe saldas e modos de operação concorrentes direcionados por decisão (dd) permanente e temporária; e acoplar uma entrada do dito FBF (14) a uma saida do dito cortador (16) no dito modo de operação dd permanente e acoplar uma outra entrada do dito FBF (14) a um dos ditos sinais de saida DFE no dito modo de operação dd temporário tal que a representação de bit para cada símbolo de saída na dita saída DFE inclui, como um subconjunto do mesmo, uma representação de bit da dita saída do dito cortador (16); o dito método sendo CARACTERIZADO pelo fato de compreender a etapa de: multiplexar sinais entre o dito FFF (10), o dito FBF (14) e o dito cortador (16) de modo a fazer com que a dita confiquração DFE opere em um modo de operação cego.

23. Método para equalização de realimentação de decisão, de acordo com a reivindicação 22, CARACTERIZADO pelo fato de incluir a etapa de multiplexar sinais entre o dito FFF (10), o dito FBF (14) e o dito cortador (16), de modo a fazer com que a dita configuração DFE opere em um modo selecionado dentre os modos de operação.

24. Método para equalização de realimentação de decisão, de acordo com a reivindicação 22, CARACTERIZADO pelo fato de incluir a etapa de monitorar o estado de convergência da dita configuração DFE.

25. Método para equalização de realimentação de decisão, de acordo com a reivindicação 24, CARACTERIZADO pelo fato de incluir a etapa de multiplexar sinais entre o dito FFF (10), o dito FBF (14) e o dito cortador (16) de modo a fazer com que a dita configuração DFE opere em um modo selecionado dentre os ditos modos de operação, de acordo com o dito estado de convergência.

26. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 8, CARACTERIZADO pelo fato de que as saidas de DFE satisfazem as seguintes equações Zok = Uk + Yk Zlk = Uk + Yk + Vk = Z Ok + Vk onde Zok é a saida no modo dd permanente, Zik é a saida no modo dd temporário e cego, Yk é a saida do bloco de filtro FFF (10) e Uk e Vk satisfazem as seguintes equações: onde Ck é o vetor coeficiente de derivação FBF (14) do equalizador no momento k, (.)T é a operação transposta, Ik e Ek são os vetores correspondentes das variáveis Ik e Ek, Ik é a primeira entrada FBF (14) e Ek e a segunda entrada FBF (14).

27. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 26, CARACTERIZADO pelo fato de que a adaptação de derivação de FBF (14) do equalizador, no modo direcionado por decisão, pode satisfazer uma das seguintes equações: onde Ck+i é o vetor coeficiente de derivação de FBF (14) do equalizador no momento k+1, Ck é o vetor coeficiente de derivação do equalizador no momento k, μ é o tamanho da etapa de adaptação, <<5 significa um deslocamento para a esquerda de 5 bits ou multiplicação por 32, Zk é a saida de MUX (22), lk e Ek são os vetores correspondentes das variáveis Ik e Ek, ik é a primeira entrada FBF (14), Ek é a segunda entrada FBF (14) e Erk é o erro de adaptação de derivação de modo; e onde a adaptação de derivação FBF do equalizador no modo cego satisfaz a segunda equação acima.

28. Equalizador de realimentação de decisão (DFE), de acordo com a reivindicação 26, CARACTERIZADO pelo fato de que a saida do seletor MUX (22) Zk pode ser escolhida como sendo uma de Zok e Zik, quando em ambos modos dd permanente e temporário e Zik quando no modo cego.