NL9301093A - Processorcircuit omvattende een eerste processor, een geheugen en een periferiecircuit, en systeem omvattende het processorcircuit en een tweede processor. - Google Patents
Processorcircuit omvattende een eerste processor, een geheugen en een periferiecircuit, en systeem omvattende het processorcircuit en een tweede processor. Download PDFInfo
- Publication number
- NL9301093A NL9301093A NL9301093A NL9301093A NL9301093A NL 9301093 A NL9301093 A NL 9301093A NL 9301093 A NL9301093 A NL 9301093A NL 9301093 A NL9301093 A NL 9301093A NL 9301093 A NL9301093 A NL 9301093A
- Authority
- NL
- Netherlands
- Prior art keywords
- processor
- memory
- signal
- circuit
- time interval
- Prior art date
Links
- 230000002093 peripheral effect Effects 0.000 title claims description 48
- 238000004891 communication Methods 0.000 claims abstract description 20
- 238000012360 testing method Methods 0.000 claims abstract description 16
- 230000004044 response Effects 0.000 claims description 60
- 238000012790 confirmation Methods 0.000 claims description 16
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 230000008901 benefit Effects 0.000 abstract description 3
- 230000002457 bidirectional effect Effects 0.000 description 23
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
Processorcircuit omvattende een eerste processor, een geheugen en een periferiecircuit, en systeem omvattende het processorcircuit en een tweede processor.
A Achtergrond van de uitvinding
De uitvinding betreft een processorcircuit omvattende een met een eerste in/uitgang van een geheugenschakeling koppelbare eerste processor en omvattende een met de eerste processor koppelbaar periferiecircuit, waarbij een tweede in/uitgang van de geheugenschakeling met een tweede processor koppelbaar is.
Een dergelijk processorcircuit is bekend uit US 4,620,118. Het hierin beschreven processorcircuit omvat de geheugenschakeling, die bestaat uit een geheugen (Random Access Memory of RAM), een hiermee gekoppelde multiplexer (MUX), een met de MUX gekoppelde eerste schakelpoort (LATCH-1) die met de eerste processor is verbonden en een met de MUX gekoppelde tweede schakelpoort (LATCH-2) die met de tweede processor is verbonden. Door toepassing van de MUX en beide LATCHES wordt het RAM omgevormd tot een zogenaamd Quasi Dual Port RAM (QDPR), oftewel tot een geheugenschakeling met een eerste in/uitgang en een tweede in/uitgang. Via een dergelijke geheugenschakeling kunnen beide processoren met elkaar communiceren, waarbij collisie wordt voorkomen door toepassing van een met beide processoren en met de MUX gekoppeld zogenaamd Contention Resolving Circuit (CRC).
Een dergelijk bekend processorcircuit heeft als nadeel, dat het weinig flexibel is, doordat het in onvoldoende mate geschikt is voor testdoeleinden en in onvoldoende mate beschikt over back-up mogelijkheden.
B Samenvatting van de uitvinding
De uitvinding stelt zich onder meer ten doel een processorcircuit van de in de aanhef vermelde soort te verschaffen dat meer flexibel is, doordat het in voldoende mate geschikt is voor testdoeleinden en in voldoende mate beschikt over back-up mogelijkheden.
Daartoe heeft het processorcircuit volgens de uitvinding het kenmerk, dat het processorcircuit is ingericht in ene situatie voor communicatie tussen de tweede processor en de geheugenschakeling enerzijds en communicatie tussen de eerste processor en de geheugenschakeling en het periferiecircuit anderzijds en is ingericht in andere situatie voor communicatie tussen de tweede processor en het periferiecircuit.
Doordat het processorcircuit is ingericht in ene situatie (de zogenaamde "intelligent mode") voor directe communicatie tussen de tweede processor en de geheugenschakeling enerzijds en directe communicatie tussen de eerste processor en de geheugenschakeling en het periferiecircuit anderzijds en het processorcircuit is ingericht in andere situatie (de zogenaamde "dumb mode") voor directe communicatie tussen de tweede processor en het periferiecircuit behorend bij de eerste processor wordt de mogelijkheid geschapen om voor testdoeleinden de tweede processor direct te laten communiceren met het periferiecircuit van de eerste processor (de dumb mode), terwijl als back-up mogelijkheid (wanneer de tweede processor uitvalt) de directe communicatie tussen de eerste processor en het geheugen en het periferiecircuit beschikbaar is (de intelligent mode). Als andere back-up mogelijkheid (wanneer de eerste processor uitvalt) blijft de directe communicatie tussen de tweede processor en het periferiecircuit behorend bij de eerste processor beschikbaar.
De uitvinding berust op het inzicht dat een Personal Computer-kaart of PC-kaart (het processorcircuit) met daarop een 68000-processor (de eerste processor), de geheugenschakeling en het periferiecircuit zowel los van een applicatieprogramma in een PC (Personal Computer) met een eigen processor (de tweede processor) moet kunnen functioneren (de intelligent mode) als dat deze PC-kaart onder directe besturing van de PC met de eigen PC-processor moet kunnen functioneren (de dumb mode).
Een eerste uitvoeringsvorm van het processorcircuit volgens de uitvinding heeft het kenmerk, dat de geheugenschakeling voorzien is van een geheugen en van schakelmiddelen voor het in de ene situatie doorkoppelen van de tweede in/uitgang met het geheugen enerzijds en doorkoppelen van de eerste in/uitgang met het geheugen anderzijds en in de andere situatie doorkoppelen van de tweede in/uitgang met de eerste in/uitgang.
Doordat de geheugenschakeling voorzien is van het geheugen en van de schakelmiddelen voor het in de ene situatie (de intelligent mode) doorkoppelen van de tweede in/uitgang met het geheugen enerzijds en doorkoppelen van de eerste in/uitgang met het geheugen anderzijds en in de andere situatie (de dumb mode) doorkoppelen van de tweede in/uitgang met de eerste in/uitgang wordt de mogelijkheid geschapen om in intelligent mode de tweede processor met het geheugen te laten communiceren en om de eerste processor met het geheugen en het periferiecircuit te laten communiceren, terwijl in dumb mode de mogelijkheid wordt geschapen om de tweede processor direct met het periferiecircuit behorend bij de eerste processor te laten communiceren. De schakelmiddelen dienen hierbij in zeer ruime betekenis te worden opgevat: niet alleen dient gedacht te worden aan echte hardware schakelaars of aan poortschakelingen, ook is het zeker denkbaar dat alle genoemde onderdelen onderling voortdurend (dus zonder onderbrekingen) verbonden zijn, en dat het schakelen wordt gerealiseerd door "enable" en/of "select" en/of "direction" stuuringangen op bepaalde wijze aan te sturen.
Een tweede uitvoeringsvorm van het processorcircuit volgens de uitvinding heeft het kenmerk, dat het schakelen door de schakelmiddelen plaatsvindt in responsie op een van de eerste processor afkomstig stuursignaal.
Wanneer het schakelen door de schakelmiddelen of het aansturen van de "enable" en/of "select" en/of "direction" stuuringangen plaatsvindt in responsie op een van de eerste processor afkomstig stuursignaal, wordt vanuit het processorcircuit bepaald of in de intelligent mode of in de dumb mode wordt gecommuniceerd. Uiteraard zou dit kunnen geschieden op commando van de tweede processor. Het daadwerkelijke stuursignaal is echter altijd afkomstig vanuit het processorcircuit, hetgeen van voordeel is voor verschillende testdoeleinden en back-up mogelijkheden.
Een derde uitvoeringsvorm van het processorcircuit volgens de uitvinding heeft het kenmerk, dat de eerste processor een resetingang omvat voor het resetten van de eerste processor in responsie op een van de tweede processor of het periferiecircuit afkomstig signaal.
Wanneer de eerste processor de resetingang omvat voor het resetten van de eerste processor in responsie op het van de tweede processor afkomstige signaal of het van het periferiecircuit afkomstige signaal (in de dumb mode op commando van de tweede processor) kan de tweede processor in de dumb mode de eerste processor "resetten", hetgeen dient te leiden tot het van de eerste orocessor afkomstiee stuursienaah waardoor naar de intelligent mode wordt geschakeld. Als gevolg hiervan krijgt de eerste processor weer toegang tot het periferiecircuit.
De uitvinding betreft verder een systeem omvattende het processorcir-cuit volgens de uitvinding.
Het systeem volgens de uitvinding heeft het kenmerk, dat het systeem de met het processorcircuit gekoppelde tweede processor omvat.
De uitvinding stelt zich verder onder meer ten doel een systeem van de hiervoor vermelde soort te verschaffen waarin de eerste en de tweede processor zich onderling kunnen synchroniseren.
Daartoe heeft het systeem volgens de uitvinding het kenmerk, dat de tweede processor is ingericht voor het in responsie op een startsignaal - na een eerste tijdinterval lezen van een eerste veld van het geheugen, - in geval van een in het eerste veld van het geheugen opgeslagen foutsignaal genereren van een foutmelding, en in een ander geval binnen een tweede tijdinterval genereren van een klaarsignaal en plaatsen van dit klaarsignaal in een tweede veld van het geheugen, waarbij de eerste processor is ingericht voor het in responsie op het startsignaal - testen van zichzelf, - in geval van een bij het testen gedetecteerde fout genereren van het foutsignaal en plaatsen van dit foutsignaal in het eerste veld binnen het eerste tijdinterval, en in een ander geval na het tweede tijdinterval lezen van het tweede veld van het geheugen, waarbij het tweede tijdinterval groter is dan het eerste tijdinterval.
Door de eerste processor in responsie op het startsignaal zichzelf te laten testen, hetgeen al dan niet een foutsignaal oplevert, en door de tweede processor in responsie op het foutsignaal een foutmelding te laten genereren i,en/of een volgend startsignaal in responsie waarop de eerste processor zichzelf opnieuw zal gaan testen) en in responsie op het ontbreken van het foutsignaal een klaarsignaal te laten genereren, wordt bereikt dat beide processoren zich enige tijd na het klaarsignaal in synchrone toestand zullen bevinden.
Een uitvoeringsvorm van het systeem volgens de uitvinding heeft het kenmerk, dat de tweede processor is ingericht voor het - na een derde tijdinterval lezen van een derde veld van het geheugen, - in geval van een in het derde veld opgeslagen eerste bevestigingssignaal initialiseren van de geheugenschakeling en plaatsen van een initialisatiesignaal in een vierde veld van het geheugen binnen een vierde tijdinterval, en in een ander geval genereren van een foutmelding, - na een vijfde tijdinterval lezen van een vijfde veld van het geheugen, - in geval van een in het vijfde veld geplaatst tweede bevestigingssignaal genereren van een ok-melding, en in een ander geval genereren van een foutmelding, waarbij de eerste processor is ingericht voor het - binnen het derde tijdinterval in responsie op het in het tweede veld van het geheugen geplaatste klaarsignaal genereren van het eerste bevestigingssignaal en plaatsen van dit eerste bevestigingssignaal in het derde veld van het geheugen, - na een vierde tijdinterval lezen van het vierde veld van het geheugen, - in geval van het in het vierde veld opgeslagen initialisatiesignaal genereren van een tweede bevestigingssignaal en plaatsen van dit tweede bevestigingssignaal in het vijfde veld van het geheugen binnen het vijfde tijdinterval, waarbij het vijfde tijdinterval groter is dan het vierde tijdinterval, dat groter is dan het derde tijdinterval, dat groter is dan het tweede tijdinterval.
Door de eerste processor in responsie op het kiaarsignaal het eerste bevestigingssignaal te laten genereren, waarna de tweede processor de geheugenschakeling initialiseert en het initialisatiesignaal genereert, in responsie waarop de eerste processor een tweede bevestigingssignaal genereert, waarna de tweede processor de ok-melding genereert, zijn beide processoren gereed om met communiceren te beginnen. In deze intelligent mode kunnen beide processoren communicaties starten, waarbij collisies door het toekennen van bepaalde prioriteiten dienen te worden opgelost (zoals bijvoorbeeld omschreven in de eerder genoemde US 4,620,118). In het kader van vereenvoudiging van het systeem volgens de uitvinding en besparing van geheugenruimte in dat systeem is het voordelig om ten minste een aantal van het eerste tot en met het vijfde veld van het geheugen te laten samenvallen.
Er wordt opgemerkt dat alle in grootte oplopende tijdintervallen vanaf het moment van het startsignaal worden gerekend. Wanneer de genoemde tijdintervallen worden gerealiseerd door hardware- of softwarematige tellers die niet vanaf het startsignaal beginnen te tellen maar die bijvoorbeeld in responsie op een gedetecteerd signaal starten, zullen de met deze tellers gerealiseerde nieuwe tijdintervallen niet noodzakelijk oplopend in grootte zijn, en zal een aldus verkregen protocol efficiënter verlopen. Wat betreft de efficiëntie van het protocol zou verder voordeel kunnen worden verkregen door beide processoren niet na een bepaald tijdinterval een bepaald veld van het geheugen te laten lezen maar door ze gedurende dit bepaalde tijdinterval regelmatig het bepaalde veld te laten scannen, waarbij binnen het bepaalde tijdinterval een bepaald signaal dient te worden gelezen en na het bepaalde tijdinterval, indien het bepaalde signaal niet is aangetroffen, een foutmelding wordt gegenereerd. Het systeem volgens de uitvinding en de uitvoeringsvorm van dit systeem betreffen zowel een systeem met regelmatig scannende processoren, als een systeem dat in responsie op gedetecteerde signalen nieuwe tijdintervallen start, die niet noodzakelijk oplopend in grootte zijn. Omgerekend vanaf het moment van het startsignaal zijn deze omgerekende nieuwe tijdintervallen dat echter weer wel.
C Referentie . US 4,620,118 D Uitvoerinesvoorbeeld
De uitvinding zal nader worden toegelicht aan de hand van een in de figuren weergegeven uitvoeringsvoorbeeld. Daarbij toont: - figuur 1 een systeem volgens de uitvinding, - figuur 2 schakelmiddelen voor toepassing in het systeem volgens de uitvinding, - figuur 3 een stroomdiagram van een synchronisatieprotocol voor toepassing in het systeem volgens de uitvinding, en - figuur 4 een tijddiagram behorend bij het stroomdiagram van figuur 3.
Het in figuur 1 weergegeven systeem (Personal Computer of PC) omvat een processorcircuit 1 (PC-kaart) en een tweede processor 2 (PC-processor). Het processorcircuit 1 bestaat uit een geheugen 3 (Random Access Memory of RAM) en schakelmiddelen 4 die tezamen een geheugenschakeling (Quasi Dual Port RAM of QDPR) vormen. Verder bestaat het processorcircuit 1 uit een besturingscircuit 5, een eerste processor 6 (68000-processor) en een periferiecircuit 7.
RAM 3 en schakelmiddelen 4 zijn onderling gekoppeld via een bus 14 waarover zowel data als adresgegevens kunnen worden verzonden (de in werkelijkheid aparte adres- en databussen zijn voor de eenvoud als één bus weergegeven, dit geldt voor alle in de figuren weergegeven bussen). Verder ontvangt RAM 3 via verbindingen 23 en 24 respectievelijk "chip-select" en "read/write" signalen van schakelmiddelen 4.
Schakelmiddelen 4 zijn via een bus 10 gekoppeld met de PC-processor 2, welke bus 10 overgaat in een bus 11 die gekoppeld is met het besturings-circuit 5. Verder ontvangen schakelmiddelen 4 via de verbindingen 25,26,27 en 28 verschillende signalen van besturingscircuit 5, welke signalen bij de meer gedetailleerde beschrijving van de schakelmiddelen in figuur 2 aan bod zullen komen. Schakelmiddelen 4 zijn verder via een bus 12 gekoppeld met de 68000-processor 6, welke bus overgaat in een bus 13 die gekoppeld is met het periferiecircuit 7 en met het besturingscircuit 5.
Besturingscircuit 5 ontvangt van de PC-processor 2 via verbindingen 20 en 21 respectievelijk "request" en "read/write" signalen en zendt via verbinding 22 een "acknowledge" signaal terug naar de PC-processor 2. Besturingscircuit 5 ontvangt van de 6S000-processor 6 via verbindingen 29 en 30 respectievelijk "request" en "read/write" signalen en zendt via verbindingen 31 en 32 respectievelijk "acknowledge" en "reset" signalen terug naar de 68000-processor 6. Hierbij dient wat betreft het via verbinding 31 te verzenden acknowledge signaal onderscheid te worden gemaakt tussen een "RAM 3 acknowledge" en een "periferiecircuit 7 acknowledge" signaal. Verder ontvangt besturingscircuit 5 van het periferiecircuit 7 via verbindingen 33 en 34 respectievelijk "reset" en "dumb-mode” signalen en zendt het besturingscircuit 5 via verbindingen 35 en 36 respectievelijk een "chip-select" en een "read/write" signaal naar het periferiecircuit 7.
De 68000-processor 6 is bijvoorbeeld van het type MC68000 van MOTOROLA. Een dergelijke processor beschikt over een eigen RAM en een eigen EPROM, welke niet in figuur 1 zijn weergegeven. Het periferiecircuit 7 omvat bijvoorbeeld een HSCX communicatie chip voor point-to-multipoint communicatie van het type SAB 82525 N van SIEMENS, waarmee 32 netwerkentiteiten informatie naar de PC-kaart kunnen verzenden die deze informatie vervolgens op een hoger niveau brengt, en omvat verder bijvoorbeeld een Multi Functional Peripheral (MFP) chip van het type 68 HC 901. Het besturingscircuit 5 kan worden geconstrueerd met Programmable Array Logic chips (PAL) zoals die van het type PAL C22V10 van MMI. Het RAM 3 is bijvoorbeeld een statisch RAM van het type HM 62256.
De werking van het in figuur 1 weergegeven systeem is ais volgt. In ene situatie (de intelligent mode) communiceert PC-processor 2 met 68000-processor 6 via schakeimiddelen 4 en RAM 3. 68000-Processor 6 communiceert direct met periferiecircuit 7 zonder tussenkomst van schakeimiddelen 4 en RAM 3. Het geheel vindt plaats onder besturing van besturingscircuit 5.
Indien PC-processor 2 wenst te communiceren met 68000-processor 6, bijvoorbeeld doordat PC-processor 2 data heeft die bestemd is voor 68000-processor 6, genereert PC-processor 2 een "request" en een "write" signaal die via verbindingen 20 en 21 besturingscircuit 5 bereiken. In responsie op deze signalen genereert besturingscircuit 5 een "acknowledge" signaal dat via verbinding 22 PC-processor 2 bereikt en genereert besturingscircuit 5 een aantal signalen die via één of meer van de verbindingen 25 tot en met 28 schakeimiddelen 4 bereiken. In responsie op deze signalen schakelen schakeimiddelen 4 hun tweede in/uitgang die met bus 10 verbonden is als ingang, waarna deze ingang via bus 14 met RAM 3 wordt doorgekoppeld. Vervolgens vloeit via bus 10, schakeimiddelen 4 en bus 14 adres- en data-informatie vanaf PC-processor 2 naar RAM 3. 68000-Processor 6 genereert regelmatig een "request" en een "read" signaal die via verbindingen 29 en 30 besturingscircuit 5 bereiken. In responsie op deze signalen genereert bestu- ringscircuit 5 een "(RAM 3) acknowledge" signaal dat via verbinding 31 68000-processor 6 bereikt en genereert besturingscircuit 5 een aantal signalen die via één of meer van de verbindingen 25 tot en met 28 schakelmiddelen 4 bereiken. In responsie op deze signalen schakelen schakelmiddelen 4 hun eerste in/uitgang die met bus 12 verbonden is als uitgang, waarna deze uitgang via bus 14 met RAM 3 wordt doorgekoppeld. Vervolgens vloeien via bus 14, schakelmiddelen 4 en bus 12 één of meer adressen en data vanaf RAM 3 naar 68000-processor 6, die hierbij over de van PC-processor 2 afkomstige data beschikt. Aldus vindt communicatie plaats tussen PC-processor 2 en 68000-processor 6.
Indien 68000-processor 6 wenst te communiceren met periferiecircuit 7, bijvoorbeeld doordat 68000-processor 6 data heeft die bestemd is voor periferiecircuit 7, genereert 68000-processor 6 een signaal dat via bus 13 besturingscircuit 5 bereikt, welk signaal aangeeft dat communicatie met het periferiecircuit is gewenst, in tegenstelling tot communicatie met RAM 3, en genereert 68000-processor 6 een "request" en een "write" signaal die via verbindingen 29 en 30 besturingscircuit 5 bereiken. In responsie op deze signalen genereert besturingscircuit 5 een "chip-select" en een "write" signaal die via verbindingen 35 en 36 periferiecircuit 7 bereiken, waarna een "periferiecircuit 6 acknowledge" signaal wordt gegenereerd dat via verbinding 31 68000-processor 6 bereikt. Via bus 13 vloeit dan adres- en data-informatie vanaf 68000-processor 6 naar periferiecircuit 7, die hierbij over de van 68000-processor 6 afkomstige data beschikt. Aldus vindt communicatie plaats tussen 68000-processor 6 en periferiecircuit 7.
In deze ene situatie (de intelligent mode) kan op eenvoudige wijze naar de andere situatie (de dumb mode) worden geschakeld door PC-processor 2 een dumb commando te laten genereren dat op de hiervoor beschreven wijze als adres met data 68000-processor 6 bereikt. In responsie hierop genereert 68000-processor 6 een dumb commando dat op de hiervoor beschreven wijze als adres met data periferiecircuit 7 bereikt. In responsie hierop genereert periferiecircuit 7 via verbinding 34 een "dumb-mode" signaal, waarna 68000-processor 6 zich zelf uitschakelt en zich van bus 12 af schakelt (door middel van een zogenaamde HALT procedure), in responsie waarop besturingscircuit 5 via één of meer der verbindingen 25 tot en met 28 schakelmiddelen 4 zodanig aanstuurt dat de eerste in/uitgang die verbonden is met bus 12 en de tweede in/uitgang die verbonden is met bus 10 onderling worden doorgekoppeld. Hierna kunnen PC-processor 2 en periferiecircuit 7 direct met elkaar via schakelmiddelen 4 communiceren, zonder gebruik te maken van RAM 3.
In deze andere situatie (de dumb mode) kan op eenvoudige wijze naar de ene situatie (de intelligent mode) worden geschakeld door hetzij - PC-processor 2 een reset commando te laten genereren dat op eerder beschreven wijze als adres met data periferiecircuit 7 bereikt, dat in responsie hierop een "reset" signaal via verbinding 33 genereert, in responsie waarop besturingscircuit 5 via verbinding 32 een "reset" signaal naar 68000-processor 6 toezendt dat 68000-processor reset; deze start hierdoor opnieuw op, waardoor processor circuit 1 in de intelligent mode terecht komt, hetgeen later op meer uitgebreide wijze aan bod zal komen, hetzij - PC-processor een ander reset commando te laten genereren dat via bus 11 besturingscircuit 5 bereikt, dat in responsie hierop via verbinding 32 het "reset" signaal naar 68000-processor 6 toezendt dat 68000-processor reset; deze start hierdoor opnieuw op, waardoor processor circuit 1 in de intelligent mode terecht komt, hetzij - handmatig via een niet in figuur 1 weergeven schakelaar een signaal aan besturingscircuit 5 toe te voeren, dat in responsie hierop via verbinding 32 het "reset" signaal naar 68000-processor 6 toezendt dat 68000-processor reset; deze start hierdoor opnieuw op, waardoor processor circuit 1 in de intelligent mode terecht komt.
Een reset kan ook worden opgewekt door uit- en daarna inschakelen van de voedingsspanning waarbij het processor circuit 1 in de intelligent mode opstart.
Uiteraard dient besturingscircuit 5 te worden voorzien van een arbiter functie, zoals bijvoorbeeld bekend uit de eerder genoemde referentie US 4,620,118, ten einde de collisie van signalen te voorkomen.
Van de in figuur 2 nader uitgewerkte schakelmiddelen 4 is een eerste in/uitgang 48 gekoppeld met bus 12 en is een tweede in/uitgang 49 gekoppeld met bus 10. Eerste in/uitgang 48 is aangeloten op een eerste in/uitgang van bidirectionele schakelaar 41, en tweede in/uitgang 49 is aangesloten op een eerste in/uitgang van bidirectionele schakelaar 40. Tweede in/uitgangen van beide bidirectionele schakelaars 40 en 41 zijn onderling gekoppeld via een bus 43 en aangesloten op bus 14. In responsie op een "direction" signaal via verbinding 44 wordt de doorlaatrichting van bidirectionele schakelaar 40 ingesteld, en in responsie op een "direction" signaal via verbinding 46 wordt de doorlaatrichting van bidirectionele schakelaar 41 ingesteld. In responsie op een "en/disable" signaal via verbinding 45 wordt bidirectionele schakelaar 40 aan- of uitgeschakeld, en in responsie op een "en/disable" signaal via verbinding 47 wordt bidirectionele schakelaar 41 aan-of uitgeschakeld. De vier genoemde signalen zijn afkomstig van stuurunit 42, die verder signalen die bestemd zijn voor RAM 3 via de verbindingen 23 en 24 genereert. Stuurunit 42 genereert één of meer der eerder genoemde signalen in responsie op signalen afkomstig van besturingscircuit 5, die via de verbindingen 25 tot en met 28 aan stuurunit 42 worden toegevoerd.
De bidirectionele schakelaars 40 en 41 zijn elk bijvoorbeeld een Octal Bus Transceiver (Tri State) van het type SN 74 HCT 645 van Texas Instruments. De stuurunit 42 kan worden geconstrueerd met Programmable Array Logic chips (PAL) zoals die van het type PAL C22V10 van MMI.
Indien PC-processor 2 adres- en/of data-informatie wenst te zenden naar RAM 3 (in de intelligent mode) genereert besturingsunit 5, zoals reeds eerder beschreven, een aantal signalen die via de verbindingen 25 tot en met 28 schakelmiddeien 4 en stuurunit 42 bereiken. In responsie op deze signalen genereert stuurunit 42 - een "enable" signaal (bijvoorbeeld logisch één) via verbinding 45 in responsie waarop bidirectionele schakelaar 40 zich aanschakelt, - een "direction" signaal (bijvoorbeeld logisch één) via verbinding 44 in responsie waarop bidirectionele schakelaar 40 zijn eerste in/uitgang 49 als ingang schakelt en zijn tweede in/uitgang als uitgang schakelt, - een "disable" signaal (bijvoorbeeld logisch nul) via verbinding 47 in responsie waarop bidirectionele schakelaar 41 zich uitschakelt, - een "chip-select" signaal (bijvoorbeeld logisch één) via verbinding 23 in responsie waarop RAM 3 zich activeert, en - een "write" signaal (bijvoorbeeld logisch één) via verbinding 24 in responsie waarop RAM 3 de via bus 10, bidirectionele schakelaar 40, bus 43 en bus 14 aangevoerde één of meer adressen en/of data ontvangt.
Indien PC-processor 2 één of meer adressen en/of data wenst te zenden naar periferiecircuit 7 (in de dumb mode) genereert besturingsunit 5, zoals reeds eerder beschreven, een aantal signalen die via de verbindingen 25 tot en met 28 schakelmiddelen 4 en stuurunit 42 bereiken. In responsie op deze signalen genereert stuurunit 42 - een "enable" signaal (bijvoorbeeld logisch één) via verbinding 45 in responsie waarop bidirectionele schakelaar 40 zich aanschakelt, - een "direction" signaal (bijvoorbeeld logisch één) via verbinding 44 in responsie waarop bidirectionele schakelaar 40 zijn eerste in/uitgang 49 als ingang schakelt en zijn tweede in/uitgang als uitgang schakelt, - een "enable" signaal (bijvoorbeeld logisch één) via verbinding 47 in responsie waarop bidirectionele schakelaar 41 zich aanschakelt, - een "direction" signaal (bijvoorbeeld logisch nul) via verbinding 46 in responsie waarop bidirectionele schakelaar 41 zijn eerste in/uitgang 48 als uitgang schakelt en zijn tweede in/uitgang als ingang schakelt, - een "chip-select" signaal (bijvoorbeeld logisch nul) via verbinding 23 in responsie waarop RAM 3 zich deactiveert, waarna periferiecircuit 7 de via bus 10, bidirectionele schakelaar 40, bus 43, bidirectonele schakelaar 41 en bus 12 aangevoerde één of meer adressen en/of data ontvangt.
Een mogelijke keuze van via verbindingen 25,26,27,28 aan stuurunit 42 toe te voeren ingangssignalen en via verbindingen 23,24,44,45,46,47 door stuurunit 42 te genereren uitgangssignalen is weergegeven in tabel 1. Zoals reeds eerder opgemerkt kan stuurunit 42 worden geconstrueerd met een Programmable Logic Array. Opgemerkt wordt dat deze en volgende tabellen slechts schematisch de relevante toestanden weergeven. In werkelijkheid is de werking van stuurunit 42 (en besturingsunit 15) sequentieel en afgeleid van toestandcodering.
Tabel 1:
In responsie op het via verbindingen 25,26,27,28 toe te voeren in-gangswoord 0000 wordt het via verbindingen 23,24,44,45,46,47 af te voeren uitgangswoord —0-0 gegenereerd, hetgeen impliceert dat bidirectionele schakelaars 40 en 41 elk een "disable" signaal krijgen toegevoerd, in welk geval de resterende uitgangssignalen uiteraard elke mogelijke waarde mogen aannemen (- = don’t care). In responsie op het ingangswoord 0001 wordt data van bus 10, bidirectionele schakelaar 40, bus 43 en bus 14 naar het RAM 3 toegevoerd, terwijl in responsie op het ingangswoord 0010 data in omgekeerde richting vloeit. In responsie op het ingangswoord 0011 wordt data van bus 12, bidirectionele schakelaar 41, bus 43 en bus 14 naar het RAM 3 toegevoerd, terwijl in responsie op het ingangswoord 0100 data in omgekeerde richting vloeit. In responsie op het ingangswoord 1000 vloeit data vanaf bus 10, via bidirectionele schakelaar 40, bus 43 en bidirectionele schakelaar 41 naar bus 12, waarbij RAM 3 een deactiverend "chip-select" signaal krijgt toegevoerd, terwijl in responsie op het ingangswoord 1001 data in omgekeerde richting vloeit. Bij alle resterende ingangswoorden zijn de uitgangswoorden willekeurig te kiezen (don’t care) of zodanig te kiezen dat andere aansturingen mogelijk worden, eventueel zelfs met uitgangssignalen die via niet in de figuur weergegeven verbindingen worden verzonden.
Aan de hand van de tabellen 2a (ingangssignalen) en 2b (uitgangssignalen) volgt nu een mogelijke implementatie voor besturingscircuit 5, dat zoals reeds eerder opgemerkt met een zogenaamde Programmable Logic Array kan worden geconstrueerd.
Tabel 2a:
Tabel 2b:
In de tabellen 2a en 2b correspondeert situatie A met het in de intelligent mode door PC-processor 2 toestemming vragen en bevestiging krijgen om data in RAM 3 te plaatsen. Situatie B correspondeert met het in de intelligent mode door PC-processor 2 toestemming vragen en bevestiging krijgen om data uit RAM 3 te halen. Situatie C correspondeert met het in de intelligent mode door 68000-processor 6 toestemming vragen en bevestiging krijgen om data in RAM 3 te plaatsen. Situatie D correspondeert met het in de intelligent mode door 68000-processor 6 toestemming vragen en bevestiging krijgen om data uit RAM 3 te halen. Situatie E correspondeert met het in de intelligent mode door 68000-processor 6 toestemming vragen en bevestiging krijgen om data in periferiecircuit 7 te plaatsen. Situatie F correspondeert met het in de intelligent mode door 68000-processor 6 toestemming vragen en bevestiging krijgen om data uit periferiecircuit 7 te halen. Situaties G (dumb mode direct gekozen door PC-processor 2) en I (dumb mode gekozen door periferiecircuit 7 onder besturing van 68000-processor 6 op commando van de PC) corresponderen met het in de dumb mode door PC-processor 2 toestemming vragen en bevestiging krijgen om data in periferiecircuit 7 te plaatsen. Situaties H (dumb mode direct gekozen door PC-processor 2) en J (dumb mode gekozen door periferiecircuit 7 onder besturing van 68000-processor 6 op commando van de PC) corresponderen met het in de dumb mode door PC-processor 2 toestemming vragen en bevestiging krijgen om data uit periferiecircuit 7 te halen. Situaties K (reset direct vanuit PC-processor 2) en L (reset vanuit periferiecircuit 7 op commando van de PC) corresponderen met het in de dumb mode resetten van de 68000-processor 6.
In het in figuur 3 weergeven stroomdiagram hebben de volgende blokken de volgende betekenis: blok betekenis 50 start zelftest, start van het tweede en vierde tijdinterval 51 bij zelftest gedetecteerde fout? indien ja : naar blok 52 indien nee: naar blok 53 52 genereer foutsignaal en plaats dit foutsignaal in eerste veld 53 lees na tweede tijdinterval inhoud van tweede veld 54 is klaarsignaal aanwezig in derde veld? indien ja : naar blok 56 indien nee: naar blok 55 55 genereer foutmelding 56 genereer eerste bevestigingssignaal en plaats dit bevestigingssignaal in derde veld 57 lees na vierde tijdinterval inhoud van vierde veld 58 is initialisatiesignaal aanwezig in vierde veld? indien ja : naar blok 60 indien nee: naar blok 59 59 genereer foutmelding 60 genereer tweede bevestigingssignaal en plaats dit bevestigingssignaal in vijfde veld 61 start van het eerste, derde en vijfde tijdinterval 62 lees na eerste tijdinterval inhoud van eerste veld 63 is foutsignaal aanwezig in eerste veld? indien ja : naar blok 64 indien nee: naar blok 65 64 genereer foutmelding 65 genereer klaarsignaal en plaats dit klaarsignaal in tweede veld 66 lees na derde tijdinterval inhoud van derde veld 67 is eerste bevestigingssignaal aanwezig in derde veld? indien ja : naar blok 69 indien nee: naar blok 68 68 genereer foutmelding 69 initialiseer geheugenschakeling en plaats initialisatiesignaal in vierde veld 70 lees na vijfde tijdinterval inhoud van vijfde veld 71 is tweede bevestigingssignaal aanwezig in tweede veld? indien ja : naar blok 73 indien nee: naar blok 72 72 genereer foutmelding genereer ok-melding
De werking van het synchronisatieprotocol waarvan het stroomdiagram is weergegeven in figuur 3 en waarvan het tijddiagram is weergegeven in figuur 4 is als volgt. In responsie op een startsignaal (STRT) start de 68000-processor 6 een van algemene bekendheid zijnde zelftest (TST), en beginnen een tweede tijdinterval (T2) en een vierde tijdinterval (T4) (blok 50). Tegelijkertijd beginnen een eerste tijdinterval (Tl), een derde tijdinterval (T3) en een vijfde tijdinterval (T5) (blok 61).
Indien 68000-processor 6 bij de zelftest een fout detecteert (blok 51), plaatst deze een foutsignaal in een eerste veld (GNRT ERR) van RAM 3 (blok 52). PC-processor 2 leest na afloop van het eerste tijdinterval (Tl) de inhoud van het eerste veld (RD1) van RAM 3 (blok 62), indien het foutsignaal in dit eerste veld aanwezig is (blok 63) genereert PC-processor 2 een foutmelding (GNRT ERR) (blok 64) en indien het niet aanwezig is plaatst PC-processor 2 een klaarsignaal in een tweede veld (GNRT RDY) van RAM 3 (blok 65).
Indien er door 68000-processor 6 geen fout wordt gedetecteerd (blok 51) leest deze na afloop van het tweede tijdinterval (T2) de inhoud van een tweede veld (RD2) van RAM 3 (blok 53). Indien het klaarsignaal in het tweede veld aanwezig niet is (blok 54) genereert 68000-processor 6 een foutmelding (GNRT ERR) (blok 55) en indien het wel aanwezig is plaatst 68000-processor 6 een eerste bevestigingssignaal (GNRT CNFM1) in een derde veld van RAM 3 (blok 56).
PC-processor 2 leest na het derde tijdinterval (T3) de inhoud van het derde veld (RD3) van RAM 3 (blok 66). Indien het eerste bevestigingssignaal in het derde veld niet aanwezig is (blok 67) genereert PC-processor 2 een foutmelding (GNRT ERR) (blok 68) en indien het wel aanwezig is initiali-seert PC-processor 2 de geheugenschakeling (een gedeelte van RAM 3 en schakelmiddelen 4) en plaats deze een initialisatiesignaal (GNRT INI) in een vierde veld van RAM 3 (blok 69).
68000-Processor 6 leest na afloop van het vierde tijdinterval (T4) de inhoud van het vierde veld (RD4) van RAM 3 (blok 57). Indien het initialisatiesignaal in het vierde veld niet aanwezig is (blok 58) genereert 68000-processor 6 een foutmelding (GNRT ERR) (blok 59) en indien het wel aanwezig is plaatst deze een tweede bevestigingssignaai (GNRT CNFM2) in een vijfde veld van RAM 3 (blok 60).
PC-processor 2 leest na het vijfde tijdinterval (T5) de inhoud van het vijfde veld (RD5) van RAM 3 (blok 70). Indien het tweede bevestigingssignaai in het vijfde veld niet aanwezig is (blok 71) genereert PC-processor 2 een foutmelding (GNRT ERR) (blok 72) en indien het wel aanwezig is genereert PC-processor 2 een ok-melding (GNRT OK) (blok 73). Zo’n ok-melding kan in letterlijke zin een bericht op een scherm omvatten en in meer figuurlijke zin uit een signaal bestaan in responsie waarop programma’s beginnen te worden uitgevoerd.
Voor een goede werking van het synchronisatieprotocol is het uiteraard noodzakelijk dat een tijdinterval met een hoger nummer groter is dan een tijdinterval met een lager nummer, waarbij elk tijdinterval zodanig dient te worden gekozen dat de binnen dit tijdinterval door de processoren uit te voeren handelingen ook daadwerkelijk kunnen plaatsvinden. Zo zal het eerste tijdinterval voldoende groot dienen te worden gekozen om de door 68000-processor 6 uit te voeren zelftest ruimschoots binnen dit eerste tijdinterval een eventueel foutsignaal te laten opleveren. Dit geldt uiteraard alleen indien alle tijdintervallen vanaf het startsignaal worden gerekend. Wanneer de genoemde tijdintervallen worden gerealiseerd door hardware- of softwarematige tellers die niet vanaf het startsignaal beginnen te tellen maar die bijvoorbeeld in responsie op een gedetecteerd signaal starten, zullen de met deze tellers gerealiseerde nieuwe tijdintervallen niet noodzakelijk oplopend in grootte zijn, en zal een aldus verkregen protocol efficiënter verlopen.
Er wordt opgemerkt dat wat betreft de efficiëntie van het protocol verder voordeel zou kunnen worden verkregen door beide processoren niet na een bepaald tijdinterval een bepaald veld van het geheugen te laten lezen maar door ze gedurende dit bepaalde tijdinterval regelmatig het bepaalde veld te laten scannen, waarbij binnen het bepaalde tijdinterval een bepaald signaal dient te worden gelezen en na het bepaalde tijdinterval, indien het bepaalde signaal niet is aangetroffen, een foutmelding wordt gegenereerd.
Het behoeft geen betoog dat de hierna geformuleerde uitsluitende rechten zowel een systeem met regelmatig scannende processoren omvatten, als dat zij een systeem omvatten dat in responsie op gedetecteerde signalen nieuwe tijdintervallen start, die niet noodzakelijk oplopend in grootte zijn. Omgerekend vanaf het moment van het startsignaal zijn de omgerekende nieuwe tijdintervallen dat echter weer wel.
Claims (7)
1. Processorcircuit omvattende een met een eerste in/uitgang van een geheugenschakeling koppelbare eerste processor en omvattende een met de eerste processor koppelbaar periferiecircuit, waarbij een tweede in/uitgang van de geheugenschakeling met een tweede processor koppelbaar is, met het kenmerk, dat het processorcircuit is ingericht in ene situatie voor communicatie tussen de tweede processor en de geheugenschakeling enerzijds en communicatie tussen de eerste processor en de geheugenschakeling en het periferiecircuit anderzijds en is ingericht in andere situatie voor communicatie tussen de tweede processor en het periferiecircuit.
2. Processorcircuit volgens conclusie 1, met het kenmerk, dat de geheugenschakeling voorzien is van een geheugen en van schakelmiddelen voor het in de ene situatie doorkoppelen van de tweede in/uitgang met het geheugen enerzijds en doorkoppelen van de eerste in/uitgang met het geheugen anderzijds en in de andere situatie doorkoppelen van de tweede in/uitgang met de eerste in/uitgang.
3. Processorcircuit volgens conclusie 2, met het kenmerk, dat het schakelen door de schakelmiddelen plaatsvindt in responsie op een van de eerste processor afkomstig stuursignaal.
4. Processorcircuit volgens conclusie 3, met het kenmerk, dat de eerste processor een resetingang omvat voor het resetten van de eerste processor in responsie op een van de tweede processor of het periferiecircuit afkomstig signaal.
5. Systeem omvattende het processorcircuit volgens één der voorafgaande conclusies, met het kenmerk, dat het systeem de met het processorcircuit gekoppelde tweede processor omvat.
6. Systeem volgens conclusie 5, met het kenmerk, dat de tweede processor is ingericht voor het in responsie op een startsignaal - na een eerste tijdinterval lezen van een eerste veld van het geheugen, - in geval van een in het eerste veld van het geheugen opgeslagen foutsignaal genereren van een foutmelding, en in een ander geval binnen een tweede tijdinterval genereren van een klaarsignaal en plaatsen van dit klaarsignaal in een tweede veld van het geheugen, waarbij de eerste processor is ingericht voor het in responsie op het startsignaal - testen van zichzelf, - in geval van een bij het testen gedetecteerde fout genereren van het foutsignaal en plaatsen van dit foutsignaal in het eerste veld binnen het eerste tijdinterval, en in een ander geval na het tweede tijdinterval lezen van het tweede veld van het geheugen, waarbij het tweede tijdinterval groter is dan het eerste tijdinterval.
7. Systeem volgens conclusie 6, met het kenmerk, dat de tweede processor is ingericht voor het - na een derde tijdinterval lezen van een derde veld van het geheugen, - in geval van een in het derde veld opgeslagen eerste bevestigingssignaal initialiseren van de geheugenschakeling en plaatsen van een initialisatiesignaal in een vierde veld van het geheugen binnen een vierde tijdinterval, en in een ander geval genereren van een foutmelding, - na een vijfde tijdinterval lezen van een vijfde veld van het geheugen, - in geval van een in het vijfde veld geplaatst tweede bevestigingssignaal genereren van een ok-melding, en in een ander geval genereren van een foutmelding, waarbij de eerste processor is ingericht voor het - binnen het derde tijdinterval in responsie op het in het tweede veld van het geheugen geplaatste klaarsignaal genereren van het eerste bevestigingssignaal en plaatsen van dit eerste bevestigingssignaal in het derde veld van het geheugen, - na een vierde tijdinterval lezen van het vierde veld van het geheugen, - in geval van het in het vierde veld opgeslagen initialisatiesignaal genereren van een tweede bevestigingssignaal en plaatsen van dit tweede bevestigingssignaal in het vijfde veld van het geheugen binnen het vijfde tijdinterval, waarbij het vijfde tijdinterval groter is dan het vierde tijdinterval, dat groter is dan het derde tijdinterval, dat groter is dan het tweede tijdinterval.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9301093A NL9301093A (nl) | 1993-06-23 | 1993-06-23 | Processorcircuit omvattende een eerste processor, een geheugen en een periferiecircuit, en systeem omvattende het processorcircuit en een tweede processor. |
| EP94201331A EP0631237B1 (en) | 1993-06-23 | 1994-05-18 | Processor circuit comprising a first processor, a memory and a peripheral circuit, and system comprising the processor circuit and a second processor |
| AT94201331T ATE189931T1 (de) | 1993-06-23 | 1994-05-18 | Prozessorschaltung mit einem ersten prozessor, einem speicher und einem peripheren schaltkreis und system mit dieser prozessorschaltung und einem zweiten prozessor |
| DE69423058T DE69423058T2 (de) | 1993-06-23 | 1994-05-18 | Prozessorschaltung mit einem ersten Prozessor, einem Speicher und einem peripheren Schaltkreis und System mit dieser Prozessorschaltung und einem zweiten Prozessor |
| US08/253,406 US5574929A (en) | 1993-06-23 | 1994-06-03 | Processor circuit comprising a first processor, a memory and a peripheral circuit, and system comprising the processor circuit and a second processor |
| JP6174668A JPH0778122A (ja) | 1993-06-23 | 1994-06-23 | 第１プロセッサー、メモリーおよび周辺回路からなるプロセッサー回路、および該プロセッサー回路と第２プロセッサーからなるシステム |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9301093A NL9301093A (nl) | 1993-06-23 | 1993-06-23 | Processorcircuit omvattende een eerste processor, een geheugen en een periferiecircuit, en systeem omvattende het processorcircuit en een tweede processor. |
| NL9301093 | 1993-06-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL9301093A true NL9301093A (nl) | 1995-01-16 |
Family
ID=19862572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL9301093A NL9301093A (nl) | 1993-06-23 | 1993-06-23 | Processorcircuit omvattende een eerste processor, een geheugen en een periferiecircuit, en systeem omvattende het processorcircuit en een tweede processor. |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5574929A (nl) |
| EP (1) | EP0631237B1 (nl) |
| JP (1) | JPH0778122A (nl) |
| AT (1) | ATE189931T1 (nl) |
| DE (1) | DE69423058T2 (nl) |
| NL (1) | NL9301093A (nl) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08101751A (ja) * | 1994-09-30 | 1996-04-16 | Mitsubishi Electric Corp | Ｐｃカード及びｐｃカードシステム |
| US5999997A (en) * | 1996-07-26 | 1999-12-07 | Compaq Computer Corporation | Two computers cooperating via interconnected busses |
| US6978462B1 (en) | 1999-01-28 | 2005-12-20 | Ati International Srl | Profiling execution of a sequence of events occuring during a profiled execution interval that matches time-independent selection criteria of events to be profiled |
| US6954923B1 (en) | 1999-01-28 | 2005-10-11 | Ati International Srl | Recording classification of instructions executed by a computer |
| US8074055B1 (en) | 1999-01-28 | 2011-12-06 | Ati Technologies Ulc | Altering data storage conventions of a processor when execution flows from first architecture code to second architecture code |
| US7111290B1 (en) | 1999-01-28 | 2006-09-19 | Ati International Srl | Profiling program execution to identify frequently-executed portions and to assist binary translation |
| US7275246B1 (en) * | 1999-01-28 | 2007-09-25 | Ati International Srl | Executing programs for a first computer architecture on a computer of a second architecture |
| US6826748B1 (en) | 1999-01-28 | 2004-11-30 | Ati International Srl | Profiling program execution into registers of a computer |
| US7065633B1 (en) | 1999-01-28 | 2006-06-20 | Ati International Srl | System for delivering exception raised in first architecture to operating system coded in second architecture in dual architecture CPU |
| US7941647B2 (en) | 1999-01-28 | 2011-05-10 | Ati Technologies Ulc | Computer for executing two instruction sets and adds a macroinstruction end marker for performing iterations after loop termination |
| US8065504B2 (en) | 1999-01-28 | 2011-11-22 | Ati International Srl | Using on-chip and off-chip look-up tables indexed by instruction address to control instruction execution in a processor |
| US8127121B2 (en) | 1999-01-28 | 2012-02-28 | Ati Technologies Ulc | Apparatus for executing programs for a first computer architechture on a computer of a second architechture |
| US7013456B1 (en) | 1999-01-28 | 2006-03-14 | Ati International Srl | Profiling execution of computer programs |
| US6779107B1 (en) | 1999-05-28 | 2004-08-17 | Ati International Srl | Computer execution by opportunistic adaptation |
| US7254806B1 (en) | 1999-08-30 | 2007-08-07 | Ati International Srl | Detecting reordered side-effects |
| US6934832B1 (en) | 2000-01-18 | 2005-08-23 | Ati International Srl | Exception mechanism for a computer |
| US6677951B2 (en) * | 2000-03-03 | 2004-01-13 | Sony Computer Entertainment, Inc. | Entertainment apparatus having compatibility and computer system |
| US6738852B1 (en) * | 2000-09-27 | 2004-05-18 | Palm Source, Inc. | Palmtop computer expansion using shared memory access |
| US20040123027A1 (en) * | 2002-10-03 | 2004-06-24 | Workman Michael Lee | Systems and methods of multiple access paths to single ported storage devices |
| US20040068591A1 (en) * | 2002-10-03 | 2004-04-08 | Workman Michael Lee | Systems and methods of multiple access paths to single ported storage devices |
| US6925928B2 (en) * | 2003-09-18 | 2005-08-09 | Anthony Fox | Trash compactor for fast food restaurant waste |
| US8117494B2 (en) * | 2009-12-22 | 2012-02-14 | Intel Corporation | DMI redundancy in multiple processor computer systems |
| US9240405B2 (en) | 2011-04-19 | 2016-01-19 | Macronix International Co., Ltd. | Memory with off-chip controller |
| CN102768995B (zh) * | 2011-05-06 | 2014-12-31 | 旺宏电子股份有限公司 | 具有芯片外控制器的存储器装置及其制造方法 |
| US10703850B2 (en) | 2015-12-25 | 2020-07-07 | Toray Industries, Inc. | Resin composition |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4327408A (en) * | 1979-04-17 | 1982-04-27 | Data General Corporation | Controller device with diagnostic capability for use in interfacing a central processing unit with a peripheral storage device |
| EP0106557A2 (en) * | 1982-10-01 | 1984-04-25 | Western Electric Company, Incorporated | Dual port access circuit |
| US4534011A (en) * | 1982-02-02 | 1985-08-06 | International Business Machines Corporation | Peripheral attachment interface for I/O controller having cycle steal and off-line modes |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4204251A (en) * | 1977-12-28 | 1980-05-20 | Finn Brudevold | Interconnection unit for multiple data processing systems |
| JPS567155A (en) * | 1979-06-29 | 1981-01-24 | Toshiba Corp | System support device |
| FR2531550B1 (fr) * | 1982-08-06 | 1987-09-25 | Ozil Maurice | Dispositif de couplage universel pour la mise en communication d'ensembles de traitement d'informations et d'au moins une unite peripherique |
| US4720784A (en) * | 1983-10-18 | 1988-01-19 | Thiruvengadam Radhakrishnan | Multicomputer network |
| JPH0831050B2 (ja) * | 1986-04-28 | 1996-03-27 | 株式会社日立製作所 | 系切替方式 |
| JPH0293970A (ja) * | 1988-09-30 | 1990-04-04 | Nec Corp | マルチプロセサシステム |
| US5101490A (en) * | 1989-01-10 | 1992-03-31 | Bull Hn Information Systems Inc. | Peripheral device controller with an EEPROM with microinstructions for a RAM control store |
| JP2545482B2 (ja) * | 1990-03-15 | 1996-10-16 | 富士通株式会社 | インタ―フェイス装置の転送パラメ―タ設定方法 |
| JP2575557B2 (ja) * | 1990-11-13 | 1997-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | スーパーコンピユータシステム |
| JPH04305758A (ja) * | 1991-04-02 | 1992-10-28 | Nec Corp | 情報処理装置 |
| JPH0522314A (ja) * | 1991-07-17 | 1993-01-29 | Mitsubishi Electric Corp | データ伝送装置 |
| JPH05120060A (ja) * | 1991-10-24 | 1993-05-18 | Nec Ibaraki Ltd | 障害データ採取方式 |
-
1993
- 1993-06-23 NL NL9301093A patent/NL9301093A/nl not_active Application Discontinuation
-
1994
- 1994-05-18 AT AT94201331T patent/ATE189931T1/de not_active IP Right Cessation
- 1994-05-18 EP EP94201331A patent/EP0631237B1/en not_active Expired - Lifetime
- 1994-05-18 DE DE69423058T patent/DE69423058T2/de not_active Expired - Fee Related
- 1994-06-03 US US08/253,406 patent/US5574929A/en not_active Expired - Fee Related
- 1994-06-23 JP JP6174668A patent/JPH0778122A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4327408A (en) * | 1979-04-17 | 1982-04-27 | Data General Corporation | Controller device with diagnostic capability for use in interfacing a central processing unit with a peripheral storage device |
| US4534011A (en) * | 1982-02-02 | 1985-08-06 | International Business Machines Corporation | Peripheral attachment interface for I/O controller having cycle steal and off-line modes |
| EP0106557A2 (en) * | 1982-10-01 | 1984-04-25 | Western Electric Company, Incorporated | Dual port access circuit |
Non-Patent Citations (1)
| Title |
|---|
| ERWIN RIEG: "SCSI-Schnittstelle: Verbessertes Konzept vermeidet Engpässe", ELEKTRONIK, vol. 29, no. 20, September 1989 (1989-09-01), MUNCHEN DE, pages 52 - 56 * |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE189931T1 (de) | 2000-03-15 |
| DE69423058D1 (de) | 2000-03-30 |
| JPH0778122A (ja) | 1995-03-20 |
| EP0631237A1 (en) | 1994-12-28 |
| DE69423058T2 (de) | 2000-08-03 |
| US5574929A (en) | 1996-11-12 |
| EP0631237B1 (en) | 2000-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL9301093A (nl) | Processorcircuit omvattende een eerste processor, een geheugen en een periferiecircuit, en systeem omvattende het processorcircuit en een tweede processor. | |
| US4615017A (en) | Memory controller with synchronous or asynchronous interface | |
| JP2910303B2 (ja) | 情報処理装置 | |
| KR100271203B1 (ko) | 데이타처리시스템및버스상호접속방법 | |
| JP2532135B2 (ja) | 高速度低ピンカウントバスインタ―フェイス | |
| JPH06509199A (ja) | コンピュータ・ワークステーション拡張シャシー | |
| JPS5837585B2 (ja) | ケイサンキソウチ | |
| JPH02500783A (ja) | コマンダノードからのインターロック読み取りコマンドメッセージをレスポンダノードで実行する装置 | |
| JP2000181886A (ja) | デ―タ処理システムのための割込みア―キテクチャ | |
| US4695944A (en) | Computer system comprising a data, address and control signal bus which comprises a left bus and a right bus | |
| JP2001290752A (ja) | システム・コンフィギュレーションを決定するための方法、システム、及びプログラム | |
| AU1807988A (en) | Node for servicing interrupt request messages on a pended bus | |
| JPH09218849A (ja) | デバイスのブリッジ方法及び装置 | |
| US20020019899A1 (en) | Method of bus priority arbitration | |
| EP0917065A2 (en) | SCSI bus extender utilizing tagged queuing in a multi-initiator environment | |
| WO1988008583A1 (en) | High performance low pin count bus interface | |
| US7085903B2 (en) | Method, apparatus, and program for improving data mirroring performance in a SCSI topology | |
| JP2005165620A (ja) | 記憶デバイス制御装置及び記憶デバイス制御装置の制御方法 | |
| JPS6015763A (ja) | インタ−フエ−ス制御装置 | |
| JPH0560625B2 (nl) | ||
| JPH01501660A (ja) | コンピユータ間通信制御装置及びその方法 | |
| JP2004348745A (ja) | 高速の帯域幅のシステムバスを仲裁するためのバスシステム及びその方法 | |
| JP2820054B2 (ja) | バスインタフェース装置 | |
| KR940010807B1 (ko) | 정보처리장치용 버스시스템 및 정보처리 버스시스템 컨트롤러용 ic디바이스 | |
| JP2542439B2 (ja) | バススレ―ブ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1B | A search report has been drawn up | ||
| BV | The patent application has lapsed |