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Eine Open-Source RISC-V Evaluierungsplattform

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Verbessertes virtuelles Prototyping

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Zusammenfassung

In diesem Kapitel wird ein quelloffener RISC-V virtueller Prototyp (VP) vorgestellt, der in SystemC TLM (Transaction Level Modeling) implementiert ist und das Ziel verfolgt, das RISC-V-Ökosystem zu erweitern. Der VP bietet einen 32/64-Bit-RISC-V-Kern mit einem wesentlichen Satz von Peripheriegeräten und Unterstützung für Multi-Core-Simulationen. Darüber hinaus bietet der VP auch SW-Debugging (über die Eclipse IDE) und Abdeckungsmessungen und unterstützt die Betriebssysteme FreeRTOS, Zephyr und Linux. Der VP ist als erweiterbare und konfigurierbare Plattform konzipiert (als Beispiel stellen wir eine Konfiguration zur Verfügung, die dem RISC-V HiFive1 Board von SiFive entspricht), mit einem generischen Bussystem und in standardkonformem SystemC implementiert. Der letzte Punkt ist sehr wichtig, da er die Nutzung modernster SystemC-basierter Modellierungstechniken ermöglicht, die für die genannten Anwendungsfälle auf Systemebene benötigt werden. Schließlich ermöglicht der VP eine deutlich schnellere Simulation im Vergleich zu RTL und ist dabei genauer als bestehende ISSs. Darüber hinaus integriert der VP ein effizientes Kern-Timing-Modell, das eine schnelle und genaue Leistungsbewertung für RISC-V-basierte Systeme ermöglicht. Das Timing-Modell ist mit dem Kern über eine Reihe klar definierter Schnittstellen verbunden, die die funktionalen von den nicht-funktionalen Aspekten entkoppeln und eine einfache Rekonfiguration des Timing-Modells ermöglichen.

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Notes

  1. 1.

    Erhältlich unter https://github.com/agra-uni-bremen/riscv-vp, und für weitere Informationen und die neuesten Updates besuchen Sie auch unsere Website unter www.systemc-verification.org/riscv-vp.

  2. 2.

    Unterstützung für die Integration mit der C/C++-Bibliothek ist ebenfalls verfügbar, z. B. durch Ausführung der Anweisungen am Anfang der Hauptfunktion oder durch direkte Integration in die Datei crt0.S, die den Einstiegspunkt der C-Bibliothek darstellt und ähnlich wie der Bare-Metal-Code die Hauptfunktion nach Durchführung einiger grundlegender Initialisierungsaufgaben aufruft.

  3. 3.

    Es ist auch möglich, einen Trap-Handler auszuführen, der dem im vorigen Abschnitt beschriebenen Interrupt-Handler ähnelt (z. B. im Wesentlichen ein Sprung zum Level-0-Interrupt-Handler, wobei die mcause-CSR auf den Syscall-Identifier gesetzt wird), und dann das Schreiben z. B. an eine UART/Terminal-Komponente umzuleiten.

  4. 4.

    Insbesondere die frei verfügbare RISC-V-Portierung des GDB, der den verfügbaren RISC-V-Registersatzund CSRs kennt, sowie eine Disassemblierung des RISC-V-Befehlssatzes liefern kann.

  5. 5.

    Bitte beachten Sie, dass der SystemC-Kernel keine Multi-Thread-Simulationsumgebung verwendet, sondern jeweils einen Prozess (d. h. einen Kern) ausführt und zwischen den Prozessen umschaltet.

  6. 6.

    Dazu gehören ein genaueres Timing durch die Nutzung von SystemC, eine anweisungsgenaue Interrupt-Behandlung und die Möglichkeit, TLM-2.0-Speichertransaktionen zu integrieren. Außerdem integrieren wir im Vergleich zu QEMU derzeit keine DBT (Dynamic Binary Translation).

  7. 7.

    Eine 10x kleinere Version von qsort wurde erfolgreich innerhalb von 700,22 s auf SAIL abgeschlossen, und daher kann diese Zeitüberschreitung auch auf ein speicherbezogenes Problem in SAIL hinweisen (da qsort eine beträchtliche Menge an Speicher für das zu sortierende große Array benötigt).

  8. 8.

    Diese (dynamische) Übersetzung von RISC-V-Befehlen in den Simulations-Host-Befehlssatz sollte auch (z. B.) die Timing-Informationen der SystemC-Simulation beibehalten, um einen Verlust an Genauigkeit im Simulations-Timing-Modell zu vermeiden.

  9. 9.

    Wir haben drei der neunzehn Benchmarks aus dem Vergleich herausgenommen, da sie auf dem echten HiFive1-Board nicht ausgeführt werden konnten.

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Authors and Affiliations

  1. Universitat Bremen und DFKI GmbH, Bremen, Deutschland

    Vladimir Herdt & Rolf Drechsler

  2. Johannes Kepler Universitat Linz, Linz, Österreich

    Daniel Große

Authors
  1. Vladimir Herdt
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  2. Daniel Große
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  3. Rolf Drechsler
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Herdt, V., Große, D., Drechsler, R. (2022). Eine Open-Source RISC-V Evaluierungsplattform. In: Verbessertes virtuelles Prototyping. Springer Vieweg, Cham. https://doi.org/10.1007/978-3-031-18174-0_3

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