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リング・オシレータ (ring oscillator) は、全体として負(-1以下)のゲインを持つ複数個の遅延要素(典型的には奇数個のNOTゲート)をリング状に結合した構成をもつ発振回路である。 奇数個のNOTゲート(インバータ)を用いる構成では、各インバータの出力が鎖状に別のインバータに入力され、最終段のインバータの出力は初段のインバータに入力されており、全体としてリング構造になっている。奇数個のインバータ鎖は、全体として入力の論理否定となる。各インバータは有限の遅延時間をもつため、初段インバータへの入力から有限の遅延時間後に最終段のインバータが初段入力の論理否定を出力し、これが再び初段インバータに入力される。このプロセスが繰り返されることで発振する。 インバータを偶数個にすると、最終段の出力が初段の入力と同じになるため発振はおこらない。しかしながら、偶数個のインバータ・リングは2通りの安定状態をもち、Static Random Access Memory (SRAM) の基本素子として用いられる。(双安定マルチバイブレータ)

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  • リング・オシレータ (ring oscillator) は、全体として負(-1以下)のゲインを持つ複数個の遅延要素(典型的には奇数個のNOTゲート)をリング状に結合した構成をもつ発振回路である。 奇数個のNOTゲート(インバータ)を用いる構成では、各インバータの出力が鎖状に別のインバータに入力され、最終段のインバータの出力は初段のインバータに入力されており、全体としてリング構造になっている。奇数個のインバータ鎖は、全体として入力の論理否定となる。各インバータは有限の遅延時間をもつため、初段インバータへの入力から有限の遅延時間後に最終段のインバータが初段入力の論理否定を出力し、これが再び初段インバータに入力される。このプロセスが繰り返されることで発振する。 インバータを偶数個にすると、最終段の出力が初段の入力と同じになるため発振はおこらない。しかしながら、偶数個のインバータ・リングは2通りの安定状態をもち、Static Random Access Memory (SRAM) の基本素子として用いられる。(双安定マルチバイブレータ) (ja)
  • リング・オシレータ (ring oscillator) は、全体として負(-1以下)のゲインを持つ複数個の遅延要素(典型的には奇数個のNOTゲート)をリング状に結合した構成をもつ発振回路である。 奇数個のNOTゲート(インバータ)を用いる構成では、各インバータの出力が鎖状に別のインバータに入力され、最終段のインバータの出力は初段のインバータに入力されており、全体としてリング構造になっている。奇数個のインバータ鎖は、全体として入力の論理否定となる。各インバータは有限の遅延時間をもつため、初段インバータへの入力から有限の遅延時間後に最終段のインバータが初段入力の論理否定を出力し、これが再び初段インバータに入力される。このプロセスが繰り返されることで発振する。 インバータを偶数個にすると、最終段の出力が初段の入力と同じになるため発振はおこらない。しかしながら、偶数個のインバータ・リングは2通りの安定状態をもち、Static Random Access Memory (SRAM) の基本素子として用いられる。(双安定マルチバイブレータ) (ja)
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  • リング・オシレータ (ring oscillator) は、全体として負(-1以下)のゲインを持つ複数個の遅延要素(典型的には奇数個のNOTゲート)をリング状に結合した構成をもつ発振回路である。 奇数個のNOTゲート(インバータ)を用いる構成では、各インバータの出力が鎖状に別のインバータに入力され、最終段のインバータの出力は初段のインバータに入力されており、全体としてリング構造になっている。奇数個のインバータ鎖は、全体として入力の論理否定となる。各インバータは有限の遅延時間をもつため、初段インバータへの入力から有限の遅延時間後に最終段のインバータが初段入力の論理否定を出力し、これが再び初段インバータに入力される。このプロセスが繰り返されることで発振する。 インバータを偶数個にすると、最終段の出力が初段の入力と同じになるため発振はおこらない。しかしながら、偶数個のインバータ・リングは2通りの安定状態をもち、Static Random Access Memory (SRAM) の基本素子として用いられる。(双安定マルチバイブレータ) (ja)
  • リング・オシレータ (ring oscillator) は、全体として負(-1以下)のゲインを持つ複数個の遅延要素(典型的には奇数個のNOTゲート)をリング状に結合した構成をもつ発振回路である。 奇数個のNOTゲート(インバータ)を用いる構成では、各インバータの出力が鎖状に別のインバータに入力され、最終段のインバータの出力は初段のインバータに入力されており、全体としてリング構造になっている。奇数個のインバータ鎖は、全体として入力の論理否定となる。各インバータは有限の遅延時間をもつため、初段インバータへの入力から有限の遅延時間後に最終段のインバータが初段入力の論理否定を出力し、これが再び初段インバータに入力される。このプロセスが繰り返されることで発振する。 インバータを偶数個にすると、最終段の出力が初段の入力と同じになるため発振はおこらない。しかしながら、偶数個のインバータ・リングは2通りの安定状態をもち、Static Random Access Memory (SRAM) の基本素子として用いられる。(双安定マルチバイブレータ) (ja)
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  • リング・オシレータ (ja)
  • リング・オシレータ (ja)
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