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WO2018186457A1 - スレーブ装置およびホスト装置 - Google Patents

スレーブ装置およびホスト装置 Download PDF

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Publication number
WO2018186457A1
WO2018186457A1 PCT/JP2018/014484 JP2018014484W WO2018186457A1 WO 2018186457 A1 WO2018186457 A1 WO 2018186457A1 JP 2018014484 W JP2018014484 W JP 2018014484W WO 2018186457 A1 WO2018186457 A1 WO 2018186457A1
Authority
WO
WIPO (PCT)
Prior art keywords
slave device
interface
signal
pin
host device
Prior art date
Application number
PCT/JP2018/014484
Other languages
English (en)
French (fr)
Inventor
加藤　勇雄
柴田　修
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to JP2019511295A priority Critical patent/JP6861348B2/ja
Publication of WO2018186457A1 publication Critical patent/WO2018186457A1/ja
Priority to US16/592,967 priority patent/US10922248B2/en

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/266—Arrangements to supply power to external peripherals either directly from the computer or under computer control, e.g. supply of power through the communication port, computer controlled power-strips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express

Definitions

  • This disclosure relates to a slave device and a host device that can be connected to each other.
  • slave devices such as a card-shaped SD (Secure Digital) card and a compact flash (registered trademark), which have a large-capacity nonvolatile memory element such as a flash memory and are capable of high-speed data processing, have spread in the market. ing.
  • a slave device is used by being mounted on a host device such as a personal computer, a smartphone, a digital camera, an audio player, and a car navigation system (see Patent Document 1).
  • the SD card which is a type of slave device, includes a single-end (legacy, LV (Low Voltage)) interface support card, UHS (Ultra High Speed) that realizes higher transmission speeds by using differential signals- There are cards that support the II interface. Furthermore, it is desired to introduce PCI (Peripheral Component Interconnect) Express (registered trademark) (PCIe), which is a general-purpose interface, into an SD card.
  • PCIe Peripheral Component Interconnect Express
  • PCIe Peripheral Component Interconnect Express
  • the host device starts communication without adapting the interface method, there may be a problem that the interface circuit of the slave device may fail or be destroyed.
  • the present disclosure has been made in view of the above problems, and a slave device and a host device that can easily identify whether or not the slave device is connected to the host device through a newly introduced interface. Is to provide.
  • the slave device of the present disclosure is a slave device that is connected to the host device via the first interface and / or the second interface.
  • the slave device includes a first terminal group, a second terminal group, and a signal input / output unit.
  • the first terminal group and the second terminal group are provided at the same positions as the terminal groups of other slave devices connected by a third interface different from the second interface.
  • the signal input / output unit outputs a predetermined voltage level to a specific terminal of the first terminal group within a predetermined time after power is supplied to the slave device.
  • the slave device of the present disclosure is a slave device connected to a host device via a first interface, and is provided at the same position as a terminal group of another slave device connected via a second interface different from the first interface And a second terminal that is provided at a position different from the first terminal group and is used to determine whether or not the slave device is compatible with the first interface.
  • the host device is a host device connected to a slave device at least one of a first interface and a second interface, and is another host device connected via a third interface different from the second interface.
  • the host device it becomes possible for the host device to easily identify whether or not the slave device is connected to the host device through a newly introduced interface.
  • FIG. 1 is a diagram illustrating an example of pin arrangement of the slave device according to the first embodiment.
  • FIG. 2 is a block diagram illustrating the configuration of the identification signal line of the removable system in which the host device and the slave device according to the first embodiment are connected.
  • FIG. 3 is a diagram illustrating a first example of a signal in the identification signal line according to the first embodiment.
  • FIG. 4 is a diagram illustrating a second example of a signal in the identification signal line according to the first embodiment.
  • FIG. 5 is a flowchart illustrating an example of initialization processing of the host device according to the first embodiment.
  • FIG. 6 is a block diagram illustrating the configuration of the identification signal line of the removable system in which the host device and the slave device according to the second embodiment are connected.
  • FIG. 1 is a diagram illustrating an example of pin arrangement of the slave device according to the first embodiment.
  • FIG. 2 is a block diagram illustrating the configuration of the identification signal line of the removable system in which the host device and the slave device according to the
  • FIG. 7 is a diagram illustrating an example of a signal in the identification signal line according to the second embodiment.
  • FIG. 8 is a flowchart illustrating an example of initialization processing of the host device according to the second embodiment.
  • FIG. 9 is a diagram illustrating an example of the pin arrangement of the slave device according to the third embodiment.
  • FIG. 10 is a block diagram illustrating the configuration of the identification signal line of the removable system in which the host device and the slave device according to the third embodiment are connected.
  • FIG. 11 is a diagram illustrating an example of a signal in the identification signal line according to the third embodiment.
  • FIG. 12 is a flowchart illustrating an example of initialization processing of the host device according to the third embodiment.
  • FIG. 13 is a block diagram illustrating a configuration in an identification signal line of a removable system in which a host device and a slave device according to the fourth embodiment are connected.
  • FIG. 14 is a diagram illustrating an example of a signal in the identification signal line according to the fourth embodiment.
  • FIG. 1 is a diagram illustrating an example of pin arrangement of the slave device 100 according to the first embodiment.
  • the slave device 100 has a legacy I / F (legacy interface), UHS-II I / F, or an SD corresponding to the PCIe I / F standard as an interface with the host device. Card.
  • legacy I / F legacy interface
  • UHS-II I / F Universal Serial Bus
  • SD Secure Digital
  • the slave device 100 is inserted into the host device in the direction of arrow X.
  • terminals PIN # 1 to PIN # 17 respectively corresponding to the power supply line, the ground line, or the signal line are arranged.
  • PIN # 1 to PIN # 17 of slave device 100 are inserted in the first column that is substantially perpendicular to the insertion direction (arrow X) in which slave device 100 is inserted into the host device, and in the first column.
  • Two rows are arranged in the second row in front of the direction.
  • PIN # 1 to PIN # 9 are provided in the area R1 (first column) on the front end side of the slave device 100, and PIN # 10 to PIN # 17 are areas R2 (first areas) different from the area R1. 2 column).
  • the PIN in the region R1 and the PIN in the region R2 form two columns.
  • the terminal group in the region R1 is a terminal group corresponding to the legacy I / F. Further, the terminal group in the region R2 is a terminal group corresponding to the UHS-II I / F or PCIe I / F standard.
  • the terminal group in the region R2 is connected to the PCIe I / F in the signal line via a predetermined pin among the terminal group in the region R1, that is, the legacy I / F pin.
  • An identification signal is transmitted that allows the host device to identify whether or not it complies with the standard.
  • an identification signal line for transmitting an identification signal indicating compliance with the PCIe I / F standard to the host device.
  • the slave device 100 and the host device transmit and receive various signals (for example, control signals) on the identification signal line.
  • the slave device 100 and the host device may transmit and receive a signal requesting reset, a signal requesting a reference clock signal, a signal for power management, or an interrupt signal on the identification signal line.
  • FIG. 2 is a block diagram illustrating a configuration in an identification signal line of the removable system in which the host device 300 and the slave device 100 according to the first embodiment are connected.
  • the slave device 100 includes an output buffer 101 connected to the identification signal line 400, an input buffer 102, and an interface (I / F unit) 103.
  • the host device 300 includes an output buffer 301 connected to the identification signal line 400, an input buffer 302, an I / F unit 303, an I / F determination unit 304, and a pull-up resistor 305.
  • the slave device 100 and the host device 300 transmit / receive signals on the identification signal line 400 after powering on the slave device 100, so that the host device 300 determines whether or not the slave device 100 supports PCIe. Identify Signal transmission / reception in the identification signal line 400 will be described later.
  • the I / F unit 103 and the I / F unit 303 are connected via all the PIN # 1 to PIN # 17 of the slave device 100, but illustrations other than the PIN # 9 are omitted.
  • PIN # 9 in the region R1 (first column) is used for the identification signal line 400 is described as an example, but the present disclosure is not limited thereto.
  • PIN # 7 or PIN # 8 may be used as long as it is a terminal in the region R1 (first column) excluding the power supply terminal and the ground terminal.
  • the output buffer 301 in the host device 300 has a function of changing the voltage level of the PIN # 9
  • the input buffer 302 has a function of transmitting the voltage level of the PIN # 9 to the I / F unit 303.
  • the I / F determination unit 304 has a function of determining whether or not the slave device 100 is compatible with the PCIe I / F standard.
  • 3 and 4 indicate the signal voltage in the identification signal line, that is, PIN # 9, and the horizontal axis indicates time.
  • the identification signal line is pulled up to a high level (H level) by a pull-up resistor 305 (see FIG. 2) after the host apparatus 300 is powered on. Then, after detecting that the slave device 100 has been inserted, the host device 300 supplies power to the slave device 100 and starts identifying the interface of the slave device 100.
  • PCIe I / F slave device corresponding to 100 after receiving power, to drive the PIN # 9 within a predetermined time t ID to a low level (L level) (see FIG. 3).
  • a UHS-II I / F compatible slave device 100 that does not support PCIe I / F, and a slave device that has only a legacy I / F that does not support PCIe I / F or UHS-II I / F. Does not drive PIN # 9 to the L level or the H level after the power is supplied and until the initialization of the interface is completed. Therefore, the identification signal line is held at the H level by the pull-up resistor 304 of the host device 300 (see FIG. 4).
  • the host device 300 waits for the elapse of a predetermined time t ID from the start of power supply to the slave device 100, confirms the signal level of the identification signal line after the interface identification start time t ID , and the signal is at the L level (signal voltage). Is 0 V), it is determined that the slave device 100 is compatible with the PCIe I / F.
  • the signal being at the L level means that the voltage of the signal is 0 V and in the vicinity thereof, and usually means 0.
  • the signal being at the H level means that the signal voltage is higher than the L level and can be easily distinguished from the L level signal, and usually means 1.
  • the host device 300 determines that the slave device 100 is compatible with PCIe I / F, and initializes the interface shown in FIG. During the execution period, the PCIe I / F is initialized.
  • the initialization of the PCIe I / F is performed using signal lines formed via PIN # 10 to PIN # 17 provided in the region R2 (second column) of the slave device 100.
  • the initialization of the PCIe I / F is not only for the signal lines formed via PIN # 10 to PIN # 17 provided in the region R2 (second column) of the slave device 100, but also for the region of the slave device 100.
  • a part of PIN # 1 to PIN # 9 provided in R1 (first column) may be used.
  • the slave device 100 stops the drive of the PIN # 9 to the L level in the process in which the host device 300 initializes the PCIe I / F, whereby the identification signal line is pulled up by the pull-up resistor 305 of the host device 300. Is held at the H level.
  • the signals illustrated in FIGS. 3 and 4 are merely examples, and the present disclosure is not limited thereto.
  • the slave apparatus 100 corresponding to PCIe I / F demonstrated the example which drives the identification signal line to L level, the host apparatus 300 and the slave apparatus 100 perform a handshake using an identification signal line.
  • the PCIe I / F identification may be performed by the above.
  • FIG. 5 is a flowchart illustrating an example of initialization processing of the host device according to the first embodiment.
  • ST107, ST108, and ST109 shown in FIG. 5 are operations in which the host device initializes the interface with the slave device during the “interface initialization execution period” shown in FIG.
  • the host device 300 determines whether or not a slave device (SD card) is inserted (ST101). This determination is performed by, for example, detecting whether or not the slave device is inserted / removed by the removal detection unit provided in the SD card connector included in the host device 300.
  • SD card slave device
  • the host device 300 When the slave device is not inserted (ST101: NO), the host device 300 performs the operation of ST101 again.
  • the host device 300 supplies power to the slave device (ST102).
  • the host device 300 generally supplies power to the slave device at a timing after detecting that the slave device has been inserted in order to save power, but the slave device has been inserted.
  • the host device may supply power to the slave device before detecting this.
  • the host device 300 waits for the elapse of a predetermined time t ID from the start of power supply to the slave device, and confirms the PIN # 9, that is, the signal level of the identification signal line after the interface identification start time t ID. (ST103).
  • the host device 300 determines that the inserted slave device is compatible with the PCIe I / F standard, and initially uses the PCIe I / F. (ST107). Then, the initialization operation flow ends.
  • the host device 300 determines that the inserted slave device does not support the PCIe I / F standard. In this case, the host device uses the legacy I / F via the terminal group (PIN # 1 to PIN # 9) in the area R1 to check whether the slave device is compatible with the UHS-II I / F standard. Is issued (ST105).
  • the host device 300 confirms the response (response) from the slave device (SD card) to the command issued in ST105, and the slave device is compliant with the UHS-II I / F standard (ST106: YES). , Initialization is performed with the UHS-II I / F (ST108). Then, the initialization operation flow ends.
  • the host device 300 confirms the response (response) from the slave device (SD card) to the command issued in ST105, and the slave device does not support the UHS-II I / F standard (ST106: NO). Then, initialization is performed with the legacy I / F (ST109). Then, the initialization operation flow ends.
  • the host device can determine the interface supported by the inserted slave device and perform initialization according to the determination.
  • the slave device 100 is a slave device connected to a host device at least one of a legacy I / F (first interface) and a PCIe I / F (second interface), PIN # 1 to PIN # 9 (first terminal group) and PIN # 10 of slave devices connected to at least one of the legacy I / F (first interface) and UHS-II I / F (third interface) -PIN # 1 to PIN # 9 (first terminal group) and PIN # 10 to PIN # 17 (second terminal group) provided at the same position as PIN # 17 (second terminal group) .
  • Legacy I / F (first interface) is assigned to PIN # 1 to PIN # 9 (first terminal group), and PCIe I / F (second interface) or UHS-II I / F (third Are assigned to PIN # 10 to PIN # 17 (second terminal group).
  • the slave device via a specific terminal of the legacy I / F (PIN # 1 to PIN # 9) that the PCIe I / F compatible slave device and the UHS-II I / F compatible slave device have in common Since the host device outputs a signal for identifying whether or not the device is compatible with the PCIe I / F, the host device can easily use the PCIe I / F without adding a new identification signal terminal. Whether or not F is supported can be identified.
  • the slave device 100 receives a signal requesting reset, a signal requesting a reference clock signal, a signal for power management, an interrupt signal, etc. via the PIN # 9. Since transmission / reception of signals can be performed, transmission / reception of signals of PIN # 10 to PIN # 17 can be assisted, and high-speed data transmission can be realized.
  • PIN # 9 is used as a terminal for transmitting and receiving signals
  • PIN # 7 or PIN # 8 may be used as long as it is a terminal in the region R1 (first column) excluding the power supply terminal and the ground terminal.
  • FIG. 6 is a block diagram illustrating the configuration of the identification signal line of the removable system in which the host device and the slave device according to the second embodiment are connected.
  • the pin arrangement of slave device 200 according to the second embodiment is the same as the pin arrangement of slave device 100 shown in FIG.
  • the slave device 200 includes an output buffer 201 connected to the identification signal line 400, an input buffer 202, an output buffer 203 connected to the reset request signal line 401 from the host device 500, an input buffer 204, and an I / F.
  • Unit 205 and a first power source supplied from host device 500 and always outputs a constant voltage even when an input voltage or an output current changes, or distributes the first power source to a necessary circuit unit
  • the first voltage control unit / power supply branching unit 206 and the second power source supplied from the host device 500 are received, and a constant voltage is always output even when the input voltage or the output current changes, or the second power source
  • the second voltage control unit / power supply branching unit 207 distributes the power to necessary circuit units.
  • the first voltage control unit / power supply branching unit 206 and the second voltage control unit / power supply branching unit 207 do not have a function of always outputting a constant voltage even if the input voltage or the output current changes.
  • the power supplied from the host device 500 may be directly distributed to necessary circuit units.
  • the host apparatus 500 includes an output buffer 501 connected to the identification signal line 400, an input buffer 502, an output buffer 503 connected to the reset request signal line 401 to the slave apparatus 200, an input buffer 504, and an I / F.
  • the host device 500 supplies two systems of power to the slave device 200.
  • this is merely an example, and the present disclosure is not limited thereto.
  • the host device may supply one system of power or three systems of power.
  • the slave device 200 and the host device 500 transmit / receive signals on the identification signal line 400 after powering on the slave device 200, so that the host device 500 determines whether or not the slave device 200 supports PCIe. Identify
  • the I / F unit 205 and the I / F unit 505 are connected via all the PIN # 1 to PIN # 17 of the slave device 200, but PIN # 1, PIN # 4, PIN # 9, PIN The illustration is omitted except for # 14.
  • PIN # 9 in the region R1 (first column) is used for the identification signal line 400 is described as an example, but the present disclosure is not limited thereto.
  • PIN # 7 or PIN # 8 may be used as long as it is a terminal in the region R1 (first column) excluding the power supply terminal and the ground terminal.
  • the output buffer 501 in the host device 500 has a function of changing the voltage level of PIN # 9
  • the input buffer 502 has a function of transmitting the voltage level of PIN # 9 to the I / F unit 505.
  • the output buffer 503 in the host device 500 has a function of changing the voltage level of PIN # 1
  • the input buffer 504 has a function of transmitting the voltage level of PIN # 1 to the I / F unit 505.
  • the I / F determination unit 506 has a function of determining whether or not the slave device 200 is compatible with the PCIe I / F standard.
  • the output buffer 201 in the slave device 200 has a function of changing the voltage level of the PIN # 9, and the input buffer 202 has a function of transmitting the voltage level of the PIN # 9 to the I / F unit 205.
  • the output buffer 203 in the slave device 200 has a function of changing the voltage level of PIN # 1
  • the input buffer 204 has a function of transmitting the voltage level of PIN # 1 to the I / F unit 205.
  • FIG. 7 is a diagram illustrating an example of a signal in the identification signal line according to the second embodiment.
  • the host device 500 drives the reset request signal (PIN # 1) to the L level by the output buffer 503, and similarly, the reference clock signals (PIN # 7, PIN #). 8) is driven to an L level by an output buffer (not shown), and the I / F identification signal (PIN # 9) is pulled up to a high level (H level) by a pull-up resistor 508 (see FIG. 6). Thus, the first power is supplied to the slave device 200.
  • the host device 500 confirms that the reset request signal (PIN # 1) is at the L level and the I / F identification signal (PIN # 9) is at the H level, and supplies the second power to the slave device 200. .
  • the slave device 200 corresponding to the PCIe I / F is supplied with the second power and detects that the reset request signal (PIN # 1) is at the L level, the second time is supplied and then the predetermined time T1 is supplied. Within this range, the I / F identification signal (PIN # 9) is driven to the L level (see FIG. 7).
  • the host device 500 waits for the elapse of a predetermined time T1 from the start of power supply to the slave device 200, checks the signal level of the I / F identification signal line, and when the signal is at the L level (the signal voltage is 0 V), It is determined that the slave device 200 is compatible with the PCIe I / F.
  • the signal being at the L level means that the voltage of the signal is 0 V and in the vicinity thereof, and usually means 0.
  • the signal being at the H level means that the signal voltage is higher than the L level and can be easily distinguished from the L level signal, and usually means 1.
  • the host device 500 determines that the slave device 200 is compatible with PCIe I / F, and supplies power to the slave device 200.
  • the driving of the reset request signal (PIN # 1) to the L level by the output buffer 503 is stopped after a predetermined time T2 from the start of supply and after T3 after the reference clock is stably supplied.
  • the host device 500 executes the PCIe I / F initialization during the interface initialization execution period shown in FIG.
  • the initialization of the PCIe I / F is performed using signal lines formed via PIN # 10 to PIN # 17 provided in the region R2 (second column) of the slave device 200.
  • the initialization of the PCIe I / F is not only for the signal lines formed via PIN # 10 to PIN # 17 provided in the region R2 (second column) of the slave device 200, but also for the region of the slave device 200.
  • a part of PIN # 1 to PIN # 9 provided in R1 (first column) may be used.
  • the slave device 200 stops driving the I / F identification signal (PIN # 9) to the L level in the process in which the host device 500 initializes the PCIe I / F.
  • the pull-up resistor 508 of the device 500 is held at the H level.
  • the signals illustrated in FIG. 7 are merely examples, and the present disclosure is not limited thereto.
  • the slave apparatus 200 corresponding to PCIe I / F demonstrated the example which drives an identification signal line to L level, the host apparatus 500 and the slave apparatus 200 perform handshake using an identification signal line.
  • the PCIe I / F identification may be performed by the above.
  • FIG. 8 is a flowchart illustrating an example of initialization processing of the host device according to the second embodiment.
  • ST207 and ST210 shown in FIG. 8 are operations in which the host device 500 initializes the interface with the slave device during the “interface initialization execution period” shown in FIG.
  • the host device 500 determines whether or not a slave device (SD card) is inserted (ST201). This determination is performed by, for example, detecting whether or not the slave device has been inserted or removed by the removal detection unit provided in the SD card connector of the host device.
  • SD card slave device
  • the host device 500 performs the operation of ST201 again.
  • the host device 500 drives the reset request signal (PIN # 1) to the L level by the output buffer 503 (see FIG. 6).
  • PIN # 7 and PIN # 8) are driven to an L level by an output buffer (not shown in FIGS. 6 and 8), and the I / F identification signal (PIN # 9) is pulled up by a pull-up resistor 508 (see FIG. 6). Pull up to H level to supply the first power to the slave device (ST202).
  • the host device 500 generally supplies power to the slave device at a timing after detecting that the slave device has been inserted in order to save power, but the slave device has been inserted.
  • the host device may supply power to the slave device before detecting this.
  • the host device 500 confirms that the reset request signal (PIN # 1) is at the L level and the I / F identification signal (PIN # 9) is at the H level, and sends the second power to the slave device 200. Supply.
  • the host device 500 waits for the elapse of a predetermined time T1 from the start of the second power supply to the slave device, and confirms the signal level of the I / F identification signal line (PIN # 9) (ST204).
  • the host device 500 determines that the inserted slave device is compatible with the PCIe I / F standard. Then, initialization is performed with the PCIe I / F (ST207), and when the PCIe I / F initialization is successful (ST208: YES), the initialization operation flow ends.
  • the host device 500 when the signal level of the I / F identification signal (PIN # 9) is not L (ST205: NO), the host device 500 does not support the PCIe I / F standard. . In this case, the host device 500 supplies the clock (SDCLK (PIN # 5)) to the slave device (ST209), initializes the SD I / F (ST210), and the initialization operation flow ends.
  • SDCLK PIN # 5
  • the host device 500 can determine the interface supported by the inserted slave device, and can perform initialization according to the determination.
  • the slave device 200 is the slave device 200 connected to the host device 500 at least one of the legacy I / F (first interface) and the PCIe I / F (second interface).
  • Legacy I / F (first interface) is assigned to PIN # 1 to PIN # 9 (first terminal group), and PCIe I / F (second interface) or UHS-II I / F (third Are assigned to PIN # 10 to PIN # 17 (second terminal group).
  • the PCIe I / F-compatible slave device 200 and the UHS-II I / F-compatible slave device 200 share a specific terminal of the legacy I / F (PIN # 1 to PIN # 9). Since the host device 500 outputs a signal for identifying whether the slave device 200 is compatible with the PCIe I / F, the host device 500 does not need to add a new identification signal terminal. It is possible to easily identify whether or not the PCIe I / F is supported.
  • the slave device 200 transmits / receives a signal requesting reset, a signal requesting a reference clock signal, a signal for power management, or an interrupt signal via PIN # 9. It can be performed. As a result, transmission / reception of the signals of PIN # 10 to PIN # 17 can be assisted, and high-speed data transmission can be realized.
  • PIN # 9 is used as a terminal for transmitting and receiving signals
  • PIN # 7 or PIN # 8 may be used as long as it is a terminal in the region R1 (first column) excluding the power supply terminal and the ground terminal.
  • FIG. 9 is a diagram illustrating an example of pin arrangement of the slave device 600 according to the third embodiment.
  • the slave device 600 shown in FIG. 9 has a PCIe interface (hereinafter abbreviated as PCIe I / F) and a UHS-II (Ultra High Speed-II) interface (hereinafter, UHS-II I / F) as an interface with the host device.
  • PCIe I / F PCIe interface
  • UHS-II I / F UHS-II interface
  • SD card corresponding to the standards of 3.3V single-ended interface (hereinafter abbreviated as legacy I / F).
  • PIN # 1 to PIN # 18 terminals respectively corresponding to the power supply line or the signal line are arranged.
  • PIN # 1 to PIN # 17 of slave device 100 are provided at the same positions as PIN # 1 to PIN # 17 of slave device 100 in FIG. 1, respectively.
  • PIN # 1 to PIN # 17 are the first column that is substantially perpendicular to the insertion direction (arrow X) in which slave device 600 is inserted into the host device, and in the insertion direction relative to the first column. On the other hand, it is arranged in two rows in the second row in front.
  • PIN # 1 to PIN # 9 are provided in the area R1 (first column) on the front end side of the slave device 600, and PIN # 10 to PIN # 17 are areas R2 (first areas) different from the area R1. 2 column).
  • the PIN in the region R1 and the PIN in the region R2 form two columns.
  • the terminal group in the region R1 is a terminal group having the same arrangement as the legacy I / F pin arrangement (not shown).
  • the terminal group in the region R2 is a terminal group corresponding to the UHS-II I / F or PCIe I / F standard.
  • the PIN # 18 of the slave device 600 is provided at a position different from the PIN # 1 to PIN # 17 of the slave device 200.
  • the slave device 600 has one PIN (PIN # 18) at a position different from the PIN # 1 to PIN # 17 of the slave device 600 has been described, the present disclosure is not limited to this.
  • the slave device 100 may have two or more PINs at positions different from the PIN # 1 to PIN # 17 of the slave device 600.
  • the slave device 600 forms a signal line via PIN # 18 when connected to the host device. Then, the slave device 600 and the host device perform transmission / reception of an identification signal indicating compliance with the PCIe I / F standard, for example, on the signal line via the PIN # 18.
  • a signal line via PIN # 18 is referred to as an “identification signal line”.
  • the slave device 600 and the host device transmit and receive various signals (for example, control signals) on the identification signal line after the interface initialization is completed.
  • the slave device 600 and the host device may transmit and receive a signal requesting reset, a signal requesting a reference clock signal, a signal for power management, or an interrupt signal on the identification signal line.
  • FIG. 10 is a block diagram illustrating a configuration in an identification signal line of a removable system in which the host device 700 and the slave device 600 according to the third embodiment are connected.
  • the slave device 600 includes an output buffer 601 connected to the identification signal line 404, an input buffer 602, and an I / F unit 603.
  • the host device 700 includes an output buffer 701 connected to the identification signal line 404, an input buffer 702, an I / F unit 703, an I / F determination unit 704, and a pull-up resistor 705.
  • the slave device 600 and the host device 700 transmit and receive signals on the identification signal line 404, whereby the host device 700 identifies whether or not the slave device 600 is compatible with PCIe.
  • I / F unit 603 and the I / F unit 703 are also connected via signal lines (not shown) via the PIN # 1 to PIN # 17 of the slave device 600.
  • the output buffer 701 in the host device 700 has a function of a voltage control unit that changes the voltage level of the PIN # 18.
  • the I / F determination unit 704 has a function of determining whether or not the slave device 600 is compatible with the PCIe I / F standard.
  • FIG. 11 is a diagram illustrating an example of a signal in the identification signal line 404 according to the third embodiment.
  • the vertical axis indicates the signal voltage in the identification signal line, that is, PIN # 18, and the horizontal axis indicates time.
  • the identification signal line is pulled up to a high level (H level) by a pull-up resistor 705 (see FIG. 10) after the power is turned on. Then, after detecting that the slave device 600 has been inserted, the host device 700 starts identifying the interface of the slave device 600. The host device 700 drives the signal of the identification signal line to a low level (L level) for a predetermined period from the interface identification start time.
  • H level high level
  • L level low level
  • the signal being at the L level means that the voltage of the signal is 0 V and in the vicinity thereof, and usually means 0.
  • the signal being at the H level means that the signal voltage is higher than the L level and can be easily distinguished from the L level signal, and usually means 1.
  • the host device 700 stops driving after driving to the L level for a predetermined period.
  • the signal level (signal voltage) after the drive is stopped is returned to the H level by the pull-up resistor 705 of the host device 700.
  • the slave device 600 When the slave device 600 detects that the host device 700 is driven to the L level in the identification signal line 404, the slave device 600 drives the signal of the identification signal line to the L level for a predetermined period.
  • the slave device 600 stops driving after driving to the L level for a predetermined period.
  • the signal level (signal voltage) after the drive is stopped is returned to the H level by the pull-up resistor 705 of the host device 700.
  • the host device 700 determines that the inserted slave device is compatible with the PCIe I / F standard.
  • the host device 700 performs a handshake by switching between the H level and the L level as shown in FIG. 8 for the slave device in the identification signal line, and the slave device corresponds to the PCIe I / F standard. It is determined whether or not.
  • the host device 700 determines that the slave device conforms to the PCIe I / F standard, the host device 700 initializes the interface using the PCIe I / F on the identification signal line 404 and / or other signal lines. To transmit and receive data signals.
  • the host device 700 determines that the slave device does not comply with the PCIe I / F standard, the host device 700 determines an interface supported by the slave device on another signal line.
  • the slave device since the identification signal line is not formed between the host device 700 and the slave device, the slave device does not drive to the L level after the host device 700 drives to the L level.
  • the host device 700 determines that the slave device does not support the PCIe I / F standard.
  • FIG. 12 is a flowchart illustrating an example of initialization processing of the host device 700 according to the third embodiment.
  • the operation shown in FIG. 12 is an operation in which the host device 700 initializes the interface with the slave device.
  • the host device 700 determines whether or not a slave device is inserted (ST301).
  • This determination is performed by, for example, detecting whether or not the slave device is inserted / removed by the removal detection unit of the host device 700.
  • the host device 700 performs the operation of ST301 again.
  • the host device 700 When the slave device is inserted (ST301: YES), the host device 700 performs a handshake via the PIN # 18, that is, in the identification signal line (ST302).
  • the host device 700 determines whether or not the handshake with the slave device on the identification signal line has succeeded via the PIN # 18 (ST303).
  • This determination is made based on whether or not a predetermined signal is returned from the slave device, for example.
  • the host device 700 determines that the inserted slave device is compatible with the PCIe I / F standard, and performs initialization with the PCIe I / F (ST304). . Then, the initialization operation flow ends.
  • the host device 700 determines that the inserted slave device does not support the PCIe I / F standard. In this case, the host device 700 determines whether or not the slave device is compatible with the UHS-III / F standard (ST305).
  • the host device 700 When the slave device is compliant with the UHS-II I / F standard (ST305: YES), the host device 700 performs initialization with the UHS-II I / F (ST306). Then, the initialization operation flow ends.
  • the host device 700 performs initialization with the legacy I / F (ST307). Then, the initialization operation flow ends.
  • the host device 700 can determine the interface supported by the inserted slave device and perform initialization according to the determination.
  • the slave device 600 is a slave device that is connected to the host device via the PCIe I / F (first interface), and is connected via the UHS-II I / F (second interface).
  • PIN # 18 to PIN # 18 are provided at different positions from PIN # 1 to PIN # 17 and used to determine whether or not the slave device 200 is compatible with PCIe I / F. Terminal).
  • the slave device 600 can transmit and receive a signal for identifying the corresponding interface to the host device 700 via the PIN # 18. Therefore, the slave device is connected to the host device through the PCIe I / F. The host device can easily identify whether or not
  • the slave device 600 receives a signal requesting reset, a signal requesting a reference clock signal, a signal for power management, an interrupt signal, etc. via the PIN # 18. Since transmission / reception of signals can be performed, transmission / reception of signals of PIN # 1 to PIN # 17 can be assisted, and high-speed data transmission can be realized.
  • PIN # 18 second terminal
  • PIN # 18 (second terminal) may be used as a terminal for supplying power from the host device 700 to the slave device 600.
  • PIN # 18 is used as a terminal for supplying power from the host device to the slave device.
  • FIG. 13 is a block diagram illustrating a configuration of a removable system in which the host device 900 and the slave device 800 according to the fourth embodiment are connected.
  • FIG. 13 shows a VDD1 line 402 that is a signal line that is formed when the slave device 800 and the host device 900 are connected and is supplied with power through the PIN # 4 of the slave device 800, and DAT2 through the PIN # 9. Line 400 is shown.
  • FIG. 13 also shows a signal line 404 via the PIN # 18 of the slave device 800.
  • the PIN # 18 is used as a terminal for supplying power from the host device 900 to the slave device 800.
  • the signal line 404 is referred to as a VDD3 line 404.
  • the slave device 800 includes an output buffer 801 connected to the DAT2 line 400, an input buffer 802, and an I / F unit 803.
  • the slave device 800 includes a first voltage control unit / power supply branching unit 804 that supplies 3.3V power supplied from the host device 900 to the I / F unit 803 and the like on the VDD1 line 402, and a host on the VDD3 line 404.
  • a second voltage control unit / power supply branching unit 805 that supplies 1.2 V power supplied from the apparatus 900 to the I / F unit 803 and the like.
  • the host device 900 includes an output buffer 901 connected to the DAT2 line 400, an input buffer 902, an I / F unit 903, an I / F determination unit 904, and a pull-up resistor 905.
  • the host device 900 also supplies a first power supply unit 906 that supplies 3.3V power to the slave device 800 on the VDD1 line 402, and a second power supply that supplies 1.2V power to the slave device 800 on the VDD3 line 404. And a supply unit 907.
  • the second power supply unit 907 has a function of a voltage control unit that changes the voltage level of the PIN # 18, applies a voltage to the PIN # 18, and supplies power to the slave device 800.
  • the first power supply unit 906 and the second power supply unit 907 have been described as independent structures.
  • the present invention is not limited to this, and is integrated like the power supply unit in the second embodiment. It may be the structure.
  • the I / F determination unit 904 has a function of determining whether or not the slave device 800 is compatible with the PCIe I / F standard.
  • the host device 900 supplies 3.3V power to the PIN # 4 signal line and supplies 1.2V power to the PIN # 18 signal line.
  • the slave device 800 detects that both power sources are supplied, the slave device 800 controls the signal on the PIN # 9 signal line as described below, for example.
  • FIG. 14 is a diagram illustrating an example of a signal in the identification signal line according to the fourth embodiment.
  • FIG. 14 shows an example of signals of the VDD1 line 402, the VDD3 line 404, and the DAT2 line 400.
  • the vertical axis of each line indicates the signal voltage, and the horizontal axis indicates time.
  • the host device 900 supplies 3.3V power to the PIN # 4 signal line (VDD1 line 402), and the PIN # 18 signal line (VDD3 line 404). Supply 1.2V power.
  • the PIN # 9 signal line (DAT2 line 400) the signal level (signal voltage) is pulled up to the H level by the pull-up resistor 905.
  • the PIN # 9 signal line (DAT2) is input within a predetermined time T (for example, T ⁇ 2 msec) after both power sources become stable.
  • T a predetermined time
  • the host device 900 When the host device 900 detects that the signal level (signal voltage) has become L level in the DAT2 line, the host device 900 determines that the inserted slave device 800 is compatible with the PCIe I / F standard. Thereafter, the PCIe I / F is initialized between the host device 900 and the slave device 800.
  • the host device can easily identify whether or not the slave device 800 is connected to the host device via the PCIe I / F.
  • the slave apparatus 800 drives the PIN # 9 signal line (DAT2 line) to the L level when it is detected that both power supplies are supplied.
  • DAT2 line PIN # 9 signal line
  • the disclosure is not limited to this.
  • the operation performed when the slave device 800 detects that both power supplies are supplied may be an operation via a terminal other than the PIN # 9.
  • This disclosure is suitable for use in slave devices and host devices that support newly introduced interfaces.

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Abstract

スレーブ装置は、第１のインターフェイス及び第２のインターフェイスの少なくとも一方でホスト装置と接続されるスレーブ装置であって、第２のインターフェイスと異なる第３のインターフェイスで接続する他のスレーブ装置の端子群と同一の位置に設けられる第１の端子群および第２の端子群と、前記第１の端子群の特定の端子に、スレーブ装置に電源が供給されてから予め定められた時間以内に、予め定められた電圧レベルを出力する信号入出力部と、を備える。

Description

スレーブ装置およびホスト装置
　本開示は、相互に接続が可能なスレーブ装置及びホスト装置に関する。
　近年、フラッシュメモリ等の大容量の不揮発性記憶素子を備え、高速でのデータ処理が可能な、例えばカード形状のＳＤ（Ｓｅｃｕｒｅ　Ｄｉｇｉｔａｌ）カード、コンパクトフラッシュ（登録商標）といったスレーブ装置が市場に普及している。このようなスレーブ装置は、パーソナルコンピュータ、スマートフォン、デジタルカメラ、オーディオプレーヤ及びカーナビゲーションシステム等のホスト装置に装着されて使用される（特許文献１参照）。
特開２０１６－１６７１６７号公報
　スレーブ装置の一種であるＳＤカードには、シングルエンド（レガシー、ＬＶ（Ｌｏｗ　Ｖｏｌｔａｇｅ））のインターフェイスをサポートするカード、差動信号を用いることで伝送速度高速化を実現したＵＨＳ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｓｐｅｅｄ）－ＩＩのインターフェイスをサポートするカード等がある。さらに、汎用インターフェイスであるＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ）　Ｅｘｐｒｅｓｓ（登録商標）（ＰＣＩｅ）をＳＤカードに導入することが望まれている。
　しかしながら、スレーブ装置が、カード形状やカードのサイズの制約から、新たに導入されるインターフェイスを既存のインターフェイス用端子群に割り当ててホスト装置と接続する場合、ホスト装置は、スレーブ装置と接続するインターフェイスの方式が何であるかを識別して、インターフェイスの方式を適合させなければ、正常な通信が出来ない。
　また、ホスト装置がインターフェイスの方式を適合させずに通信を始めると、スレーブ装置のインターフェイス回路に障害が発生する、あるいは破壊されるといった問題が発生する可能性がある。
　本開示は、上記課題に鑑みてなされたものであり、スレーブ装置が新たに導入されるインターフェイスでホスト装置に接続しているか否かをホスト装置が容易に識別することができるスレーブ装置及びホスト装置を提供することである。
　本開示のスレーブ装置は、第１のインターフェイス及び／又は第２のインターフェイスでホスト装置と接続されるスレーブ装置である。スレーブ装置は、第１の端子群および第２の端子群と、信号入出力部と、を備える。第１の端子群および第２の端子群は、上記第２のインターフェイスと異なる第３のインターフェイスで接続する他のスレーブ装置の端子群と同一の位置に設けられる。信号入出力部は、第１の端子群の特定の端子に、スレーブ装置に電源が供給されてから予め定められた時間以内に、予め定められた電圧レベルを出力する。
　本開示のスレーブ装置は、第１のインターフェイスでホスト装置と接続されるスレーブ装置であって、第１のインターフェイスと異なる第２のインターフェイスで接続する他のスレーブ装置の端子群と同一の位置に設けられる第１の端子群と、第１の端子群と異なる位置に設けられ、スレーブ装置が第１のインターフェイスに対応しているか否かの判定に用いられる第２の端子と、を備える。
　本開示のホスト装置は、第１のインターフェイス及び第２のインターフェイスの少なくとも一方でスレーブ装置と接続されるホスト装置であって、第２のインターフェイスと異なる第３のインターフェイスで接続する他のスレーブ装置の端子群と同一の位置に設けられる第１の端子群および第２の端子群に接続するためのコネクタと、第１の端子群の特定の端子の電圧レベルを一定に保つ又は電圧レベルを変化させる信号入出力部と、スレーブ装置から信号入出力部を介して受信した信号に基づいて、スレーブ装置と接続するインターフェイスが第２のインターフェイスか否かを判定する判定部と、を備える。
　本開示によれば、スレーブ装置が新たに導入されるインターフェイスでホスト装置に接続しているか否かを、ホスト装置が容易に識別することが可能になる。
図１は、実施の形態１に係るスレーブ装置のピン配置の一例を示す図である。 図２は、実施の形態１に係るホスト装置とスレーブ装置が接続されたリムーバブルシステムの識別信号用ラインにおける構成を説明したブロック図である。 図３は、実施の形態１に係る識別信号用ラインにおける信号の第１の例を示す図である。 図４は、実施の形態１に係る識別信号用ラインにおける信号の第２の例を示す図である。 図５は、実施の形態１に係るホスト装置の初期化処理の一例を示すフローチャートである。 図６は、実施の形態２に係るホスト装置とスレーブ装置が接続されたリムーバブルシステムの識別信号用ラインにおける構成を説明したブロック図である。 図７は、実施の形態２に係る識別信号用ラインにおける信号の一例を示す図である。 図８は、実施の形態２に係るホスト装置の初期化処理の一例を示すフローチャートである。 図９は、実施の形態３に係るスレーブ装置のピン配置の一例を示す図である。 図１０は、実施の形態３に係るホスト装置とスレーブ装置が接続されたリムーバブルシステムの識別信号用ラインにおける構成を説明したブロック図である。 図１１は、実施の形態３に係る識別信号用ラインにおける信号の一例を示す図である。 図１２は、実施の形態３に係るホスト装置の初期化処理の一例を示すフローチャートである。 図１３は、実施の形態４に係るホスト装置とスレーブ装置が接続されたリムーバブルシステムの識別信号用ラインにおける構成を説明したブロック図である。 図１４は、実施の形態４に係る識別信号用ラインにおける信号の一例を示す図である。
　（実施の形態）
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、同じ符号を付した構成要素については、それぞれの実施の形態において同一の機能を有するものとする。
　なお、本開示は、当業者が理解するための添付図面及び以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　（実施の形態１）
　［１－１．スレーブ装置のピン配置］
　図１は、実施の形態１に係るスレーブ装置１００のピン配置の一例を示す図である。
　図１に実施の形態１に係るスレーブ装置１００は、ホスト装置とのインターフェイスとして、レガシーＩ／Ｆ（レガシーインターフェイス）および、ＵＨＳ－ＩＩ　Ｉ／Ｆ、又は、ＰＣＩｅ　Ｉ／Ｆの規格に対応するＳＤカードである。
　なお、スレーブ装置１００は、矢印Ｘの方向にホスト装置に挿入される。
　図１に示すスレーブ装置１００には、電源ライン又はグランドライン又は信号ラインにそれぞれ対応する１７個の端子（ＰＩＮ＃１～ＰＩＮ＃１７）が配置されている。
　スレーブ装置１００のＰＩＮ＃１～ＰＩＮ＃１７は、スレーブ装置１００がホスト装置へ挿入される挿入方向（矢印Ｘ）に対して、略垂直な第１の列、及び、第１の列よりも挿入方向に対して手前にある第２の列に２列で配置される。
　具体的には、ＰＩＮ＃１～ＰＩＮ＃９は、スレーブ装置１００の前端側の領域Ｒ１（第１の列）に設けられ、ＰＩＮ＃１０～ＰＩＮ＃１７は、領域Ｒ１と異なる領域Ｒ２（第２の列）に設けられる。領域Ｒ１内のＰＩＮと領域Ｒ２内のＰＩＮとは２列に列を為している。
　領域Ｒ１の端子群は、レガシーＩ／Ｆに対応する端子群である。また、領域Ｒ２の端子群は、ＵＨＳ－ＩＩ　Ｉ／ＦまたはＰＣＩｅ　Ｉ／Ｆの規格に対応する端子群である。
　スレーブ装置１００は、ホスト装置との接続時に、領域Ｒ１の端子群、即ちレガシーＩ／Ｆのピンのうち、予め定められたピンを介した信号線において、領域Ｒ２の端子群がＰＣＩｅ　Ｉ／Ｆの規格に対応しているか否かをホスト装置に識別させる識別信号の送信を行う。
　以下、ＰＣＩｅ　Ｉ／Ｆの規格に対応することを示す識別信号をホスト装置に送信する信号線を「識別信号用ライン」と記載する。
　また、スレーブ装置１００とホスト装置とは、インターフェイスの初期化が完了した後、識別信号用ラインにおいて、種々の信号（例えば、制御信号）の送受信を行う。
　例えば、スレーブ装置１００とホスト装置は、識別信号用ラインにおいて、リセットを要求する信号、参照クロック信号を要求する信号、電力管理のための信号、または、割り込み信号の送受信を行っても良い。
　［１－２．実施の形態１にかかるリムーバブルシステムの構成及び動作］
　［１－２－１．構成］
　図２は、実施の形態１に係るホスト装置３００とスレーブ装置１００が接続されリムーバブルシステムの識別信号用ラインにおける構成を説明したブロック図である。
　なお、図示は省略するが、ホスト装置３００とスレーブ装置１００との接続時、スレーブ装置１００のＰＩＮ＃１～ＰＩＮ＃１７を介した信号線が全て形成されている。
　スレーブ装置１００は、識別信号用ライン４００に接続する出力バッファ１０１と、入力バッファ１０２と、インタフェース（Ｉ／Ｆ部）１０３とを有する。
　ホスト装置３００は、識別信号用ライン４００に接続する出力バッファ３０１と、入力バッファ３０２と、Ｉ／Ｆ部３０３と、Ｉ／Ｆ判定部３０４と、プルアップ抵抗３０５とを有する。
　スレーブ装置１００とホスト装置３００は、スレーブ装置１００への電源投入後、識別信号用ライン４００において、信号の送受信を行うことにより、ホスト装置３００は、スレーブ装置１００がＰＣＩｅに対応しているか否かを識別する。なお、識別信号用ライン４００における信号の送受信については後述する。
　また、Ｉ／Ｆ部１０３とＩ／Ｆ部３０３とは、スレーブ装置１００のＰＩＮ＃１～ＰＩＮ＃１７全てを介して接続しているが、ＰＩＮ＃９以外は図示を省略している。
　なお、実施の形態１では、識別信号用ライン４００に領域Ｒ１（第１の列）のＰＩＮ＃９を使用する例につい説明するが、あくまで一例であり、本開示はこれに限定されない。電源端子、グランド端子を除く領域Ｒ１（第１の列）の端子であれば、例えば、ＰＩＮ＃７や、ＰＩＮ＃８であっても良い。
　また、ホスト装置３００における出力バッファ３０１は、ＰＩＮ＃９の電圧レベルを変化させる機能を有し、入力バッファ３０２は、ＰＩＮ＃９の電圧レベルをＩ／Ｆ部３０３に伝える機能を有する。
　Ｉ／Ｆ判定部３０４は、スレーブ装置１００がＰＣＩｅ　Ｉ／Ｆの規格に対応するか否かを判定する機能を有する。
　［１－２－２．信号の流れ］
　図３および図４は、実施の形態１に係る識別信号用ライン４００における信号の一例を示す図である。
　図３および図４の縦軸は、識別信号用ライン、つまり、ＰＩＮ＃９における信号電圧を示し、横軸は、時間を示す。
　識別信号用ラインでは、ホスト装置３００の電源投入後、プルアップ抵抗３０５（図２参照）によりハイレベル（Ｈレベル）にプルアップされている。そして、ホスト装置３００は、スレーブ装置１００が挿入されたことを検知した後、スレーブ装置１００に電源を供給し、スレーブ装置１００のインターフェイスの識別を開始する。
　ＰＣＩｅ　Ｉ／Ｆに対応したスレーブ装置１００は電源が供給されて以降、所定時間ｔＩＤ以内にＰＩＮ＃９をローレベル（Ｌレベル）へドライブする（図３参照）。
　一方、ＰＣＩｅ　Ｉ／Ｆに対応しないＵＨＳ－ＩＩ　Ｉ／Ｆ対応のスレーブ装置１００，及び、ＰＣＩｅ　Ｉ／Ｆにも、ＵＨＳ－ＩＩ　Ｉ／Ｆにも対応しないレガシーＩ／Ｆのみを備えたスレーブ装置は、電源が供給されて以降、インターフェイスの初期化の実行が完了するまで、ＰＩＮ＃９をＬレベルへもＨレベルへもドライブすることは無い。よって、識別信号用ラインはホスト装置３００のプルアップ抵抗３０４によりＨレベルに保持される（図４参照）。
　ホスト装置３００は、スレーブ装置１００への電源供給開始から所定時間ｔＩＤの経過を待ち、インターフェイス識別開始時刻ｔＩＤ以降に、識別信号用ラインの信号レベルを確認し、信号がＬレベル（信号電圧が０Ｖ）の場合に、スレーブ装置１００がＰＣＩｅ　Ｉ／Ｆに対応していると判断する。
　なお、本開示において、信号がＬレベルであるとは、信号の電圧が０Ｖ及びその近傍にある状態であることをいい、通常０を意味する。一方、信号がＨレベルであるとは、信号の電圧がＬレベルより高く、かつＬレベルの信号と容易に識別が可能な状態であることをいい、通常１を意味する。
　ホスト装置３００は識別信号用ライン（ＰＩＮ＃９）における信号レベルがＬレベルの場合には、スレーブ装置１００がＰＣＩｅ　Ｉ／Ｆに対応していると判断し、図３に示されるインターフェイスの初期化実行期間に、ＰＣＩｅ　Ｉ／Ｆの初期化を実行する。
　ＰＣＩｅ　Ｉ／Ｆの初期化は、スレーブ装置１００の領域Ｒ２（第２の列）に設けられるＰＩＮ＃１０～ＰＩＮ＃１７を介して形成された信号線を用いて行われる。
　なお、ＰＣＩｅ　Ｉ／Ｆの初期化は、スレーブ装置１００の領域Ｒ２（第２の列）に設けられるＰＩＮ＃１０～ＰＩＮ＃１７を介して形成された信号線のみならず、スレーブ装置１００の領域Ｒ１（第１の列）に設けられるＰＩＮ＃１～ＰＩＮ＃９の一部を使用しても良い。
　スレーブ装置１００は、ホスト装置３００がＰＣＩｅ　Ｉ／Ｆの初期化を行う過程で、ＰＩＮ＃９のＬレベルへのドライブを停止し、これにより、識別信号用ラインはホスト装置３００のプルアップ抵抗３０５によりＨレベルに保持される。
　なお、図３および図４に示す信号は、あくまで一例であり、本開示はこれに限定されない。また、ＰＣＩｅ　Ｉ／Ｆに対応したスレーブ装置１００が識別信号用ラインをＬレベルにドライブする例で説明したが、ホスト装置３００とスレーブ装置１００が、識別信号用ラインを用いてハンドシェイクを行うことによりＰＣＩｅ　Ｉ／Ｆ識別を行っても良い。
　［１－２－３．初期化処理］
　図５は、実施の形態１に係るホスト装置の初期化処理の一例を示すフローチャートである。
　図５に示すＳＴ１０７、ＳＴ１０８、ＳＴ１０９の動作は、図４に示した「インターフェイスの初期化実行期間」に、ホスト装置が、スレーブ装置とのインターフェイスの初期化を行う動作である。
　まず、ホスト装置３００は、スレーブ装置（ＳＤカード）が挿入されているか否かを判定する（ＳＴ１０１）。この判定は、例えば、ホスト装置３００が有するＳＤカード用コネクタに設けられた抜去検知部が、スレーブ装置が抜き差しされたか否かを検知することによって行われる。
　ホスト装置３００は、スレーブ装置が挿入されていない場合（ＳＴ１０１：ＮＯ）、ＳＴ１０１の動作を再び行う。
　ホスト装置３００は、スレーブ装置が挿入されている場合（ＳＴ１０１：ＹＥＳ）、スレーブ装置に電源を供給する（ＳＴ１０２）。
　なお、ホスト装置３００がスレーブ装置に電源を供給するタイミングは、省電力化のため、スレーブ装置が挿入されたことを検出した後とする処理手順が一般的であるが、スレーブ装置が挿入されたことを検出する前にホスト装置がスレーブ装置に電源を供給しても良い。
　次に、ホスト装置３００は、スレーブ装置への電源供給開始から所定時間ｔＩＤの経過を待ち、インターフェイス識別開始時刻ｔＩＤ以降に、ＰＩＮ＃９、つまり、識別信号用ラインの信号レベルを確認する（ＳＴ１０３）。
　ホスト装置３００は、ＰＩＮ＃９の信号レベルがＬだった場合（ＳＴ１０４：ＹＥＳ）、挿入されているスレーブ装置がＰＣＩｅ　Ｉ／Ｆの規格に対応していると判定し、ＰＣＩｅ　Ｉ／Ｆで初期化を行う（ＳＴ１０７）。そして、初期化の動作フローは終了する。
　一方、ホスト装置３００は、ＰＩＮ＃９の信号レベルがＬでなかった場合（ＳＴ１０４：ＮＯ）、挿入されているスレーブ装置がＰＣＩｅ　Ｉ／Ｆの規格に対応していない、と判定する。この場合、ホスト装置は、スレーブ装置がＵＨＳ－ＩＩ　Ｉ／Ｆの規格に対応しているか否かを確認するため領域Ｒ１の端子群（ＰＩＮ＃１～ＰＩＮ＃９）を介してレガシーＩ／Ｆのコマンドを発行する（ＳＴ１０５）。
　ホスト装置３００は、ＳＴ１０５で発行したコマンドに対するスレーブ装置（ＳＤカード）からの応答（レスポンス）を確認して、スレーブ装置がＵＨＳ－ＩＩ　Ｉ／Ｆの規格に対応している場合（ＳＴ１０６：ＹＥＳ）、ＵＨＳ－ＩＩ　Ｉ／Ｆで初期化を行う（ＳＴ１０８）。そして、初期化の動作フローは終了する。
　ホスト装置３００は、ＳＴ１０５で発行したコマンドに対するスレーブ装置（ＳＤカード）からの応答（レスポンス）を確認して、スレーブ装置がＵＨＳ－ＩＩ　Ｉ／Ｆの規格に対応していない場合（ＳＴ１０６：ＮＯ）、レガシーＩ／Ｆで初期化を行う（ＳＴ１０９）。そして、初期化の動作フローは終了する。
　以上の動作フローにより、ホスト装置は、挿入されたスレーブ装置がサポートするインターフェイスを判定し、判定に応じた初期化を行うことができる。
　［１－３．効果］
　実施の形態１によれば、スレーブ装置１００は、レガシーＩ／Ｆ（第１のインターフェイス）及びＰＣＩｅ　Ｉ／Ｆ（第２のインターフェイス）の少なくとも一方でホスト装置と接続されるスレーブ装置であって、レガシーＩ／Ｆ（第１のインターフェイス）及びＵＨＳ－ＩＩ　Ｉ／Ｆ（第３のインターフェイス）の少なくとも一方で接続するスレーブ装置のＰＩＮ＃１～ＰＩＮ＃９（第１の端子群）およびＰＩＮ＃１０～ＰＩＮ＃１７（第２の端子群）と同一の位置に設けられるＰＩＮ＃１～ＰＩＮ＃９（第１の端子群）およびＰＩＮ＃１０～ＰＩＮ＃１７（第２の端子群）を備る。レガシーＩ／Ｆ（第１のインターフェイス）が、ＰＩＮ＃１～ＰＩＮ＃９（第１の端子群）に割り当てられ、ＰＣＩｅ　Ｉ／Ｆ（第２のインターフェイス）もしくはＵＨＳ－ＩＩ　Ｉ／Ｆ（第３のインターフェイス）がＰＩＮ＃１０～ＰＩＮ＃１７（第２の端子群）に割り当てられる。
　この構成において、ＰＣＩｅ　Ｉ／Ｆ対応のスレーブ装置とＵＨＳ－ＩＩ　Ｉ／Ｆ対応のスレーブ装置が共通で備えるレガシーＩ／Ｆ（ＰＩＮ＃１～ＰＩＮ＃９）の特定の端子を介して、スレーブ装置がＰＣＩｅ　Ｉ／Ｆに対応しているか否かをホスト装置に識別させるための信号を出力するようにしたので、識別信号用の端子を新たに追加することなく、ホスト装置が容易にＰＣＩｅ　Ｉ／Ｆに対応しているか否かの識別が可能になる。
　また、スレーブ装置１００は、インターフェイスの初期化が完了した後、ＰＩＮ＃９を介して、リセットを要求する信号、参照クロック信号を要求する信号、電力管理のための信号、または、割り込み信号等の信号の送受信を行うことができるため、ＰＩＮ＃１０～ＰＩＮ＃１７の信号の送受信を補助することができ、高速なデータ伝送が実現できる。
　なお、実施の形態１では、ＰＩＮ＃９を信号の送受信を行う端子として用いる場合について説明したが、本開示はこれに限定されない。電源端子、グランド端子を除く領域Ｒ１（第１の列）の端子であれば、例えば、ＰＩＮ＃７や、ＰＩＮ＃８であっても良い。
　（実施の形態２）
　［２－１．スレーブ装置のピン配置］
　図６は、実施の形態２に係るホスト装置とスレーブ装置が接続されたリムーバブルシステムの識別信号用ラインにおける構成を説明したブロック図である。実施の形態２に係るスレーブ装置２００のピン配置は、図１に示したスレーブ装置１００のピン配置と同様であるので、詳細な説明は省略する。
　［２－２．リムーバブルシステムの構成及び動作］
　［２－２－１．構成］
　スレーブ装置２００は、識別信号用ライン４００に接続する出力バッファ２０１と、入力バッファ２０２と、ホスト装置５００からのリセット要求信号用ライン４０１に接続する出力バッファ２０３と、入力バッファ２０４と、Ｉ／Ｆ部２０５と、ホスト装置５００から供給される第１の電源を受けて、入力電圧や出力電流が変わっても常に一定の電圧を出力する、又は、第１の電源を必要な回路部に分配する第１電圧制御部／電源分岐部２０６と、ホスト装置５００から供給される第２の電源を受けて、入力電圧や出力電流が変わっても常に一定の電圧を出力する、又は、第２の電源を必要な回路部に分配する第２電圧制御部／電源分岐部２０７とを有する。
　なお、第１電圧制御部／電源分岐部２０６、および、第２電圧制御部／電源分岐部２０７は、入力電圧や出力電流が変わっても常に一定の電圧を出力する機能を有さず、例えば、ホスト装置５００から供給される電源を直接、必要な回路部に分配しても良い。
　ホスト装置５００は、識別信号用ライン４００に接続する出力バッファ５０１と、入力バッファ５０２と、スレーブ装置２００へのリセット要求信号用ライン４０１に接続する出力バッファ５０３と、入力バッファ５０４と、Ｉ／Ｆ部５０５と、Ｉ／Ｆ判定部５０６と、スレーブ装置２００に１系統もしくは２系統もしくは３系統の電源を供給する電源供給部５０７と、プルアップ抵抗５０８と、プルアップ抵抗５０９とを有する。
　なお、実施の形態２においては、ホスト装置５００が２系統の電源をスレーブ装置２００に供給する例につい説明するが、あくまで一例であり、本開示はこれに限定されない。ホスト装置とスレーブ装置の組み合わせによっては、ホスト装置が１系統の電源を供給、もしくは、３系統の電源を供給しても良い。
　スレーブ装置２００およびホスト装置５００は、スレーブ装置２００への電源投入後、識別信号用ライン４００において、信号の送受信を行うことにより、ホスト装置５００は、スレーブ装置２００がＰＣＩｅに対応しているか否かを識別する。
　なお、識別信号用ライン４００における信号の送受信については後述する。
　また、Ｉ／Ｆ部２０５とＩ／Ｆ部５０５とは、スレーブ装置２００のＰＩＮ＃１～ＰＩＮ＃１７全てを介して接続しているが、ＰＩＮ＃１、ＰＩＮ＃４、ＰＩＮ＃９、ＰＩＮ＃１４以外は図示を省略している。
　なお、実施の形態２では、識別信号用ライン４００に領域Ｒ１（第１の列）のＰＩＮ＃９を使用する例について説明するが、あくまで一例であり、本開示はこれに限定されない。電源端子、グランド端子を除く領域Ｒ１（第１の列）の端子であれば、例えば、ＰＩＮ＃７や、ＰＩＮ＃８であっても良い。
　また、ホスト装置５００における出力バッファ５０１は、ＰＩＮ＃９の電圧レベルを変化させる機能を有し、入力バッファ５０２は、ＰＩＮ＃９の電圧レベルをＩ／Ｆ部５０５に伝える機能を有する。
　同様に、ホスト装置５００における出力バッファ５０３は、ＰＩＮ＃１の電圧レベルを変化させる機能を有し、入力バッファ５０４は、ＰＩＮ＃１の電圧レベルをＩ／Ｆ部５０５に伝える機能を有する。
　Ｉ／Ｆ判定部５０６は、スレーブ装置２００がＰＣＩｅ　Ｉ／Ｆの規格に対応するか否かを判定する機能を有する。
　スレーブ装置２００における出力バッファ２０１は、ＰＩＮ＃９の電圧レベルを変化させる機能を有し、入力バッファ２０２は、ＰＩＮ＃９の電圧レベルをＩ／Ｆ部２０５に伝える機能を有する。
　同様に、スレーブ装置２００における出力バッファ２０３は、ＰＩＮ＃１の電圧レベルを変化させる機能を有し、入力バッファ２０４は、ＰＩＮ＃１の電圧レベルをＩ／Ｆ部２０５に伝える機能を有する。
　［２－２－２．信号の流れ］
　図７は、実施の形態２に係る識別信号用ラインにおける信号の一例を示す図である。
　図７の縦軸は、識別信号用ライン４００（ＰＩＮ＃９）、リセット要求信号用ライン４０１（ＰＩＮ＃１）、参照クロック信号（ＰＩＮ＃７，ＰＩＮ＃８）、夫々における信号電圧を示し、また、第１の電源（ＶＤＤ１＝３．３V）、第２の電源（ＶＤＤ２＝１．８Ｖ）、夫々における電源電圧を示す。また、図７の横軸は、時間を示している。
　ホスト装置５００は、スレーブ装置２００が挿入されたことを検知した後、リセット要求信号（ＰＩＮ＃１）を出力バッファ５０３でＬレベルに駆動し、同様に、参照クロック信号（ＰＩＮ＃７，ＰＩＮ＃８）を出力バッファ（図は省略）でＬレベルに駆動し、また、Ｉ／Ｆ識別信号（ＰＩＮ＃９）をプルアップ抵抗５０８（図６参照）によりハイレベル（Ｈレベル）にプルアップして、スレーブ装置２００に第１の電源を供給する。
　ホスト装置５００は、リセット要求信号（ＰＩＮ＃１）がＬレベルで、Ｉ／Ｆ識別信号（ＰＩＮ＃９）がＨレベルであることを確認して、スレーブ装置２００に第２の電源を供給する。
　ＰＣＩｅ　Ｉ／Ｆに対応したスレーブ装置２００は第２の電源が供給され、リセット要求信号（ＰＩＮ＃１）がＬレベルであることを検出すると、第２の電源が供給されて以降、所定時間Ｔ１以内にＩ／Ｆ識別信号（ＰＩＮ＃９）をＬレベルへドライブする（図７参照）。
　一方、ＰＣＩｅ　Ｉ／Ｆに対応しないＵＨＳ－ＩＩ　Ｉ／Ｆ対応のスレーブ装置，および、ＰＣＩｅ　Ｉ／Ｆにも、ＵＨＳ－ＩＩ　Ｉ／Ｆにも対応しないレガシーＩ／Ｆのみを備えたスレーブ装置は、電源が供給されて以降、インターフェイスの初期化の実行が完了するまで、Ｉ／Ｆ識別信号（ＰＩＮ＃９）をＬレベルに駆動することは無い。よって、識別信号用ラインはホスト装置５００のプルアップ抵抗５０８によりＨレベルに保持される（図７参照）。
　ホスト装置５００は、スレーブ装置２００への電源供給開始から所定時間Ｔ１の経過を待ち、Ｉ／Ｆ識別信号用ラインの信号レベルを確認し、信号がＬレベル（信号電圧が０Ｖ）の場合に、スレーブ装置２００がＰＣＩｅ　Ｉ／Ｆに対応していると判断する。
　なお、本開示において、信号がＬレベルであるとは、信号の電圧が０Ｖおよびその近傍にある状態であることをいい、通常０を意味する。一方、信号がＨレベルであるとは、信号の電圧がＬレベルより高く、かつＬレベルの信号と容易に識別が可能な状態であることをいい、通常１を意味する。
　ホスト装置５００はＩ／Ｆ識別信号用ライン（ＰＩＮ＃９）における信号レベルがＬレベルの場合には、スレーブ装置２００がＰＣＩｅ　Ｉ／Ｆに対応していると判断し、スレーブ装置２００への電源供給開始から所定時間Ｔ２以降で、かつ、参照クロックが安定供給されてからＴ３以降に、リセット要求信号（ＰＩＮ＃１）の出力バッファ５０３によるＬレベルへの駆動を停止する。
　その後、ホスト装置５００は、図７に示されるインターフェイスの初期化実行期間に、ＰＣＩｅ　Ｉ／Ｆの初期化を実行する。
　ＰＣＩｅ　Ｉ／Ｆの初期化は、スレーブ装置２００の領域Ｒ２（第２の列）に設けられるＰＩＮ＃１０～ＰＩＮ＃１７を介して形成された信号線を用いて行われる。
　なお、ＰＣＩｅ　Ｉ／Ｆの初期化は、スレーブ装置２００の領域Ｒ２（第２の列）に設けられるＰＩＮ＃１０～ＰＩＮ＃１７を介して形成された信号線のみならず、スレーブ装置２００の領域Ｒ１（第１の列）に設けられるＰＩＮ＃１～ＰＩＮ＃９の一部を使用しても良い。
　スレーブ装置２００は、ホスト装置５００がＰＣＩｅ　Ｉ／Ｆの初期化を行う過程で、Ｉ／Ｆ識別信号（ＰＩＮ＃９）のＬレベルへの駆動を停止し、これにより、識別信号用ラインはホスト装置５００のプルアップ抵抗５０８によりＨレベルに保持される。
　なお、図７に示す信号は、あくまで一例であり、本開示はこれに限定されない。また、ＰＣＩｅ　Ｉ／Ｆに対応したスレーブ装置２００が識別信号用ラインをＬレベルにドライブする例で説明したが、ホスト装置５００とスレーブ装置２００が、識別信号用ラインを用いてハンドシェイクを行うことによりＰＣＩｅ　Ｉ／Ｆ識別を行っても良い。
　［２－２－３．初期化処理］
　図８は、実施の形態２に係るホスト装置の初期化処理の一例を示すフローチャートである。
　図８に示すＳＴ２０７、ＳＴ２１０の動作は、図７に示した「インターフェイスの初期化実行期間」に、ホスト装置５００が、スレーブ装置とのインターフェイスの初期化を行う動作である。
　まず、ホスト装置５００は、スレーブ装置（ＳＤカード）が挿入されているか否かを判定する（ＳＴ２０１）。この判定は、例えば、ホスト装置が有するＳＤカード用コネクタに設けられた抜去検知部が、スレーブ装置が抜き差しされたか否かを検知することによって行われる。
　ホスト装置５００は、スレーブ装置が挿入されていない場合（ＳＴ２０１：ＮＯ）、ＳＴ２０１の動作を再び行う。
　ホスト装置５００は、スレーブ装置が挿入されている場合（ＳＴ２０１：ＹＥＳ）、リセット要求信号（ＰＩＮ＃１）を出力バッファ５０３（図６参照）でＬレベルに駆動し、同様に、参照クロック信号（ＰＩＮ＃７，ＰＩＮ＃８）を出力バッファ（図６、図８では省略）でＬレベルに駆動し、また、Ｉ／Ｆ識別信号（ＰＩＮ＃９）をプルアップ抵抗５０８（図６参照）によりＨレベルにプルアップして、スレーブ装置に第１の電源を供給する（ＳＴ２０２）。
　なお、ホスト装置５００がスレーブ装置に電源を供給するタイミングは、省電力化のため、スレーブ装置が挿入されたことを検出した後とする処理手順が一般的であるが、スレーブ装置が挿入されたことを検出する前にホスト装置がスレーブ装置に電源を供給しても良い。
　次に、ホスト装置５００は、リセット要求信号（ＰＩＮ＃１）がＬレベルで、Ｉ／Ｆ識別信号（ＰＩＮ＃９）がＨレベルであることを確認して、スレーブ装置２００に第２の電源を供給する。
　その後、ホスト装置５００は、スレーブ装置への第２の電源供給開始から所定時間Ｔ１の経過を待って、Ｉ／Ｆ識別信号用ライン（ＰＩＮ＃９）の信号レベルを確認する（ＳＴ２０４）。
　ホスト装置５００は、Ｉ／Ｆ識別信号（ＰＩＮ＃９）の信号レベルがＬだった場合（ＳＴ２０５：ＹＥＳ）、挿入されているスレーブ装置がＰＣＩｅ　Ｉ／Ｆの規格に対応していると判定し、ＰＣＩｅ　Ｉ／Ｆで初期化を行って（ＳＴ２０７）、ＰＣＩｅ　Ｉ／Ｆ初期化に成功する（ＳＴ２０８：ＹＥＳ）と、初期化の動作フローは終了する。
　ＰＣＩｅ　Ｉ／Ｆ初期化に失敗した場合（ＳＴ２０８：ＮＯ）には、スレーブ装置にクロック（ＳＤＣＬＫ（ＰＩＮ＃５））を供給（ＳＴ２０９）して、ＳＤ　Ｉ／Ｆの初期化を行い（ＳＴ２１０）、初期化の動作フローは終了する。
　一方、ホスト装置５００は、Ｉ／Ｆ識別信号（ＰＩＮ＃９）の信号レベルがＬでなかった場合（ＳＴ２０５：ＮＯ）、挿入されているスレーブ装置がＰＣＩｅ　Ｉ／Ｆの規格に対応していない、と判定する。この場合、ホスト装置５００は、スレーブ装置にクロック（ＳＤＣＬＫ（ＰＩＮ＃５））を供給（ＳＴ２０９）して、ＳＤ　Ｉ／Ｆの初期化を行い（ＳＴ２１０）、初期化の動作フローは終了する。
　以上の動作フローにより、ホスト装置５００は、挿入されたスレーブ装置がサポートするインターフェイスを判定し、判定に応じた初期化を行うことができる。
　［２－４．効果］
　実施の形態２によれば、スレーブ装置２００は、レガシーＩ／Ｆ（第１のインターフェイス）及びＰＣＩｅ　Ｉ／Ｆ（第２のインターフェイス）の少なくとも一方でホスト装置５００と接続されるスレーブ装置２００であって、レガシーＩ／Ｆ（第１のインターフェイス）及びＵＨＳ－ＩＩ　Ｉ／Ｆ（第３のインターフェイス）の少なくとも一方で接続するスレーブ装置２００のＰＩＮ＃１～ＰＩＮ＃９（第１の端子群）およびＰＩＮ＃１０～ＰＩＮ＃１７（第２の端子群）と同一の位置に設けられるＰＩＮ＃１～ＰＩＮ＃９（第１の端子群）およびＰＩＮ＃１０～ＰＩＮ＃１７（第２の端子群）を備える。レガシーＩ／Ｆ（第１のインターフェイス）が、ＰＩＮ＃１～ＰＩＮ＃９（第１の端子群）に割り当てられ、ＰＣＩｅ　Ｉ／Ｆ（第２のインターフェイス）もしくはＵＨＳ－ＩＩ　Ｉ／Ｆ（第３のインターフェイス）がＰＩＮ＃１０～ＰＩＮ＃１７（第２の端子群）に割り当てられる。
　この構成において、ＰＣＩｅ　Ｉ／Ｆ対応のスレーブ装置２００とＵＨＳ－ＩＩ　Ｉ／Ｆ対応のスレーブ装置２００が共通で備えるレガシーＩ／Ｆ（ＰＩＮ＃１～ＰＩＮ＃９）の特定の端子を介して、スレーブ装置２００がＰＣＩｅ　Ｉ／Ｆに対応しているか否かをホスト装置５００に識別させるための信号を出力するようにしたので、識別信号用の端子を新たに追加することなく、ホスト装置５００が容易にＰＣＩｅ　Ｉ／Ｆに対応しているか否かの識別が可能になる。
　また、スレーブ装置２００は、インターフェイスの初期化が完了した後、ＰＩＮ＃９を介して、リセットを要求する信号、参照クロック信号を要求する信号、電力管理のための信号、または、割り込み信号の送受信を行うことができる。これにより、ＰＩＮ＃１０～ＰＩＮ＃１７の信号の送受信を補助することができ、高速なデータ伝送が実現できる。
　なお、実施の形態２では、ＰＩＮ＃９を信号の送受信を行う端子として用いる場合について説明したが、本開示はこれに限定されない。電源端子、グランド端子を除く領域Ｒ１（第１の列）の端子であれば、例えば、ＰＩＮ＃７や、ＰＩＮ＃８であっても良い。
　（実施の形態３）
　［３－１．実施の形態３にかかるスレーブ装置のピン配置］
　図９は、実施の形態３に係るスレーブ装置６００のピン配置の一例を示す図である。
　図９に示すスレーブ装置６００は、ホスト装置とのインターフェイスとして、ＰＣＩｅインターフェイス（以下、ＰＣＩｅ　Ｉ／Ｆと略記する）、ＵＨＳ－ＩＩ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｓｐｅｅｄ－ＩＩ）インターフェイス（以下、ＵＨＳ－ＩＩ　Ｉ／Ｆと略記する）および３．３Ｖシングルエンドのインターフェイス（以下、レガシーＩ／Ｆと略記する）の規格に対応するＳＤカードである。
　図９に示すスレーブ装置６００には、電源ライン又は信号ラインにそれぞれ対応する１８個の端子（ＰＩＮ＃１～ＰＩＮ＃１８）が配置されている。スレーブ装置１００のＰＩＮ＃１～ＰＩＮ＃１７は、それぞれ、図１におけるスレーブ装置１００のＰＩＮ＃１～ＰＩＮ＃１７と同じ位置に設けられる。
　そして、ＰＩＮ＃１～ＰＩＮ＃１７は、スレーブ装置６００がホスト装置へ挿入される挿入方向（矢印Ｘ）に対して、略垂直な第１の列、及び、第１の列よりも挿入方向に対して手前にある第２の列に２列で配置される。
　具体的には、ＰＩＮ＃１～ＰＩＮ＃９は、スレーブ装置６００の前端側の領域Ｒ１（第１の列）に設けられ、ＰＩＮ＃１０～ＰＩＮ＃１７は、領域Ｒ１と異なる領域Ｒ２（第２の列）に設けられる。領域Ｒ１内のＰＩＮと領域Ｒ２内のＰＩＮとは２列に列を為している。
　領域Ｒ１の端子群は、レガシーＩ／Ｆのピン配置（図示省略）と同じ配置の端子群である。領域Ｒ２の端子群は、ＵＨＳ－ＩＩ　Ｉ／ＦまたはＰＣＩｅ　Ｉ／Ｆの規格に対応する端子群である。
　そして、スレーブ装置６００のＰＩＮ＃１８は、スレーブ装置２００のＰＩＮ＃１～ＰＩＮ＃１７と異なる位置に設けられる。
　具体的には、ＰＩＮ＃１０～ＰＩＮ＃１７が設けられる列の延長上の端の空いている領域に設けられる。
　なお、図９に示すＰＩＮ＃１８の位置は、あくまで一例であり、本開示はこれに限定されない。
　また、スレーブ装置６００が、スレーブ装置６００のＰＩＮ＃１～ＰＩＮ＃１７と異なる位置に、１つのＰＩＮ（ＰＩＮ＃１８）を有する例について説明したが、本開示はこれに限定されない。スレーブ装置１００は、スレーブ装置６００のＰＩＮ＃１～ＰＩＮ＃１７と異なる位置に、２つ以上のＰＩＮを有していても良い。
　スレーブ装置６００は、ホスト装置との接続時に、ＰＩＮ＃１８を介した信号線を形成する。そして、スレーブ装置６００とホスト装置は、例えば、ＰＩＮ＃１８を介した信号線において、ＰＣＩｅ　Ｉ／Ｆの規格に対応することを示す識別信号の送受信を行う。
　以下、ＰＩＮ＃１８を介した信号線を「識別信号用ライン」と記載する。また、スレーブ装置６００とホスト装置とは、インターフェイスの初期化が完了した後、識別信号用ラインにおいて、種々の信号（例えば、制御信号）の送受信を行う。
　例えば、スレーブ装置６００とホスト装置は、識別信号用ラインにおいて、リセットを要求する信号、参照クロック信号を要求する信号、電力管理のための信号、または、割り込み信号の送受信を行っても良い。
　［３－２．リムーバブルシステムの構成及び動作］
　［３－２－１．構成］
　図１０は、実施の形態３に係るホスト装置７００とスレーブ装置６００が接続されたリムーバブルシステムの識別信号用ラインにおける構成を説明したブロック図である。
　なお、図示は省略するが、ホスト装置７００とスレーブ装置６００との接続時、スレーブ装置６００のＰＩＮ＃１～ＰＩＮ＃１７を介した信号線も形成されている。
　スレーブ装置６００は、識別信号用ライン４０４に接続する出力バッファ６０１と、入力バッファ６０２と、Ｉ／Ｆ部６０３とを有する。
　ホスト装置７００は、識別信号用ライン４０４に接続する出力バッファ７０１と、入力バッファ７０２と、Ｉ／Ｆ部７０３と、Ｉ／Ｆ判定部７０４と、プルアップ抵抗７０５とを有する。
　スレーブ装置６００とホスト装置７００は、識別信号用ライン４０４において、信号の送受信を行うことにより、ホスト装置７００は、スレーブ装置６００がＰＣＩｅに対応しているか否かを識別する。
　なお、識別信号用ライン４０４における信号の送受信については後述する。
　また、Ｉ／Ｆ部６０３とＩ／Ｆ部７０３とは、スレーブ装置６００のＰＩＮ＃１～ＰＩＮ＃１７を介した信号線（図示省略）を介しても接続している。
　また、ホスト装置７００における出力バッファ７０１は、ＰＩＮ＃１８の電圧レベルを変化させる電圧制御部の機能を有する。
　Ｉ／Ｆ判定部７０４は、スレーブ装置６００がＰＣＩｅ　Ｉ／Ｆの規格に対応するか否かを判定する機能を有する。
　［３－２－２．信号の流れ］
　図１１は、実施の形態３に係る識別信号用ライン４０４における信号の一例を示す図である。
　図１１の縦軸は、識別信号用ライン、つまり、ＰＩＮ＃１８における信号電圧を示し、横軸は、時間を示す。
　識別信号用ラインでは、電源投入後、プルアップ抵抗７０５（図１０参照）によりハイレベル（Ｈレベル）にプルアップされている。そして、ホスト装置７００は、スレーブ装置６００が挿入されたことを検知した後、スレーブ装置６００のインターフェイスの識別を開始する。ホスト装置７００は、インターフェイス識別開始時刻から所定期間、識別信号用ラインの信号をローレベル（Ｌレベル）にドライブする。
　なお、本開示において、信号がＬレベルであるとは、信号の電圧が０Ｖ及びその近傍にある状態であることをいい、通常０を意味する。一方、信号がＨレベルであるとは、信号の電圧がＬレベルより高く、かつＬレベルの信号と容易に識別が可能な状態であることをいい、通常１を意味する。
　ホスト装置７００は、所定期間、Ｌレベルへドライブした後、ドライブを停止する。
　ドライブを停止した後の信号のレベル（信号電圧）は、ホスト装置７００のプルアップ抵抗７０５によりＨレベルへ戻る。
　スレーブ装置６００は、ホスト装置７００が識別信号用ライン４０４においてＬレベルへドライブしたことを検知した場合、所定期間、識別信号用ラインの信号をＬレベルへドライブする。
　スレーブ装置６００は、所定期間、Ｌレベルへドライブした後、ドライブを停止する。ドライブを停止した後の信号のレベル（信号電圧）は、ホスト装置７００のプルアップ抵抗７０５によりＨレベルへ戻る。
　ホスト装置７００は、スレーブ装置が識別信号用ラインにおいてＬレベルへドライブしたことを検知した場合、挿入されたスレーブ装置がＰＣＩｅＩ／Ｆの規格に対応していると判定する。
　ホスト装置７００は、識別信号用ラインにおいて、スレーブ装置に対して図８に示すようなＨレベルとＬレベルを切替えることによるハンドシェイクを実行し、スレーブ装置がＰＣＩｅ　Ｉ／Ｆの規格に対応しているか否かを判定する。
　ホスト装置７００は、スレーブ装置がＰＣＩｅ　Ｉ／Ｆの規格に対応している、と判定した場合、識別信号用ライン４０４および／または他の信号線において、ＰＣＩｅ　Ｉ／Ｆを利用したインターフェイスの初期化を行い、データ信号の送受信を行う。
　一方で、ホスト装置７００は、スレーブ装置がＰＣＩｅ　Ｉ／Ｆの規格に対応していない、と判定した場合、他の信号線において、スレーブ装置がサポートするインターフェイスを判定する。
　この場合、ホスト装置７００とスレーブ装置との間に、識別信号用ラインが形成されないため、ホスト装置７００が、Ｌレベルへドライブした後、スレーブ装置がＬレベルへドライブしない。
　つまり、ホスト装置７００が、Ｌレベルへドライブした後、Ｈレベルを維持することになる。このような場合、ホスト装置７００は、スレーブ装置がＰＣＩｅ　Ｉ／Ｆの規格に対応していない、と判定する。
　なお、図１１に示す信号は、あくまで一例であり、本開示はこれに限定されない。また、ハンドシェイクの手順についても、あくまで一例であり、本開示はこれに限定されない。
　［３－２－３．初期化処理］
　図１２は、実施の形態３に係るホスト装置７００の初期化処理の一例を示すフローチャートである。
　図１２に示す動作は、ホスト装置７００が、スレーブ装置とのインターフェイスの初期化を行う動作である。
　まず、ホスト装置７００は、スレーブ装置が挿入されているか否かを判定する（ＳＴ３０１）。
　この判定は、例えば、ホスト装置７００が有する抜去検知部が、スレーブ装置が抜き差しされたか否かを検知することによって行われる。
　ホスト装置７００は、スレーブ装置が挿入されていない場合（ＳＴ３０１：ＮＯ）、ＳＴ３０１の動作を再び行う。
　ホスト装置７００は、スレーブ装置が挿入されている場合（ＳＴ３０１：ＹＥＳ）、ＰＩＮ＃１８を介した、つまり、識別信号用ラインにおける、ハンドシェイクを実行する（ＳＴ３０２）。
　次に、ホスト装置７００は、ＰＩＮ＃１８を介した、識別信号用ラインにおけるスレーブ装置とのハンドシェイクに成功したか否かを判定する（ＳＴ３０３）。
　この判定は、例えば、スレーブ装置から所定の信号が返ってきたか否かに基づいて行われる。
　ホスト装置７００は、ハンドシェイクに成功した場合（ＳＴ３０３：ＹＥＳ）、挿入されているスレーブ装置がＰＣＩｅ　Ｉ／Ｆの規格に対応していると判定し、ＰＣＩｅＩ／Ｆで初期化を行う（ＳＴ３０４）。そして、初期化の動作フローは終了する。
　一方、ホスト装置７００は、ハンドシェイクに成功しなかった場合（ＳＴ３０３：ＮＯ）、挿入されているスレーブ装置がＰＣＩｅＩ／Ｆの規格に対応していない、と判定する。この場合、ホスト装置７００は、スレーブ装置がＵＨＳ－ＩＩＩ／Ｆの規格に対応しているか否かを判定する（ＳＴ３０５）。
　ホスト装置７００は、スレーブ装置がＵＨＳ－ＩＩ　Ｉ／Ｆの規格に対応している場合（ＳＴ３０５：ＹＥＳ）、ＵＨＳ－ＩＩ　Ｉ／Ｆで初期化を行う（ＳＴ３０６）。そして、初期化の動作フローは終了する。
　ホスト装置７００は、スレーブ装置がＵＨＳ－ＩＩＩ／Ｆの規格に対応していない場合（ＳＴ３０５：ＮＯ）、レガシーＩ／Ｆで初期化を行う（ＳＴ３０７）。そして、初期化の動作フローは終了する。
　以上の動作フローにより、ホスト装置７００は、挿入されたスレーブ装置がサポートするインターフェイスを判定し、判定に応じた初期化を行うことができる。
　［３－３．効果］
　実施の形態３によれば、スレーブ装置６００は、ＰＣＩｅ　Ｉ／Ｆ（第１のインターフェイス）でホスト装置と接続されるスレーブ装置であって、ＵＨＳ－ＩＩ　Ｉ／Ｆ（第２のインターフェイス）で接続するＰＩＮ＃１～ＰＩＮ＃１７と、ＰＩＮ＃１～ＰＩＮ＃１７と異なる位置に設けられ、スレーブ装置２００がＰＣＩｅ　Ｉ／Ｆに対応しているか否かの判定に用いられるＰＩＮ＃１８（第２の端子）とを備える。
　この構成により、スレーブ装置６００は、ＰＩＮ＃１８を介して、対応するインターフェイスをホスト装置７００に識別させるための信号の送受信を行うことができるため、スレーブ装置がＰＣＩｅ　Ｉ／Ｆでホスト装置に接続しているか否かをホスト装置が容易に識別することができる。
　また、スレーブ装置６００は、インターフェイスの初期化が完了した後、ＰＩＮ＃１８を介して、リセットを要求する信号、参照クロック信号を要求する信号、電力管理のための信号、または、割り込み信号等の信号の送受信を行うことができるため、ＰＩＮ＃１～ＰＩＮ＃１７の信号の送受信を補助することができ、高速なデータ伝送が実現できる。
　なお、本実施の形態では、ＰＩＮ＃１８（第２の端子）を信号の送受信を行う端子として用いる場合について説明したが、本開示はこれに限定されない。
　ＰＩＮ＃１８（第２の端子）は、ホスト装置７００からスレーブ装置６００に電源を供給する端子として用いられても良い。
　以下、ＰＩＮ＃１８がホスト装置からスレーブ装置に電源を供給する端子として用いられる場合を、実施の形態４として説明する。
　（実施の形態４）
　［４－１．スレーブ装置のピン配置］
　　実施の形態４に係るスレーブ装置８００のピン配置は、図６に示したスレーブ装置６００のピン配置と同様であるので、詳細な説明は省略する。
　［４－２．リムーバブルシステムの構成及び動作］
　［４－２－１．構成］
　図１３は、実施の形態４に係るホスト装置９００とスレーブ装置８００が接続されたリムーバブルシステムの構成を説明したブロック図である。
　図１３には、スレーブ装置８００とホスト装置９００との接続時に形成され、スレーブ装置８００のＰＩＮ＃４を介して電源が供給される信号線であるＶＤＤ１ライン４０２と、ＰＩＮ＃９を介したＤＡＴ２ライン４００が示されている。
　また、図１３には、スレーブ装置８００のＰＩＮ＃１８を介した信号線４０４も示されている。上述のように、実施の形態４では、ＰＩＮ＃１８がホスト装置９００からスレーブ装置８００に電源を供給する端子として用いられる。以下では、信号線４０４をＶＤＤ３ライン４０４と記載する。
　なお、図示は省略するが、ホスト装置９００とスレーブ装置８００との接続時、スレーブ装置８００のＰＩＮ＃４、ＰＩＮ＃９、ＰＩＮ＃１８以外の端子を介した信号線も形成されている。
　スレーブ装置８００は、ＤＡＴ２ライン４００に接続する出力バッファ８０１と、入力バッファ８０２と、Ｉ／Ｆ部８０３とを有する。
　また、スレーブ装置８００は、ＶＤＤ１ライン４０２においてホスト装置９００から供給される３．３Ｖの電源をＩ／Ｆ部８０３等に供給する第１電圧制御部／電源分岐部８０４と、ＶＤＤ３ライン４０４においてホスト装置９００から供給される１．２Ｖの電源をＩ／Ｆ部８０３等に供給する第２電圧制御部／電源分岐部８０５とを有する。
　ホスト装置９００は、ＤＡＴ２ライン４００に接続する出力バッファ９０１と、入力バッファ９０２と、Ｉ／Ｆ部９０３と、Ｉ／Ｆ判定部９０４と、プルアップ抵抗９０５とを有する。また、ホスト装置９００は、ＶＤＤ１ライン４０２においてスレーブ装置８００へ３．３Ｖの電源を供給する第１電源供給部９０６と、ＶＤＤ３ライン４０４においてスレーブ装置８００へ１．２Ｖの電源を供給する第２電源供給部９０７とを有する。
　第２電源供給部９０７は、ＰＩＮ＃１８の電圧レベルを変化させる電圧制御部の機能を有し、ＰＩＮ＃１８に電圧を印加して、スレーブ装置８００に電源を供給する。
　なお、実施の形態４においては、第１電源供給部９０６と第２電源供給部９０７とが独立した構造で説明したが、これに限定されず、実施の形態２における電源供給部のように一体の構造であっても良い。
　Ｉ／Ｆ判定部９０４は、スレーブ装置８００がＰＣＩｅＩ／Ｆの規格に対応するか否かを判定する機能を有する。
　ホスト装置９００は、例えば、図１３に示すように、ＰＩＮ＃４の信号線に３．３Ｖの電源を供給し、ＰＩＮ＃１８の信号線に１．２Ｖの電源を供給する。そして、スレーブ装置８００は、両方の電源が供給されていることを検知した場合に、例えば、以下に説明するようにして、ＰＩＮ＃９の信号線における信号を制御する。
　［４－２－２．信号の流れ］
　図１４は、実施の形態４に係る識別信号用ラインにおける信号の一例を示す図である。
　図１４には、ＶＤＤ１ライン４０２、ＶＤＤ３ライン４０４、ＤＡＴ２ライン４００の信号の一例が示されている。各ラインの縦軸は、信号電圧を示し、横軸は、時間を示す。
　スレーブ装置８００がホスト装置９００に接続されると、ホスト装置９００は、ＰＩＮ＃４の信号線（ＶＤＤ１ライン４０２）に３．３Ｖの電源を供給し、ＰＩＮ＃１８の信号線（ＶＤＤ３ライン４０４）に１．２Ｖの電源を供給する。また、ＰＩＮ＃９の信号線（ＤＡＴ２ライン４００）では、信号のレベル（信号電圧）が、プルアップ抵抗９０５によりＨレベルにプルアップされる。
　スレーブ装置８００は、両方の電源が供給されていることを検知した場合、両方の電源が安定状態になった後、所定時間Ｔ（例えば、Ｔ＜２ｍｓｅｃ）以内にＰＩＮ＃９の信号線（ＤＡＴ２ライン４００）をＬレベルにドライブする。
　ホスト装置９００は、ＤＡＴ２ラインにおいて信号のレベル（信号電圧）がＬレベルとなったことを検知した場合、挿入されたスレーブ装置８００がＰＣＩｅ　Ｉ／Ｆの規格に対応していると判定する。その後、ホスト装置９００とスレーブ装置８００との間で、ＰＣＩｅ　Ｉ／Ｆの初期化が実行される。
　［４－３．効果］
　実施の形態４にて説明した構成により、スレーブ装置８００がＰＣＩｅＩ／Ｆでホスト装置に接続しているか否かをホスト装置が容易に識別することができる。
　なお、実施の形態４に示した電源の電圧は、あくまで一例であり、本開示はこれに限定されない。また、実施の形態４では、スレーブ装置８００が、両方の電源が供給されていることを検知した場合にＰＩＮ＃９の信号線（ＤＡＴ２ライン）をＬレベルにドライブする例について説明したが、本開示はこれに限定されない。スレーブ装置８００は、両方の電源が供給されていることを検知した場合に行う動作は、ＰＩＮ＃９以外の端子を介した動作であっても良い。
　［その他］
　なお、上記の各実施の形態では、スレーブ装置としてＳＤカードを用いる場合について説明したが、本開示はこれに限られず、コンパクトフラッシュ等の他のスレーブ装置にも適用できる。また、上記の各実施の形態では、新たに導入されるインターフェイスとしてＰＣＩｅ　Ｉ／Ｆを一例に挙げて説明したが、本開示はこれに限られない。
　本開示は、新たに導入されるインターフェイスをサポートするスレーブ装置およびホスト装置に用いるに好適である。
　１００、２００、６００、８００　スレーブ装置
　３００、５００、７００、９００　ホスト装置
　１０１、２０１、２０３、６０１、８０１　出力バッファ
　１０２、２０２、２０４、６０２、８０２　入力バッファ
　３０１、５０１、５０３、７０１、９０１　出力バッファ
　３０２、５０２、５０４、７０２、９０２　入力バッファ
　１０３、２０５、６０３、８０３　Ｉ／Ｆ部
　３０３、５０５、７０３、９０３　Ｉ／Ｆ部
　３０４、５０６、７０４、９０４　Ｉ／Ｆ判定部
　３０５、５０８、５０９、７０５、９０５　プルアップ抵抗
　５０７　電源供給部
　２０６、８０４　第１電圧制御部／電源分岐部
　２０７、８０５　第２電圧制御部／電源分岐部
　９０６　第１電源供給部
　９０７　第２電源供給部
　４００、４０４　信号線（識別信号用ライン等）

Claims (16)

  1. 　第１のインターフェイス及び第２のインターフェイスの少なくとも一方でホスト装置と接続されるスレーブ装置であって、
    　前記第２のインターフェイスと異なる第３のインターフェイスで接続する他のスレーブ装置の端子群と同一の位置に設けられ、前記第１のインターフェイスに用いる第１の端子群、および、前記第２のインターフェイスに用いる第２の端子群と、
    　スレーブ装置に電源が供給されてから予め定められた時間以内に、前記第１の端子群の予め定められた端子に、前記第２の端子群が前記第２のインターフェイスに対応しているか否かを前記ホスト装置に通知するための信号を出力する信号入出力部と、を備える
    　スレーブ装置。
  2. 　前記信号入出力部において、前記第２のインターフェイスに対応しているか否かを前記ホスト装置に通知するための信号を出力した後、前記第１の端子群の予め定められた端子を介して、制御信号を送信する、
    　請求項１に記載のスレーブ装置。
  3. 　前記制御信号は、前記ホスト装置に対して、リセットを要求する信号、参照クロック信号を要求する信号、電力管理のための信号、および、割り込み信号のいずれか少なくとも１つを送信する、
    　請求項２に記載のスレーブ装置。
  4. 　前記第２のインターフェイスは、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　ｅｘｐｒｅｓｓ）であり、前記第３のインターフェイスは、ＵＨＳ－ＩＩ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｓｐｅｅｄ　－　ＩＩ）である
    　請求項１から３のいずれか１項に記載のスレーブ装置。
  5. 　第１のインターフェイス及び第２のインターフェイスの少なくとも一方でホスト装置と接続されるスレーブ装置であって、
    　前記第２のインターフェイスと異なる第３のインターフェイスで接続する他のスレーブ装置の端子群と同一の位置に設けられ、前記第１のインターフェイスに用いる第１の端子群、および、前記第２のインターフェイスに用いる第２の端子群と、
    　スレーブ装置に電源が供給され、かつ、予め定められた第１の端子の信号レベルが所定のレベルであることを検出した場合に、
    　前記第１の端子群の、前記第１の端子とは異なる、第２の端子に、前記第２の端子群が前記第２のインターフェイスに対応しているか否かを前記ホスト装置に通知するための信号を出力する信号入出力部と、を備える
    　スレーブ装置。
  6. 　前記信号入出力部において、前記第２のインターフェイスに対応しているか否かを前記ホスト装置に通知するための信号を出力した後、前記第１の端子群の予め定められた端子を介して、制御信号を送信する、
    　請求項５に記載のスレーブ装置。
  7. 　　前記制御信号は、前記ホスト装置に対して、リセットを要求する信号、参照クロック信号を要求する信号、電力管理のための信号、および、割り込み信号のいずれか少なくとも１つを送信する、
    　請求項６に記載のスレーブ装置。
  8. 　前記第２のインターフェイスは、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　ｅｘｐｒｅｓｓ）であり、前記第３のインターフェイスは、ＵＨＳ－ＩＩ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｓｐｅｅｄ　－　ＩＩ）である
    　請求項５から７のいずれか１項に記載のスレーブ装置。
  9. 　第１のインターフェイスでホスト装置と接続されるスレーブ装置であって、
    　前記第１のインターフェイスと異なる第２のインターフェイスで接続する他のスレーブ装置の端子群と同一の位置に設けられる第１の端子群と、
    　前記第１の端子群と異なる位置に設けられ、前記スレーブ装置が前記第１のインターフェイスに対応しているか否かの判定に用いられる第２の端子と、を備える、
    　スレーブ装置。
  10. 　前記判定の後、前記第２の端子を介して、制御信号を送信する、
    　請求項９に記載のスレーブ装置。
  11. 　前記制御信号は、前記ホスト装置に対して、リセットを要求する信号、参照クロック信号を要求する信号、電力管理のための信号、および、割り込み信号のいずれか少なくとも１つを送信する、
    　請求項１０に記載のスレーブ装置。
  12. 　前記第２の端子を介して、電源が供給される、
    　請求項９に記載のスレーブ装置。
  13. 　前記第１の端子群は、前記スレーブ装置が前記ホスト装置へ挿入される挿入方向に対して、略垂直な第１の列、及び、前記第１の列よりも前記挿入方向に対して手前にある第２の列に２列で配置され、
    　前記第２の端子は、前記第２の列の延長上に設けられる、
    　請求項９に記載のスレーブ装置。
  14. 　前記第１のインターフェイスは、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔｅｘｐｒｅｓｓ）であり、
    　前記第２のインターフェイスは、ＵＨＳ－ＩＩ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｓｐｅｅｄ　－ＩＩ）である、
    　請求項９から１３のいずれか１項に記載のスレーブ装置。
  15. 　第１のインターフェイスおよび第２のインターフェイスの少なくとも一方でスレーブ装置と接続されるホスト装置であって、
    　前記第２のインターフェイスと異なる第３のインターフェイスで接続するスレーブ装置の端子群と同一の位置に設けられる第１の端子群および第２の端子群とに接続し、前記第１の端子群の予め定められた端子の電圧レベルを一定に保つ又は電圧レベルを変化させる信号入出力部と、
    　前記スレーブ装置から前記信号入出力部を介して受信した信号に基いて、前記スレーブ装置と接続するインターフェイスが前記第２のインターフェイスか否かを判定する判定部と、を備える、
    　ホスト装置。
  16. 　前記信号入出力部は、前記端子に電圧を印加して、前記スレーブ装置に電源を供給する、
    　請求項１５に記載のホスト装置。
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