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WO2012157480A1 - 電界効果トランジスタ - Google Patents

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Publication number
WO2012157480A1
WO2012157480A1 PCT/JP2012/061840 JP2012061840W WO2012157480A1 WO 2012157480 A1 WO2012157480 A1 WO 2012157480A1 JP 2012061840 W JP2012061840 W JP 2012061840W WO 2012157480 A1 WO2012157480 A1 WO 2012157480A1
Authority
WO
WIPO (PCT)
Prior art keywords
longitudinal direction
drain electrode
electrode
source electrode
drain
Prior art date
Application number
PCT/JP2012/061840
Other languages
English (en)
French (fr)
Inventor
吐田　真一
哲三 永久
眞一 里
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Publication of WO2012157480A1 publication Critical patent/WO2012157480A1/ja

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a GaN-based HFET (heterojunction field effect transistor).
  • a source electrode 301 and a drain electrode 302 each having a comb finger structure are disclosed in Patent Document 1 (Japanese Patent Laid-Open No. 2010-186925). Yes.
  • the source electrode 301 includes a plurality of source electrode fingers 303 and a source connection portion 305 to which one ends of the plurality of source electrode fingers 303 are connected.
  • the drain electrode 302 is composed of a plurality of drain electrode fingers 306 and a drain connection portion 307 to which one ends of the plurality of drain electrode fingers 306 are connected.
  • the gate electrode disposed between the drain electrode finger 306 and the source electrode finger 303 is omitted.
  • This GaN-based HFET has a plurality of source electrode fingers 303 and drain electrode fingers 306 and has a comb-shaped finger structure, thereby realizing a power device capable of large current operation.
  • a GaN-based HFET having a high breakdown voltage of 600 V or more has been obtained as a static breakdown voltage (off breakdown voltage) at the time of OFF.
  • This static off breakdown voltage is such that in a normally-on GaN HFET, when -10 V is continuously applied to the gate electrode, 0 V is applied to the source electrode and what voltage is applied to the drain electrode. Represents the dielectric breakdown.
  • the dielectric breakdown at the static off breakdown voltage occurs in a region where the source electrode finger 303 and the drain electrode finger 306 face each other as shown in FIG.
  • the dynamic breakdown voltage during the switching operation associated with the short-circuit withstand voltage is one third to one fourth of the static breakdown voltage when OFF. Faced with a problem.
  • the voltage applied to the source electrode is 0 (V)
  • the voltage applied to the drain electrode is voltage X (V)
  • ⁇ 10 (V) is applied to the gate electrode.
  • a pulse wave of 0 V with a pulse width of 5 ⁇ s was applied to the gate electrode for only one pulse to turn it on to observe whether or not the device was destroyed.
  • the voltage X (V) applied to the drain electrode is increased by 10 V, for example, 100 V, 110 V, 120 V,..., And the above experiment is performed at each drain applied voltage X (V), and dielectric breakdown occurs.
  • the voltage X (V) leading to is measured.
  • the dielectric breakdown voltage X (V) obtained in the experiment by applying the pulse wave is referred to as a dynamic breakdown voltage.
  • the dynamic withstand voltage is 1 ⁇ 4 (150 V) of the static off-state withstand voltage although the static off-state withstand voltage is 600V. It has been found that an unexpected phenomenon has occurred.
  • the sample after this experiment was analyzed, it was observed that dielectric breakdown occurred at the end of the drain electrode.
  • the interval between the end 306A of the drain electrode finger 306 and the source connection portion 305 is longer than the interval between the drain electrode finger 306 and the source electrode finger 303 (for example, 1.5 times). For this reason, it was unexpected that dielectric breakdown occurred at the end of the drain electrode.
  • the present inventors have made various estimations about the decrease in the dynamic breakdown voltage, which is a dynamic breakdown voltage with respect to the static off breakdown voltage, and estimated as follows. That is, due to the influence of the temporal change of the electric field due to the switching operation when a pulse wave is applied to the gate electrode, current is locally concentrated as illustrated by arrow Y in FIG. It was thought that dielectric breakdown occurred. That is, it was considered that the decrease in the dynamic withstand voltage was affected by current concentration during switching.
  • an object of the present invention is to provide a GaN-based HFET that can suppress a decrease in dynamic breakdown voltage, which is a dynamic breakdown voltage.
  • the present inventors have found that the fact that the electron current is concentrated at the end of the drain electrode as described above is the cause of the decrease.
  • the inventors have invented a structure that suppresses the concentration of the electron current to the end of the drain electrode, and the structure of the present invention has obtained an effective result for suppressing the decrease in dynamic breakdown voltage.
  • the field effect transistor of the present invention includes a GaN-based laminate having a heterojunction, A finger-like drain electrode formed on the GaN-based laminate; On the GaN-based laminate, the drain electrode is formed so as to be adjacent to the longitudinal direction, which is the direction in which the drain electrode extends in a finger shape, and in the longitudinal direction.
  • Extending finger-like source electrode and In plan view, comprising a gate electrode formed between the drain electrode and the source electrode,
  • the length in the longitudinal direction of the source electrode is the same as the length in the longitudinal direction of the drain electrode, or the length in the longitudinal direction of the source electrode is shorter than the length in the longitudinal direction of the drain electrode,
  • An imaginary line extending in a short direction perpendicular to the longitudinal direction from one end in the longitudinal direction of the source electrode is in contact with the drain electrode or intersects the drain electrode
  • a virtual line extending from the other end in the longitudinal direction of the source electrode in a short direction perpendicular to the longitudinal direction is in contact with the drain electrode or intersects the drain electrode.
  • the length in the longitudinal direction of the source electrode is equal to the length in the longitudinal direction of the drain electrode, or the length in the longitudinal direction of the source electrode is less than the length in the longitudinal direction of the drain electrode.
  • a virtual line extending from one end and the other end in the longitudinal direction of the source electrode in a short direction perpendicular to the longitudinal direction is in contact with the drain electrode or intersects the drain electrode.
  • both ends of the source electrode in the longitudinal direction do not protrude outward in the longitudinal direction from both ends of the drain electrode in the longitudinal direction. It is assumed that the electron flow is less likely to concentrate from the end of the electrode toward the end of the drain electrode.
  • both ends or one end of the source electrode in the longitudinal direction is longer than the both ends in the longitudinal direction of the drain electrode as in the case where the length in the longitudinal direction of the source electrode is longer than the length in the longitudinal direction of the drain electrode.
  • the dynamic breakdown voltage is remarkably reduced as compared with the configuration of the present invention.
  • the chip area can be reduced by the three-dimensional structure in which the source wiring electrically connected through the through hole is arranged on the source electrode.
  • each of the finger-shaped drain electrode and the finger-shaped source electrode comprises a plurality of, The plurality of finger-shaped drain electrodes and the plurality of finger-shaped source electrodes are alternately arranged in a direction intersecting the longitudinal direction, Furthermore, a drain wiring formed on the insulating layer is provided, The drain electrode is The drain wiring is electrically connected through a through hole formed in the insulating layer.
  • the three-dimensional structure in which the drain wiring and the source wiring electrically connected through the through-holes on the drain electrode and the source electrode are arranged, and the chip area can be reduced.
  • the both ends of the source electrode in the longitudinal direction do not protrude outward in the longitudinal direction from both ends in the longitudinal direction of the drain electrode.
  • the dynamic electric field fluctuation at the time makes it difficult for the electron flow to concentrate from the end of the source electrode on both sides to the end of the central drain electrode, so that the dynamic breakdown voltage can be remarkably improved.
  • the gate electrode is in a plan view. It extends in the longitudinal direction between the finger-shaped drain electrode and the finger-shaped source electrode, and extends so as to surround an end portion in the longitudinal direction of the drain electrode.
  • the gate electrode extends so as to surround the end of the drain electrode in the longitudinal direction, concentration of the electric field at the end of the drain electrode can be suppressed during the off-breakdown voltage test, The static off breakdown voltage can be improved.
  • a two-dimensional electron gas removal region in which a two-dimensional electron gas is not present in a GaN-based laminate below a region adjacent to the longitudinal end of the finger-shaped source electrode in the longitudinal direction. Is formed.
  • the end of the drain electrode is extended from the end of the source electrode during the dynamic withstand voltage test. As a result, it becomes difficult to concentrate the electron flow toward the portion, and the dynamic breakdown voltage can be improved.
  • the region adjacent to the longitudinal end of the finger-shaped source electrode on the outer side in the longitudinal direction means that the gap between the longitudinal ends of the finger-shaped source electrode is not disposed on the outer side in the longitudinal direction. It means a region in contact with each other or a region adjacent to the end of the finger-shaped source electrode in the longitudinal direction with a slight gap outside in the longitudinal direction.
  • the slight gap is, for example, 20 ⁇ m or less.
  • the two-dimensional electron gas removal region can be manufactured by forming a recess in the GaN-based stacked body or implanting impurities.
  • the length in the longitudinal direction of the source electrode is the same as or shorter than the length in the longitudinal direction of the drain electrode, and both ends in the longitudinal direction of the source electrode are longer in the longitudinal direction than both ends in the longitudinal direction of the drain electrode.
  • the dynamic breakdown voltage which is a dynamic breakdown voltage, can be improved by the configuration in which it does not protrude outward.
  • FIG. 1 is a schematic plan view of a GaN HFET according to a first embodiment of the present invention. It is a figure which shows the BB line cross section of FIG. It is a figure which shows the AA sectional view of FIG. It is a plane schematic diagram of GaN-HFET which is 2nd Embodiment of this invention.
  • FIG. 5 is a diagram showing a part of a cross section taken along the line CC of FIG. 4.
  • FIG. 5 is a diagram showing a part of a cross section along the line DD in FIG. 4.
  • FIG. 8 is a cross-sectional view taken along line FF in FIG. 7. It is a plane schematic diagram which shows the modification of the said 2nd Embodiment. It is a plane schematic diagram which shows the comparative example of the said 1st Embodiment. It is a figure which shows the pressure
  • FIG. 1 is a schematic plan view of a GaN HFET according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line BB in FIG.
  • FIG. 3 is a view showing a cross section taken along line AA of FIG.
  • an undoped GaN layer 2 and an undoped AlGaN layer 3 are formed on a Si substrate 1.
  • the undoped GaN layer 2 and the undoped AlGaN layer 3 constitute a GaN-based laminate 5 having a heterojunction.
  • 2DEG (two-dimensional electron gas) 6 is generated at the interface between the undoped GaN layer 2 and the undoped AlGaN layer 3.
  • a protective film 7 and an interlayer insulating film 8 are sequentially formed on the GaN-based laminate 5.
  • the material of the interlayer insulating film 8 for example, polyimide is used here, but an insulating material such as SOG (Spin On Glass) or BPSG (Boron Phosphorous Silicate Glass) may be used.
  • the thickness of the SiN protective film 7 is 150 nm as an example here, but may be set in the range of 20 nm to 250 nm.
  • a recess reaching the undoped GaN layer 2 is formed in the GaN-based laminate 5, and a drain electrode 11 and a source electrode 12 are formed as ohmic electrodes in the recess.
  • the drain electrode 11 and the source electrode 12 are Ti / Al / TiN electrodes in which a Ti layer, an Al layer, and a TiN layer are sequentially stacked.
  • An opening is formed in the protective film 7, and a gate electrode 13 is formed in the opening.
  • the gate electrode 13 is made of, for example, TiN, and is formed as a Schottky electrode that forms a Schottky junction with the undoped AlGaN layer 3.
  • a drain wiring 15 is formed on the interlayer insulating film 8.
  • a through hole 17 is formed in the interlayer insulating film 8, and the drain wiring 15 is electrically connected to the drain electrode 11 through the through hole 17.
  • a source wiring 20 is formed on the interlayer insulating film 8.
  • a through hole 18 is formed in the interlayer insulating film 8, and the source wiring 20 is electrically connected to the source electrode 12 through the through hole 18.
  • Ti / Au or Ti / Al is used as the drain wiring 15 and the source wiring 20.
  • this embodiment includes three finger-shaped drain electrodes 11 and four finger-shaped source electrodes 12.
  • the drain electrode 11 and the source electrode 12 are alternately arranged at a predetermined interval in a short direction perpendicular to a direction in which the drain electrode 11 and the source electrode 12 extend in the longitudinal direction in a finger shape. Has been.
  • the drain electrode 11 and the source electrode 12 extend substantially in parallel with each other.
  • the length L2 in the longitudinal direction of each source electrode 12 and the length L1 in the longitudinal direction of each drain electrode 11 are the same length.
  • virtual lines M1 and M2 extending from both ends 12A and 12B in the longitudinal direction of the source electrode 12 in a short direction perpendicular to the longitudinal direction are in contact with the ends 11A and 11B of the drain electrode 11. That is, the longitudinal positions of the longitudinal ends 12A and 12B of the source electrode 12 coincide with the longitudinal positions of the longitudinal ends 11A and 11B of the drain electrode 11.
  • the gate electrode 13 includes, in plan view, a longitudinally extending portion 13A and a curved portion 13B extending in the longitudinal direction between the finger-shaped drain electrode 11 and the finger-shaped source electrode 12. 13C.
  • the curved portion 13B extends so as to surround the end 11A of the drain electrode 11 in plan view, and is connected to one end of two longitudinally extending portions 13A adjacent to each other with the drain electrode 11 interposed therebetween.
  • the curved portion 13C extends so as to surround the end 11B of the drain electrode 11 in plan view, and is connected to the other ends of the two longitudinally extending portions 13A adjacent to each other with the drain electrode 11 interposed therebetween. Yes.
  • each longitudinally extending portion 13 ⁇ / b> A of the gate electrode 13 has a shorter distance from the source electrode 12 than a shorter distance from the drain electrode 11.
  • the GaN HFET having the above configuration is a normally-on type, and is turned off by applying a negative voltage to the gate electrode 13.
  • FIG. 12 shows the breakdown voltage test results of the GaN HFET of this embodiment and the GaN HFET of the comparative example.
  • This comparative example differs from the present embodiment only in that a source electrode 212 is provided instead of the source electrode 12 as shown in FIG. That is, in this comparative example, the source electrode 212 surrounds the longitudinally extending portion 212A corresponding to the source electrode 12 and the curved portion 13B of the gate electrode 13 from one end in the longitudinal direction of the longitudinally extending portion 212A. And a curved portion 212C extending from the other longitudinal end of the longitudinal extension portion 212A so as to surround the curved portion 13C of the gate electrode 13. .
  • a short distance D1 between the drain electrode 11 and the longitudinal extension 212A of the source electrode 212 and a longitudinal distance between the end 11A of the drain electrode 11 and the curved portion 212B of the source electrode 12 are described.
  • the ratio of the distance D2 in the direction is 1: 1.5, and the distance D2 in the longitudinal direction between the end 11A of the drain electrode 11 and the curved portion 212B of the source electrode 212 is the drain electrode 11 and the source electrode 212. 1.5 times as long as the distance D1 in the short-side direction from the longitudinally extending portion 212A.
  • the static off breakdown voltage of the comparative GaN-HFET was 600 V as shown in FIG. This static off breakdown voltage is short-circuited when 0 V is applied to the source electrode 212 and a voltage of several volts is applied to the drain electrode 11 in the off state where -10 V is continuously applied to the gate electrode 13 ( Indicates whether or not it will result in dielectric breakdown. With this static off breakdown voltage, a short circuit occurred between the longitudinal extension 212 ⁇ / b> A of the source electrode 212 and the drain electrode 11. On the other hand, the dynamic withstand voltage of this comparative example was 150V, which was reduced to a quarter of the static off withstand voltage of 600V.
  • the dynamic breakdown voltage is an on-state in which the voltage applied to the source electrode is 0 (V), the voltage applied to the drain electrode is the voltage X (V), and ⁇ 10 (V) is applied to the gate electrode. Then, a pulse wave of 0V with a pulse width of 5 ⁇ s is applied to the gate electrode for only one pulse to turn it on, and an experiment for observing whether or not the device is broken is performed.
  • the voltage X (V) applied to the drain electrode is increased by 10 V, for example, 100 V, 110 V, 120 V,..., And the above experiment is performed at each drain applied voltage X (V) to make a short circuit ( The voltage X (V) leading to dielectric breakdown) was measured.
  • the dynamic breakdown voltage which is a dynamic breakdown voltage
  • the sample after this experiment was analyzed, it was observed that dielectric breakdown occurred at the ends 11A and 11B of the drain electrode 11.
  • voltage in the said comparative example it estimates as follows. That is, when the electric field is temporally changed by the switching operation when the pulse wave is applied to the gate electrode 13, the current is locally concentrated, and the dielectric breakdown occurs at the ends 11A and 11B of the drain electrode 11. Conceivable. That is, it is imagined that this withstand voltage drop is influenced by dynamic electric field fluctuations during switching.
  • the dynamic breakdown voltage of the GaN-HFET of this embodiment is 250 V, which is 60% or more higher than the dynamic breakdown voltage of 150 V in the comparative example.
  • the static off breakdown voltage of this embodiment is 600 V, which is the same as the comparative example.
  • the longitudinal ends 12A, 12B of the source electrode 12 do not protrude outward in the longitudinal direction from the longitudinal ends 11A, 11B of the drain electrode 11. It is assumed that it is possible to avoid the concentration of electron flow from the source electrode 12 toward the ends 11A and 11B of the drain electrode 11.
  • the gate electrode 13 extends so as to surround the longitudinal ends 11A and 11B of the drain electrode 11 by the curved portions 13B and 13C.
  • the concentration of the electric field on the end portions 11A and 11B of the electrode 11 can be suppressed, and the static off breakdown voltage can be improved.
  • both ends 12A, 12B in the longitudinal direction of the source electrode 12 are more than both ends 11A, 11B in the longitudinal direction of the drain electrode 11.
  • the concentration of the electron flow from the source electrode 12 on both sides to the end of the central drain electrode 11 hardly occurs due to the dynamic electric field fluctuation at the time of switching. Dynamic breakdown voltage can be improved.
  • the length L2 of each source electrode 12 in the longitudinal direction is the same as the length L1 of each drain electrode 11 in the longitudinal direction, and ends 12A, 12A, Although the position in the longitudinal direction of 12B coincides with the position in the longitudinal direction of the longitudinal ends 11A and 11B of the drain electrode 11, the length in the longitudinal direction of the source electrode 12 is the length in the longitudinal direction of the drain electrode 11. It may be shorter than this.
  • the source electrode and the drain electrode are arranged so that a virtual line extending in a short direction perpendicular to the longitudinal direction from both ends 12A, 12B in the longitudinal direction of the source electrode 12 intersects the drain electrode 11.
  • the short side direction from one of the longitudinal ends 12A and 12B of the source electrode 12 is determined.
  • An imaginary line extending in the longitudinal direction of the drain electrode 11 may be in contact with the longitudinal end of the drain electrode 11, and an imaginary line extending in the short direction from the other of the both ends 12 ⁇ / b> A and 12 ⁇ / b> B may intersect the drain electrode 11.
  • FIG. 4 is a schematic plan view of a GaN HFET according to the second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view taken along the line CC of FIG.
  • FIG. 6 is a cross-sectional view taken along the line DD of FIG.
  • an undoped GaN layer 52 and an undoped AlGaN layer 53 are formed on a Si substrate 51.
  • the undoped GaN layer 52 and the undoped AlGaN layer 53 constitute a GaN-based stacked body 55 having a heterojunction.
  • 2DEG (two-dimensional electron gas) 56 is generated at the interface between the undoped GaN layer 52 and the undoped AlGaN layer 53.
  • a protective film 57 and an interlayer insulating film 58 are sequentially formed on the GaN-based stacked body 55.
  • SiN is used as the material of the protective film 57, but SiO 2 , Al 2 O 3, or the like may be used.
  • the material of the interlayer insulating film 58 for example, polyimide is used here, but an insulating material such as SOG or BPSG may be used.
  • the thickness of the SiN protective film 57 is 150 nm as an example, but may be set in the range of 20 nm to 250 nm.
  • a recess reaching the undoped GaN layer 52 is formed in the GaN-based laminate 55, and a drain electrode 61 and a source electrode 62 are formed as ohmic electrodes in the recess.
  • the drain electrode 61 and the source electrode 62 are Ti / Al / TiN electrodes in which a Ti layer, an Al layer, and a TiN layer are sequentially stacked.
  • An opening is formed in the protective film 57, and a gate electrode 63 is formed in the opening.
  • the gate electrode 63 is made of, for example, TiN, and is formed as a Schottky electrode that forms a Schottky junction with the undoped AlGaN layer 53.
  • a drain wiring 65 is formed on the interlayer insulating film 58.
  • a through hole 67 is formed in the interlayer insulating film 58, and the drain wiring 65 is electrically connected to the drain electrode 61 through the through hole 67.
  • another drain wiring 72 is formed on the protective film 57, and this drain wiring 72 is electrically connected to the drain wiring 65 through a through hole 71 formed in the interlayer insulating film 58.
  • a source wiring 73 is formed on the interlayer insulating film 58.
  • a through hole 68 is formed in the interlayer insulating film 58, and the source wiring 73 is electrically connected to the source electrode 62 through the through hole 68.
  • another source wiring 75 is formed on the protective film 57, and this source wiring 75 is electrically connected to the source wiring 73 through a through hole 76 formed in the interlayer insulating film 58.
  • As the drain wirings 65 and 72 and the source wirings 73 and 75 Ti / Au or Ti / Al is used.
  • this embodiment includes three finger-shaped drain electrodes 61 and four finger-shaped source electrodes 62.
  • the drain electrode 61 and the source electrode 62 are alternately arranged at a predetermined interval in a short direction perpendicular to a direction in which the drain electrode 61 and the source electrode 62 extend in the longitudinal direction in a finger shape.
  • the drain electrode 61 and the source electrode 62 extend substantially in parallel with each other.
  • the length L52 in the longitudinal direction of each source electrode 62 is shorter than the length L51 in the longitudinal direction of each drain electrode 61.
  • Virtual lines M21 and M22 extending from the longitudinal ends 62A and 62B of the source electrode 62 in the lateral direction perpendicular to the longitudinal direction intersect with the drain electrode 61. That is, both longitudinal ends 61A and 61B of the drain electrode 61 protrude outward in the longitudinal direction from the longitudinal positions of the longitudinal ends 62A and 62B of the source electrode 62.
  • the gate electrode 63 includes a longitudinally extending portion 63A and a curved portion 63B extending in the longitudinal direction between the finger-shaped drain electrode 61 and the finger-shaped source electrode 62 in plan view. It has a short direction extending portion 63C.
  • the curved portion 63B extends so as to surround the end 61A of the drain electrode 61, and continues to one end of two adjacent longitudinally extending portions 63A with the drain electrode 61 interposed therebetween.
  • the short-side extending portion 63C extends in the short-side direction with a predetermined distance from the end 61B of each drain electrode 61, and is connected to the other end of each long-side extending portion 63A. .
  • each longitudinally extending portion 63 ⁇ / b> A of the gate electrode 63 has a shorter distance from the source electrode 62 than a shorter distance from the drain electrode 61.
  • the GaN HFET having the above configuration is a normally-on type, and is turned off by applying a negative voltage to the gate electrode 13.
  • the breakdown voltage experimental result of the GaN HFET of the second embodiment is improved over the GaN HFET of the first embodiment described above, the static off breakdown voltage is 600V, and the dynamic breakdown voltage is 260V.
  • the above comparison shown in FIG. Compared to the dynamic breakdown voltage of 150 V in the example, it was improved by 70% or more.
  • both ends 62A, 62B in the longitudinal direction of the source electrode 62 are retracted inward in the longitudinal direction from both ends 61A, 61B in the longitudinal direction of the drain electrode 61. It is assumed that the configuration can avoid the concentration of electron flow from the source electrode 62 toward the ends 61A and 61B of the drain electrode 61.
  • the gate electrode 63 extends so as to surround the longitudinal ends 61A and 61B of the drain electrode 61 by the curved portion 63B and the short-side extending portion 63C. It is considered that the concentration of the electric field on the ends 61A and 61B of the drain electrode 61 can be suppressed during the off breakdown voltage test, and the static off breakdown voltage can be improved.
  • both ends 62A and 62B in the longitudinal direction of the source electrode 62 are more than both ends 61A and 61B in the longitudinal direction of the drain electrode 61.
  • the structure that does not protrude outward in the longitudinal direction makes it difficult to concentrate the electron flow from the source electrode 62 on both sides to the end of the central drain electrode 61 due to dynamic electric field fluctuations at the time of switching. Dynamic breakdown voltage can be improved.
  • the source electrode 62 is arranged so that both the virtual lines M21 and M22 extending in the short direction from the longitudinal ends 62A and 62B of the source electrode 62 intersect the drain electrode 61.
  • an imaginary line extending from one of both ends 62A and 62B of the source electrode 62 in the short direction intersects the drain electrode 61, it extends from the other of both ends 62A and 62B in the short direction.
  • the source electrode 62 may be arranged so that the virtual line is in contact with the end 61 ⁇ / b> A or 61 ⁇ / b> B in the longitudinal direction of the drain electrode 61.
  • each source electrode 62 in the longitudinal direction is the same as the length L51 of each drain electrode 61 in the longitudinal direction, and the longitudinal ends 62A and 62B of each source electrode 62 are The longitudinal position may coincide with the longitudinal positions of the longitudinal ends 61A and 61B of the drain electrode 61.
  • FIG. 7 is a schematic plan view of a GaN HFET according to the third embodiment of the present invention.
  • FIG. 8 is a cross-sectional view taken along the line EE of FIG.
  • FIG. 9 is a cross-sectional view taken along line FF in FIG.
  • an undoped GaN layer 82 and an undoped AlGaN layer 83 are formed on a Si substrate 81.
  • the undoped GaN layer 82 and the undoped AlGaN layer 83 constitute a GaN-based stacked body 85 having a heterojunction.
  • 2DEG (two-dimensional electron gas) 86 is generated at the interface between the undoped GaN layer 82 and the undoped AlGaN layer 83.
  • a protective film 87 and an interlayer insulating film 88 are sequentially formed on the GaN-based stacked body 85.
  • SiN is used as the material of the protective film 87, but SiO 2 , Al 2 O 3, or the like may be used.
  • the interlayer insulating film 88 for example, polyimide is used here, but an insulating material such as SOG or BPSG may be used.
  • the thickness of the SiN protective film 87 is 150 nm as an example here, but may be set in the range of 20 nm to 250 nm.
  • a recess reaching the undoped GaN layer 82 is formed in the GaN-based laminate 85, and a drain electrode 91 and a source electrode 92 are formed as ohmic electrodes in the recess.
  • the drain electrode 91 and the source electrode 92 are Ti / Al / TiN electrodes in which a Ti layer, an Al layer, and a TiN layer are sequentially stacked.
  • An opening is formed in the protective film 87, and a gate electrode 93 is formed in the opening.
  • the gate electrode 93 is made of, for example, TiN, and is formed as a Schottky electrode that forms a Schottky junction with the undoped AlGaN layer 83.
  • a drain wiring 95 is formed on the interlayer insulating film 88.
  • a through hole 97 is formed in the interlayer insulating film 88, and the drain wiring 95 is electrically connected to the drain electrode 91 through the through hole 97.
  • the source wiring 103 is formed on the interlayer insulating film 88.
  • a through hole 98 is formed in the interlayer insulating film 88, and the source wiring 103 is electrically connected to the source electrode 92 through the through hole 98.
  • Ti / Au or Ti / Al is used as the drain wiring 95 and the source wiring 103.
  • the third embodiment includes three finger-shaped drain electrodes 91 and four finger-shaped source electrodes 92.
  • the drain electrode 91 and the source electrode 92 are alternately arranged with a predetermined interval in a short direction perpendicular to the direction in which the drain electrode 91 and the source electrode 92 extend in the longitudinal direction in a finger shape. Has been.
  • the drain electrode 91 and the source electrode 92 extend substantially in parallel to each other.
  • the length L92 of each source electrode 92 in the longitudinal direction and the length L91 of each drain electrode 91 in the longitudinal direction are the same length.
  • imaginary lines M31 and M32 extending from the longitudinal ends 92A and 92B of the source electrode 92 in the lateral direction perpendicular to the longitudinal direction are in contact with both ends 91A and 91B of the drain electrode 91. That is, the longitudinal positions of the longitudinal ends 92A, 92B of the source electrode 92 coincide with the longitudinal positions of the longitudinal ends 91A, 91B of the drain electrode 91.
  • both ends 91A and 91B of each drain electrode 91 have a curved shape that protrudes outward in the longitudinal direction.
  • the gate electrode 93 has a longitudinally extending portion 93A and curved portions 93B and 93C extending in the longitudinal direction between the finger-shaped drain electrode 91 and the finger-shaped source electrode 92. is doing.
  • the curved portion 93 ⁇ / b> B extends so as to surround the end 91 ⁇ / b> A of the drain electrode 91, and continues to one end of two adjacent longitudinally extending portions 93 ⁇ / b> A with the drain electrode 91 interposed therebetween.
  • the curved portion 93 ⁇ / b> C extends so as to surround the end 91 ⁇ / b> B of the drain electrode 91, and continues to the other end of two longitudinally extending portions 93 ⁇ / b> A adjacent to each other with the drain electrode 91 interposed therebetween.
  • the annular portion formed by the two longitudinally extending portions 93A, the bending portion 93B, and the bending portion 93C is connected to the branch portion 93D extending in the longitudinal direction, and the branch portion 93D is orthogonal to the longitudinal direction. It is connected with the connection part 93E extended in the direction to do.
  • each longitudinally extending portion 93 ⁇ / b> A of the gate electrode 93 has a shorter distance from the source electrode 92 than a shorter distance from the drain electrode 91.
  • a slight gap is provided on the outer peripheral side with respect to the curved portions 93B and 93C of the gate electrode 93 and the both ends 92A and 92B of the source electrode 92 are separated.
  • Two-dimensional electron gas removal regions 111 and 111A are formed with a slight gap outward in the longitudinal direction. This slight gap is, for example, 20 ⁇ m or less.
  • the two-dimensional electron gas removal regions 111 and 111A are formed by forming recesses to be described later in the GaN-based stacked body 85.
  • the two-dimensional electron gas removal region 111 extends from the vicinity of the end 92A of the source electrode 92 outward in the longitudinal direction and extends along the curved portion 93B of the gate electrode 93.
  • the two-dimensional electron gas removal region 111 ⁇ / b> A extends from the vicinity of the end 92 ⁇ / b> B of the source electrode 92 toward the outer side in the longitudinal direction and extends along the curved portion 93 ⁇ / b> C of the gate electrode 93.
  • the two-dimensional electron gas removal region 111 As shown in FIG. 8, a recess 108 that is adjacent to the outer peripheral side with respect to the curved portion 93 ⁇ / b> B of the gate electrode 93 and reaches the undoped GaN layer 82 is formed.
  • the dimensional electron gas 86 has been removed.
  • the recess 108 is adjacent to the end 92 ⁇ / b> A of the source electrode 92 outward in the longitudinal direction.
  • the two-dimensional electron gas 86 is removed and the two-dimensional electron gas is removed.
  • a removal region 111A is formed.
  • the GaN HFET having the above configuration is a normally-on type, and is turned off by applying a negative voltage to the gate electrode 13.
  • the breakdown voltage experimental results of the GaN HFET of this third embodiment are that the static off breakdown voltage is 600V and the dynamic breakdown voltage is 300V, which is 100% or more improvement compared to the dynamic breakdown voltage 150V of the comparative example shown in FIG. It was.
  • the dynamic breakdown voltage is improved by 50 V compared to the first embodiment described above.
  • the reason is that the two-dimensional electron gas removal region 111 is formed and both ends 91A and 91B of the drain electrode 91 are curved so that the electron flow to the ends 91A and 91B of the drain electrode 91 during the dynamic withstand voltage test is as follows. This is thought to be because concentration could be further suppressed.
  • both ends 92A and 92B in the longitudinal direction of the source electrode 92 are more than both ends 91A and 91B in the longitudinal direction of the drain electrode 91.
  • the concentration of the electron flow from the end of the source electrode 92 on both sides to the end of the central drain electrode 91 is less likely to occur due to dynamic electric field fluctuations during switching.
  • the dynamic breakdown voltage can be remarkably improved.
  • the length of the source electrode 92 in the longitudinal direction may be shorter than the length of the drain electrode 91 in the longitudinal direction.
  • the source electrode 92 and the drain electrode 91 are arranged so that a virtual line extending from both ends 92 ⁇ / b> A and 92 ⁇ / b> B in the longitudinal direction of the source electrode 92 in the short direction perpendicular to the longitudinal direction intersects the drain electrode 91.
  • the short side direction from one of the longitudinal ends 92A and 92B of the source electrode 92 is achieved.
  • An imaginary line extending in the longitudinal direction of the drain electrode 91 may be in contact with the longitudinal end of the drain electrode 91, and an imaginary line extending in the short direction from the other of the both ends 92 ⁇ / b> A and 92 ⁇ / b> B may intersect the drain electrode 91.
  • the two-dimensional electron gas removal region 111 is formed with a slight gap (for example, 20 ⁇ m or less) outward in the longitudinal direction.
  • the two-dimensional electron gas removal regions 151 and 152 may be formed with a slight gap (for example, 20 ⁇ m or less) outward in the longitudinal direction.
  • the two-dimensional electron gas removal regions 151 and 152 have a transverse direction dimension substantially the same as the dimension of the source electrode 92 in the transverse direction, and are substantially rectangular.
  • the two-dimensional electron gas removal regions 111 and 111A are formed by forming the recesses 108 and 109 reaching the undoped GaN layer 82. Instead of forming the recesses 108 and 109, the two-dimensional electron gas removal regions 111 and 111A are formed.
  • the two-dimensional electron gas removal regions 111 and 111A may be formed by implanting impurities such as boron (B) or iron (Fe) into the GaN-based stacked body 85 in the region.
  • the two-dimensional electron gas removal region 111 may be adjacent to the curved portions 93B and 93C of the gate electrode 93 without any gap to the outer peripheral side, and the two-dimensional electron gas removal region 111, 111A. May be adjacent to the both ends 92A, 92B of the source electrode 92 without any gap in the longitudinal direction outward.
  • the two-dimensional electron gas removal region is adjacent to the source electrode or the gate electrode when adjacent to each other without a gap from the small gap (for example, 20 ⁇ m or less). And the case where they are next to each other.
  • three finger-shaped drain electrodes 11, 61, 91 are provided and four finger-shaped source electrodes 12, 62, 92 are provided.
  • Two, three finger-shaped source electrodes may be provided, and the drain electrode and the source electrode may be alternately arranged in the short direction intersecting the longitudinal direction.
  • it may have one finger-shaped drain electrode, two finger-shaped source electrodes 62, three or more finger-shaped drain electrodes, four or more finger-shaped drain electrodes, Electrodes and source electrodes may be alternately arranged in the short direction.
  • the gate electrodes 13, 63, and 93 surround the finger-shaped drain electrodes 11, 61, and 97, but the curved portions 13B, 63B, and 93B are not necessarily provided.
  • the gate electrodes 13, 63, 93 have the curved portions 13B, 63B, 93B, it is possible to suppress the concentration of electron flow to the ends 11A, 61A, 91A of the drain electrodes 11, 61, 91 during the dynamic withstand voltage test. Dynamic breakdown voltage can be improved.
  • the substrate 1, 51, 81 is a Si substrate.
  • the substrate is not limited to a Si substrate, and a sapphire substrate or a SiC substrate may be used.
  • a sapphire substrate or a SiC substrate is nitrided.
  • a physical semiconductor layer may be grown, or a Ga-based semiconductor layer may be grown on a substrate made of a Ga-based semiconductor, such as an AlGaN layer grown on a GaN substrate.
  • a buffer layer may be appropriately formed between the substrate and each layer.
  • a hetero improvement layer made of AlN may be formed between the undoped GaN layers 2, 52, 82 and the undoped AlGaN layers 3, 53, 83.
  • a GaN cap layer may be formed on the undoped AlGaN layers 3, 53, 83.
  • the recess reaching the undoped GaN layer is formed, and the drain electrode and the source electrode are formed as ohmic electrodes in the recess.
  • the recess is not formed, and the upper surface of the undoped GaN layer is formed.
  • a drain electrode and a source electrode may be formed on the undoped AlGaN layer, and the drain electrode and the source electrode may be ohmic electrodes by reducing the thickness of the undoped AlGaN layer.
  • the gate electrodes 13, 63, 93 are made of TiN, but may be made of WN.
  • the gate electrode may be made of Ti / Au or Ni / Au.
  • the drain electrodes 11, 61, 91 and the source electrodes 12, 62, 92 are Ti / Al / TiN electrodes as an example, but may be Ti / Al electrodes.
  • a Hf / Al electrode or a Ti / AlCu / TiN electrode may be used.
  • the drain electrode and the source electrode may be a laminate of Ni / Au on Ti / Al or Hf / Al, or a laminate of Pt / Au on Ti / Al or Hf / Al.
  • Au may be laminated on Ti / Al or Hf / Al.
  • the protective films 7, 57, 87 are made of SiN.
  • the protective films 7, 57, 87 may be made of SiO 2 , Al 2 O 3 or the like, and a SiO 2 film is laminated on the SiN film. A laminated film may be used.
  • the GaN-based stacked body includes a GaN-based semiconductor layer represented by Al X In Y Ga 1- XYN (X ⁇ 0, Y ⁇ 0, 0 ⁇ X + Y ⁇ 1). It may be included. That is, the GaN-based laminate may include AlGaN, GaN, InGaN, or the like.
  • a normally-on type HFET has been described
  • a normally-off type can achieve the same effect.
  • the Schottky gate has been described, an insulated gate structure may be used.

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Abstract

　このヘテロ接合電界効果トランジスタでは、各ソース電極(１２)の長手方向の長さＬ２と各ドレイン電極(１１)の長手方向の長さＬ１とが同じ長さである。また、ソース電極(１２)の長手方向の端(１２Ａ,１２Ｂ)の長手方向の位置は、ドレイン電極(１１)の長手方向の端(１１Ａ,１１Ｂ)の長手方向の位置と一致している。ソース電極(１２)の長手方向の両端(１２Ａ,１２Ｂ)がドレイン電極(１１)の長手方向の両端(１１Ａ,１１Ｂ)よりも長手方向外方へ突出していない構成により、ソース電極(１２)の端(１２Ａ,１２Ｂ)からドレイン電極(１１)の端(１１Ａ,１１Ｂ)へ向かって電子流が集中することを回避できる。

Description

電界効果トランジスタ
　この発明は、ＧａＮ系のＨＦＥＴ(ヘテロ接合電界効果トランジスタ)に関する。
　従来、ＧａＮ系のＨＦＥＴとしては、図１３に示すように、ソース電極３０１とドレイン電極３０２を、それぞれ、くし型フィンガー構造としてものが特許文献１(特開２０１０－１８６９２５号公報)に開示されている。上記ソース電極３０１は、複数のソース電極フィンガー３０３と、この複数のソース電極フィンガー３０３の一端が接続されたソース接続部３０５とで構成されている。また、上記ドレイン電極３０２は、複数のドレイン電極フィンガー３０６と、この複数のドレイン電極フィンガー３０６の一端が接続されたドレイン接続部３０７とで構成されている。なお、図１３では、上記ドレイン電極フィンガー３０６とソース電極フィンガー３０３との間に配置されるゲート電極は省略している。このＧａＮ系のＨＦＥＴは、ソース電極フィンガー３０３とドレイン電極フィンガー３０６を複数備え、くし形フィンガー構造としたことで、大電流動作が可能なパワーデバイスを実現している。
特開２０１０－１８６９２５号公報
　ところで、近年、ＧａＮ系ＨＦＥＴにおいて、オフ時の静的な耐圧(オフ耐圧)として、６００Ｖ以上の高耐圧のものが得られている。この静的なオフ耐圧は、ノーマリオンのＧａＮ系ＨＦＥＴにおいて、ゲート電極に－１０Ｖを印加し続けているオフ状態において、ソース電極に０Ｖを印加すると共にドレイン電極に印加する電圧が何ボルトのときに絶縁破壊に至るのかを表す。この静的なオフ耐圧における絶縁破壊は、図１３に示すソース電極フィンガー３０３とドレイン電極フィンガー３０６とが対向する領域で発生している。
　ところが、本発明者らは、ＧａＮ系ＦＥＴを検討して行くうちに、短絡耐量と関連するスイッチング動作時の動的な耐圧がオフ時の静的な耐圧の３分の１乃至４分の１である問題に直面した。
　具体的には、ノーマリオンのＧａＮ系ＨＦＥＴにおいて、ソース電極に印加する電圧を０(Ｖ)とし、ドレイン電極に印加する電圧を電圧Ｘ(Ｖ)として、ゲート電極に－１０(Ｖ)を加えているオフ状態から、パルス幅５μ秒で０Ｖのパルス波を１パルスだけゲート電極に印加して、オンさせ、素子が破壊するか否かを観察する実験を行なった。上記ドレイン電極に印加する電圧Ｘ(Ｖ)は、例えば、１００Ｖ,１１０Ｖ,１２０Ｖ,…等のように、１０Ｖずつ増加させ、それぞれのドレイン印加電圧Ｘ(Ｖ)において、上記実験を行ない、絶縁破壊に至る電圧Ｘ(Ｖ)を測定した。なお、この明細書では、上記パルス波印加による実験で求めた絶縁破壊電圧Ｘ(Ｖ)をダイナミック耐圧と言う。
　このダイナミック耐圧実験の結果、静的なオフ時の耐圧が６００Ｖであるにもかかわらず、動的な耐圧である上記ダイナミック耐圧が、静的なオフ時の耐圧の４分の１(１５０Ｖ)に低下しているという予想外の現象が生じていることが判明した。この実験後のサンプルを解析したところ、ドレイン電極の端部で絶縁破壊が起こっていることが観察された。図１３に例示するように、ドレイン電極フィンガー３０６の端部３０６Ａとソース接続部３０５との間隔は、ドレイン電極フィンガー３０６とソース電極フィンガー３０３とが対向する間隔よりも長い(例えば１.５倍)ことから、上記ドレイン電極の端部で絶縁破壊が発生するのは予想外であった。
　そこで、本発明者らは、上記静的なオフ耐圧に対する動的な耐圧である上記ダイナミック耐圧の低下について様々な検討を行なった結果、次のように、推定した。すなわち、ゲート電極にパルス波を印加したときのスイッチング動作による電界の時間的変化の影響によって、図１３に矢印Ｙで例示するように、局所的に電流が集中し、ドレイン電極の端部での絶縁破壊が起こっていると考えられた。つまり、上記ダイナミック耐圧の低下は、スイッチング時の電流集中が影響していると考えられた。
　そこで、この発明の課題は、動的な耐圧であるダイナミック耐圧の低下を抑制できるＧａＮ系のＨＦＥＴを提供することにある。
　本発明者らは、上記ダイナミック耐圧の低下の問題に対して様々な検討を行なった結果、上述のようにドレイン電極の端部に電子流が集中していることが、低下の要因ではないかと推察し、ドレイン電極端部への電子流の集中を抑制する構造を発明し、この発明の構造によって、ダイナミック耐圧の低下抑制に有効な結果が得られた。
　すなわち、この発明の電界効果トランジスタは、ヘテロ接合を有するＧａＮ系積層体と、
　上記ＧａＮ系積層体上に形成されているフィンガー状のドレイン電極と、
　上記ＧａＮ系積層体上に、上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しているフィンガー状のソース電極と、
　平面視において、上記ドレイン電極とソース電極との間に形成されたゲート電極と
を備え、
　上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さと同じ長さであるか、もしくは、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さよりも短く、かつ、
　上記ソース電極の長手方向の一端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差しており、
　上記ソース電極の長手方向の他端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差していることを特徴としている。
　この発明によれば、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さと等しいか、もしくは、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さ未満で、かつ、上記ソース電極の長手方向の一端と他端から上記長手方向と直交する短手方向に伸ばした仮想線が上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差している。
　このような本発明の構成によれば、理論的な確かな根拠は不明であるが、具体的な事実として、上記ダイナミック耐圧の低下を抑制できることが判明した。本発明のように、上記ソース電極の長手方向の両端が上記ドレイン電極の長手方向の両端よりも長手方向外方へ突出していない構成によれば、スイッチング時の動的な電界変動によって上記ソース電極の端部から上記ドレイン電極の端部へ向かって電子流が集中しにくくなるからであると想像される。
　これに対し、ソース電極の長手方向の長さがドレイン電極の長手方向の長さよりも長い場合のように、ソース電極の長手方向の両端もしくは一端がドレイン電極の長手方向の両端よりも長手方向外方へ突出している場合には、本発明の構成に比べて、上記ダイナミック耐圧が著しく低下していることが判明した。
　また、一実施形態では、上記ＧａＮ系積層体上に形成された絶縁層と、
　上記絶縁層上に形成されたソース配線と
を備え、
　上記ソース電極は、
　上記絶縁層に形成されたスルーホールを経由して上記ソース配線に電気的に接続されている。
　この実施形態によれば、上記ソース電極上に上記スルーホールを介して電気的に接続されたソース配線を配置している立体的構造によって、チップ面積の縮小を図れる。
　また、一実施形態では、上記フィンガー状のドレイン電極および上記フィンガー状のソース電極をそれぞれ複数備え、
　上記複数のフィンガー状のドレイン電極と上記複数のフィンガー状のソース電極とが上記長手方向と交差する方向に交互に配置されており、
　さらに、上記絶縁層上に形成されたドレイン配線を備え、
　上記ドレイン電極は、
　上記絶縁層に形成されたスルーホールを経由して上記ドレイン配線に電気的に接続されている。
　この実施形態によれば、上記ドレイン電極,ソース電極上にスルーホールを介して電気的に接続されたドレイン配線,ソース配線を配置している立体的構造によって、チップ面積の縮小を図れると共に、上記フィンガー状のドレイン電極および上記フィンガー状のソース電極をそれぞれ複数備えることで、大電流動作が可能となる。
　しかも、上記フィンガー状のドレイン電極およびソース電極を複数備える場合に、上述の上記ソース電極の長手方向の両端が上記ドレイン電極の長手方向の両端よりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極の端部から中央のドレイン電極の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。
　また、一実施形態では、上記ゲート電極は、平面視において、
　上記フィンガー状のドレイン電極と上記フィンガー状のソース電極との間で長手方向に延在していると共に上記ドレイン電極の長手方向の端部を囲むように延在している。
　この実施形態によれば、上記ゲート電極は上記ドレイン電極の長手方向の端部を囲むように延在しているので、上記オフ耐圧試験時にドレイン電極の端部への電界の集中を抑制でき、静的なオフ耐圧の向上を図れる。
　また、一実施形態では、上記フィンガー状のソース電極の長手方向の端に長手方向外側に隣接する領域の下のＧａＮ系積層体に、２次元電子ガスが存在していない２次元電子ガス除去領域が形成されている。
　この実施形態によれば、上記ソース電極の長手方向の端に隣接して上記２次元電子ガス除去領域が形成されているので、上記ダイナミック耐圧試験時に上記ソース電極の端部から上記ドレイン電極の端部へ向かって電子流が集中しにくくなって、動的な耐圧の向上を図れる。
　なお、本明細書において、上記フィンガー状のソース電極の長手方向の端に長手方向外側に隣接する領域とは、上記フィンガー状のソース電極の長手方向の端に長手方向外側に間隙を挟むことなく接している領域、または、上記フィンガー状のソース電極の長手方向の端に長手方向外側に僅かな間隙を隔てて隣り合う領域を意味している。この僅かな間隙は、例えば、２０μｍ以下であり、例えば、上記２次元電子ガス除去領域は上記ＧａＮ系積層体にリセスを形成し、あるいは、不純物を注入して製造することが可能である。
　この発明の電界効果トランジスタでは、ソース電極の長手方向の長さがドレイン電極の長手方向の長さと同じであるか短く、ソース電極の長手方向の両端がドレイン電極の長手方向の両端よりも長手方向外方へ突出していないという構成により、動的な耐圧であるダイナミック耐圧を向上することができる。
この発明の第１実施形態であるＧａＮ ＨＦＥＴの平面模式図である。 図１のＢ－Ｂ線断面を示す図である。 図１のＡ－Ａ線断面を示す図である。 この発明の第２実施形態であるＧａＮ ＨＦＥＴの平面模式図である。 図４のＣ－Ｃ線断面の一部を示す図である。 図４のＤ－Ｄ線断面の一部を示す図である。 この発明の第２実施形態であるＧａＮ ＨＦＥＴの平面模式図である。 図７のＥ－Ｅ線断面を示す図である。 図７のＦ－Ｆ線断面を示す図である。 上記第２実施形態の変形例を示す平面模式図である。 上記第１実施形態の比較例を示す平面模式図である。 上記第１実施形態と上記比較例の耐圧特性を示す図である。 従来例の電極構造を模式的に示す平面図である。
　以下、この発明を図示の実施の形態により詳細に説明する。
　　　(第１の実施の形態)
　図１は、この発明の第１実施形態であるＧａＮ ＨＦＥＴの平面模式図である。また、図２は、図１のＢ－Ｂ線断面を示す図である。また、図３は、図１のＡ－Ａ線断面を示す図である。
　図２,図３に示すように、この第１実施形態は、Ｓｉ基板１上に、アンドープＧａＮ層２,アンドープＡｌＧａＮ層３を形成している。アンドープＧａＮ層２とアンドープＡｌＧａＮ層３がヘテロ接合を有するＧａＮ系積層体５を構成している。上記アンドープＧａＮ層２とアンドープＡlＧａＮ層３との界面に２ＤＥＧ(２次元電子ガス)６が発生する。また、上記ＧａＮ系積層体５上には、保護膜７、層間絶縁膜８が順次形成されている。上記保護膜７の材料としては、例えば、ここでは、ＳｉＮを用いたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、上記層間絶縁膜８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧ(Ｓpin Ｏn Ｇlass)やＢＰＳＧ(Ｂoron Ｐhosphorous Ｓilicate Ｇlass)などの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ～２５０ｎｍの範囲で設定してもよい。
　また、上記ＧａＮ系積層体５には、アンドープＧａＮ層２に達するリセスが形成され、このリセスにドレイン電極１１とソース電極１２がオーミック電極として形成されている。このドレイン電極１１とソース電極１２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記保護膜７には開口が形成され、この開口にゲート電極１３が形成されている。このゲート電極１３は、例えば、ＴｉＮで作製され、アンドープＡlＧａＮ層３とショットキー接合するショットキー電極として形成されている。
　また、図２に示すように、上記層間絶縁膜８上にドレイン配線１５が形成されている。上記層間絶縁膜８には、スルーホール１７が形成され、このスルーホール１７を通して、上記ドレイン配線１５がドレイン電極１１に電気的に接続されている。また、図３に示すように、上記層間絶縁膜８上にソース配線２０が形成されている。上記層間絶縁膜８には、スルーホール１８が形成され、このスルーホール１８を通して、上記ソース配線２０がソース電極１２に電気的に接続されている。上記ドレイン配線１５,ソース配線２０としては、Ｔｉ／ＡｕまたはＴｉ／Ａｌなどを用いている。
　図１に示すように、この実施形態は、３本のフィンガー状のドレイン電極１１と４本のフィンガー状のソース電極１２を備えている。上記ドレイン電極１１と上記ソース電極１２は、上記ドレイン電極１１,ソース電極１２がフィンガー状に長手方向に延在している方向と直交する短手方向に予め定められた間隔を隔てて交互に配置されている。また、上記ドレイン電極１１と上記ソース電極１２は、互いに略平行に延在している。
　また、この実施形態では、各ソース電極１２の長手方向の長さＬ２と各ドレイン電極１１の長手方向の長さＬ１とが同じ長さである。また、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線Ｍ１,Ｍ２が上記ドレイン電極１１の端１１Ａ,１１Ｂと接している。つまり、上記ソース電極１２の長手方向の端１２Ａ,１２Ｂの長手方向の位置は、上記ドレイン電極１１の長手方向の端１１Ａ,１１Ｂの長手方向の位置と一致している。
　また、上記ゲート電極１３は、平面視において、上記フィンガー状のドレイン電極１１と上記フィンガー状のソース電極１２との間で長手方向に延在している長手方向延在部１３Ａと湾曲部１３Ｂ,１３Ｃとを有している。この湾曲部１３Ｂは、平面視において、ドレイン電極１１の端１１Ａを囲むように延在しており、ドレイン電極１１を挟んで隣り合う２つの長手方向延在部１３Ａの一端に連なっている。また、上記湾曲部１３Ｃは、平面視において、ドレイン電極１１の端１１Ｂを囲むように延在しており、ドレイン電極１１を挟んで隣り合う２つの長手方向延在部１３Ａの他端に連なっている。また、上記２つの長手方向延在部１３Ａと湾曲部１３Ｂと湾曲部１３Ｃとが構成する環状部は、上記長手方向に延在する枝部１３Ｄに連なり、この枝部１３Ｄは上記長手方向と直交する方向に延在している連接部１３Ｅに連なっている。図１に示すように、上記ゲート電極１３の各長手方向延在部１３Ａは、ソース電極１２との間の短手方向の距離がドレイン電極１１との間の短手方向の距離よりも短い。
　上記構成のＧａＮ ＨＦＥＴは、ノーマリオンタイプであり、上記ゲート電極１３に負電圧を印加することで、オフされる。
　次に、図１２に、本実施形態のＧａＮ ＨＦＥＴと比較例のＧａＮ ＨＦＥＴとの耐圧実験結果を示す。
　この比較例は、図１１に示すように、ソース電極１２に替えてソース電極２１２を備える点だけが、本実施形態と異なる。すなわち、この比較例では、ソース電極２１２は、ソース電極１２に相当する長手方向延在部２１２Ａと、この長手方向延在部２１２Ａの長手方向の一端から上記ゲート電極１３の湾曲部１３Ｂを囲むように延在している湾曲部２１２Ｂと上記長手方向延在部２１２Ａの長手方向の他端から上記ゲート電極１３の湾曲部１３Ｃを囲むように延在している湾曲部２１２Ｃとを有している。
　この比較例において、ドレイン電極１１とソース電極２１２の長手方向延在部２１２Ａとの間の短手方向の距離Ｄ１とドレイン電極１１の端１１Ａと上記ソース電極１２の湾曲部２１２Ｂとの間の長手方向の距離Ｄ２との比は、１：１．５であり、ドレイン電極１１の端１１Ａと上記ソース電極２１２の湾曲部２１２Ｂとの間の長手方向の距離Ｄ２は、ドレイン電極１１とソース電極２１２の長手方向延在部２１２Ａとの間の短手方向の距離Ｄ１の１.５倍もある。
　この比較例のＧａＮ ＨＦＥＴの静的なオフ耐圧は、図１２に示すように、６００Ｖであった。なお、この静的なオフ耐圧は、ゲート電極１３に－１０Ｖを印加し続けているオフ状態において、ソース電極２１２に０Ｖを印加すると共にドレイン電極１１に何ボルトの電圧を印加したときに短絡(絶縁破壊)に至るのかを表す。この静的なオフ耐圧では、ソース電極２１２の長手方向延在部２１２Ａとドレイン電極１１との間で短絡が発生していた。一方、この比較例のダイナミック耐圧は、１５０Ｖであり、静的なオフ耐圧６００Ｖの４分の１まで低下していた。
　上記ダイナミック耐圧は、前述した通り、ソース電極に印加する電圧を０(Ｖ)とし、ドレイン電極に印加する電圧を電圧Ｘ(Ｖ)として、ゲート電極に－１０(Ｖ)を加えているオン状態から、パルス幅５μ秒で０Ｖのパルス波を１パルスだけゲート電極に印加して、オンさせ、素子が破壊するか否かを観察する実験を行なうことで求める。上記ドレイン電極に印加する電圧Ｘ(Ｖ)は、例えば、１００Ｖ,１１０Ｖ,１２０Ｖ,…等のように、１０Ｖずつ増加させ、それぞれのドレイン印加電圧Ｘ(Ｖ)において、上記実験を行ない、短絡(絶縁破壊)に至る電圧Ｘ(Ｖ)を測定した。
　上記比較例においては、上記実験の結果、静的なオフ時の耐圧が６００Ｖであるにもかかわらず、動的な耐圧である上記ダイナミック耐圧が、静的なオフ時の耐圧の４分の１(１５０Ｖ)に低下しているという予想外の現象が生じていることが判明した。この実験後のサンプルを解析したところ、ドレイン電極１１の端１１Ａ,１１Ｂの部分で絶縁破壊が起こっていることが観察された。上記比較例における上記静的なオフ耐圧に対する上記ダイナミック耐圧の低下については、次のように、推定される。すなわち、ゲート電極１３にパルス波を印加したときのスイッチング動作による電界の時間的変化によって、局所的に電流が集中し、ドレイン電極１１の端１１Ａ,１１Ｂの部分での絶縁破壊が起こっていると考えられる。つまり、この耐圧低下は、スイッチング時の動的な電界変動が影響していると想像される。
　これに対して、この実施形態のＧａＮ ＨＦＥＴのダイナミック耐圧は、２５０Ｖであり、上記比較例のダイナミック耐圧１５０Ｖに比べて、６０％以上向上していた。また、この実施形態の静的なオフ耐圧は、６００Ｖであり、上記比較例と同じであった。
　したがって、この第１実施形態によれば、上記ダイナミック耐圧の低下を抑制できることが判明した。その理由は、本実施形態によれば、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂが上記ドレイン電極１１の長手方向の両端１１Ａ,１１Ｂよりも長手方向外方へ突出していない構成により、上記ソース電極１２から上記ドレイン電極１１の端１１Ａ,１１Ｂへ向かって電子流が集中することを回避できるからであると想像される。
　また、この実施形態によれば、上記ゲート電極１３は、湾曲部１３Ｂ,１３Ｃにより、上記ドレイン電極１１の長手方向の端１１Ａ,１１Ｂを囲むように延在しているので、オフ耐圧試験時にドレイン電極１１の端部１１Ａ,１１Ｂへの電界の集中を抑制できて、静的なオフ耐圧の向上を図れる。
　特に、この実施形態では、フィンガー状のドレイン電極１１およびソース電極１２を複数備えるので、上述の上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂが上記ドレイン電極１１の長手方向の両端１１Ａ,１１Ｂよりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極１２から中央のドレイン電極１１の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。
　尚、上記第１実施形態では、各ソース電極１２の長手方向の長さＬ２を各ドレイン電極１１の長手方向の長さＬ１と同じ長さにすると共に各ソース電極１２の長手方向の端１２Ａ,１２Ｂの長手方向の位置を上記ドレイン電極１１の長手方向の端１１Ａ,１１Ｂの長手方向の位置と一致させたが、上記ソース電極１２の長手方向の長さを上記ドレイン電極１１の長手方向の長さよりも短くしてもよい。この場合、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線が上記ドレイン電極１１と交差するようにソース電極とドレイン電極を配置する。また、上記ソース電極１２の長手方向の長さを上記ドレイン電極１１の長手方向の長さよりも短くした場合に、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂのうちの一方から上記短手方向に伸ばした仮想線がドレイン電極１１の長手方向の端に接していて、両端１２Ａ,１２Ｂのうちの他方から上記短手方向に伸ばした仮想線がドレイン電極１１に交差していてもよい。
　　　(第２の実施の形態)
　図４は、この発明の第２実施形態であるＧａＮ ＨＦＥＴの平面模式図である。また、図５は、図４のＣ－Ｃ線断面を示す図である。また、図６は、図４のＤ－Ｄ線断面を示す図である。
　図５,図６に示すように、この第２実施形態は、Ｓｉ基板５１上に、アンドープＧａＮ層５２,アンドープＡｌＧａＮ層５３を形成している。アンドープＧａＮ層５２とアンドープＡｌＧａＮ層５３がヘテロ接合を有するＧａＮ系積層体５５を構成している。上記アンドープＧａＮ層５２とアンドープＡlＧａＮ層５３との界面に２ＤＥＧ(２次元電子ガス)５６が発生する。また、上記ＧａＮ系積層体５５上には、保護膜５７、層間絶縁膜５８が順次形成されている。上記保護膜５７の材料としては、ここでは、例えば、ＳｉＮとしたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、上記層間絶縁膜５８の材料としては、ここでは、例えば、ポリイミドを用いたが、ＳＯＧやＢＰＳＧなどの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜５７の膜厚は、一例として、１５０ｎｍとしたが、２０ｎｍ～２５０ｎｍの範囲で設定してもよい。
　また、上記ＧａＮ系積層体５５には、アンドープＧａＮ層５２に達するリセスが形成され、このリセスにドレイン電極６１とソース電極６２がオーミック電極として形成されている。このドレイン電極６１とソース電極６２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記保護膜５７には開口が形成され、この開口にゲート電極６３が形成されている。このゲート電極６３は、例えば、ＴｉＮで作製され、アンドープＡlＧａＮ層５３とショットキー接合するショットキー電極として形成されている。
　また、図５に示すように、上記層間絶縁膜５８上にドレイン配線６５が形成されている。上記層間絶縁膜５８には、スルーホール６７が形成され、このスルーホール６７を通して、上記ドレイン配線６５がドレイン電極６１に電気的に接続されている。また、上記保護膜５７上には、もう１つのドレイン配線７２が形成され、このドレイン配線７２は層間絶縁膜５８に形成されたスルーホール７１を通して上記ドレイン配線６５に電気的に接続されている。
　また、図６に示すように、上記層間絶縁膜５８上にソース配線７３が形成されている。上記層間絶縁膜５８には、スルーホール６８が形成され、このスルーホール６８を通して、上記ソース配線７３がソース電極６２に電気的に接続されている。また、上記保護膜５７上には、もう１つのソース配線７５が形成され、このソース配線７５は層間絶縁膜５８に形成されたスルーホール７６を通して上記ソース配線７３に電気的に接続されている。上記ドレイン配線６５,７２,ソース配線７３,７５としては、Ｔｉ／ＡｕまたはＴｉ／Ａｌなどを用いている。
　図４に示すように、この実施形態は、３本のフィンガー状のドレイン電極６１と４本のフィンガー状のソース電極６２を備えている。上記ドレイン電極６１と上記ソース電極６２は、上記ドレイン電極６１,ソース電極６２がフィンガー状に長手方向に延在している方向と直交する短手方向に予め定められた間隔を隔てて交互に配置されている。また、上記ドレイン電極６１と上記ソース電極６２は、互いに略平行に延在している。
　また、この実施形態では、各ソース電極６２の長手方向の長さＬ５２が各ドレイン電極６１の長手方向の長さＬ５１よりも短い。そして、上記ソース電極６２の長手方向の端６２Ａ,６２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線Ｍ２１,Ｍ２２が上記ドレイン電極６１と交差している。つまり、上記ドレイン電極６１の長手方向の両端６１Ａ,６１Ｂは、上記ソース電極６２の長手方向の端６２Ａ,６２Ｂの長手方向の位置よりも長手方向外方へ突出している。
　また、上記ゲート電極６３は、平面視において、上記フィンガー状のドレイン電極６１と上記フィンガー状のソース電極６２との間で長手方向に延在している長手方向延在部６３Ａと湾曲部６３Ｂおよび短手方向延在部６３Ｃを有している。この湾曲部６３Ｂは、ドレイン電極６１の端６１Ａを囲むように延在しており、ドレイン電極６１を挟んで隣り合う２つの長手方向延在部６３Ａの一端に連なっている。また、上記短手方向延在部６３Ｃは、各ドレイン電極６１の端６１Ｂと所定間隔を隔てて短手方向に延在しており、各長手方向延在部６３Ａの他端に接続されている。図４に示すように、上記ゲート電極６３の各長手方向延在部６３Ａは、ソース電極６２との間の短手方向の距離がドレイン電極６１との間の短手方向の距離よりも短い。
　上記構成のＧａＮ ＨＦＥＴは、ノーマリオンタイプであり、上記ゲート電極１３に負電圧を印加することで、オフされる。
　この第２実施形態のＧａＮ ＨＦＥＴの耐圧実験結果は、前述の第１実施形態のＧａＮ ＨＦＥＴよりも向上し、静的なオフ耐圧が６００Ｖで、ダイナミック耐圧が２６０Ｖであり、図１１に示す上記比較例のダイナミック耐圧１５０Ｖに比べて、７０％以上向上していた。
　したがって、本実施形態によれば、上記ダイナミック耐圧の低下を抑制できることが判明した。その理由は、この第２実施形態の構成によれば、上記ソース電極６２の長手方向の両端６２Ａ,６２Ｂが上記ドレイン電極６１の長手方向の両端６１Ａ,６１Ｂよりも長手方向内方へ引っ込んでいる構成により、上記ソース電極６２から上記ドレイン電極６１の端６１Ａ,６１Ｂへ向かって電子流が集中することを回避できるからであると想像される。
　また、この実施形態によれば、上記ゲート電極６３は、湾曲部６３Ｂ,短手方向延在部６３Ｃにより、上記ドレイン電極６１の長手方向の端６１Ａ,６１Ｂを囲むように延在しているので、オフ耐圧試験時にドレイン電極６１の端６１Ａ,６１Ｂへの電界の集中を抑制できて、静的なオフ耐圧の向上を図れると考えられる。
　特に、この実施形態では、フィンガー状のドレイン電極６１およびソース電極６２を複数備えるので、上述の上記ソース電極６２の長手方向の両端６２Ａ,６２Ｂが上記ドレイン電極６１の長手方向の両端６１Ａ,６１Ｂよりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極６２から中央のドレイン電極６１の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。
　尚、上記第２実施形態では、上記ソース電極６２の長手方向の端６２Ａ,６２Ｂから短手方向に伸ばした仮想線Ｍ２１,Ｍ２２の両方が上記ドレイン電極６１と交差するように、ソース電極６２を配置したが、上記ソース電極６２の両端６２Ａ,６２Ｂのうちの一方から短手方向に伸ばした仮想線がドレイン電極６１と交差する一方、両端６２Ａ,６２Ｂのうちの他方から短手方向に伸ばした仮想線がドレイン電極６１の長手方向の端６１Ａまたは端６１Ｂに接するように、ソース電極６２を配置してもよい。上記第２実施形態において、各ソース電極６２の長手方向の長さＬ５２を各ドレイン電極６１の長手方向の長さＬ５１と同じ長さにすると共に各ソース電極６２の長手方向の端６２Ａ,６２Ｂの長手方向の位置を上記ドレイン電極６１の長手方向の端６１Ａ,６１Ｂの長手方向の位置と一致させてもよい。
　　　(第３の実施の形態)
　図７は、この発明の第３実施形態であるＧａＮ ＨＦＥＴの平面模式図である。また、図８は、図７のＥ－Ｅ線断面を示す図である。また、図９は、図７のＦ－Ｆ線断面を示す図である。
　図８,図９に示すように、この第３実施形態は、Ｓｉ基板８１上に、アンドープＧａＮ層８２,アンドープＡｌＧａＮ層８３を形成している。アンドープＧａＮ層８２とアンドープＡｌＧａＮ層８３がヘテロ接合を有するＧａＮ系積層体８５を構成している。上記アンドープＧａＮ層８２とアンドープＡlＧａＮ層８３との界面に２ＤＥＧ(２次元電子ガス)８６が発生する。また、上記ＧａＮ系積層体８５上には、保護膜８７、層間絶縁膜８８が順次形成されている。上記保護膜８７の材料としては、ここでは、例えば、ＳｉＮとしたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、上記層間絶縁膜８８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧやＢＰＳＧなどの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜８７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ～２５０ｎｍの範囲で設定してもよい。
　また、上記ＧａＮ系積層体８５には、アンドープＧａＮ層８２に達するリセスが形成され、このリセスにドレイン電極９１とソース電極９２がオーミック電極として形成されている。このドレイン電極９１とソース電極９２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記保護膜８７には開口が形成され、この開口にゲート電極９３が形成されている。このゲート電極９３は、例えば、ＴｉＮで作製され、アンドープＡlＧａＮ層８３とショットキー接合するショットキー電極として形成されている。
　また、図８に示すように、上記層間絶縁膜８８上にドレイン配線９５が形成されている。上記層間絶縁膜８８には、スルーホール９７が形成され、このスルーホール９７を通して、上記ドレイン配線９５がドレイン電極９１に電気的に接続されている。また、図９に示すように、上記層間絶縁膜８８上にソース配線１０３が形成されている。上記層間絶縁膜８８には、スルーホール９８が形成され、このスルーホール９８を通して、上記ソース配線１０３がソース電極９２に電気的に接続されている。上記ドレイン配線９５,ソース配線１０３としては、Ｔｉ／ＡｕまたはＴｉ／Ａｌなどを用いている。
　また、図７に示すように、この第３実施形態は、３本のフィンガー状のドレイン電極９１と４本のフィンガー状のソース電極９２を備えている。上記ドレイン電極９１と上記ソース電極９２は、上記ドレイン電極９１,ソース電極９２がフィンガー状に長手方向に延在している方向と直交する短手方向に予め定められた間隔を隔てて交互に配置されている。また、上記ドレイン電極９１と上記ソース電極９２は、互いに略平行に延在している。
　また、図７に示すように、この実施形態では、各ソース電極９２の長手方向の長さＬ９２と各ドレイン電極９１の長手方向の長さＬ９１とが同じ長さである。また、上記ソース電極９２の長手方向の両端９２Ａ,９２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線Ｍ３１,Ｍ３２が上記ドレイン電極９１の両端９１Ａ,９１Ｂと接している。つまり、上記ソース電極９２の長手方向の端９２Ａ,９２Ｂの長手方向の位置は、上記ドレイン電極９１の長手方向の端９１Ａ,９１Ｂの長手方向の位置と一致している。また、各ドレイン電極９１の両端９１Ａ,９１Ｂは、長手方向外方へ凸の湾曲形状である。
　また、上記ゲート電極９３は、上記フィンガー状のドレイン電極９１と上記フィンガー状のソース電極９２との間で長手方向に延在している長手方向延在部９３Ａと湾曲部９３Ｂ,９３Ｃとを有している。この湾曲部９３Ｂは、ドレイン電極９１の端９１Ａを囲むように延在しており、ドレイン電極９１を挟んで隣り合う２つの長手方向延在部９３Ａの一端に連なっている。また、上記湾曲部９３Ｃは、ドレイン電極９１の端９１Ｂを囲むように延在しており、ドレイン電極９１を挟んで隣り合う２つの長手方向延在部９３Ａの他端に連なっている。また、上記２つの長手方向延在部９３Ａと湾曲部９３Ｂと湾曲部９３Ｃとが構成する環状部は、上記長手方向に延在する枝部９３Ｄに連なり、この枝部９３Ｄは上記長手方向と直交する方向に延在している連接部９３Ｅに連なっている。図７に示すように、上記ゲート電極９３の各長手方向延在部９３Ａは、ソース電極９２との間の短手方向の距離がドレイン電極９１との間の短手方向の距離よりも短い。
　さらに、この実施形態では、図７に示すように、上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃに対して外周側へ僅かな間隙を隔てていると共に上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ僅かな間隙を隔てて２次元電子ガス除去領域１１１,１１１Ａが形成されている。この僅かな間隙は、例えば、２０μｍ以下である。上記２次元電子ガス除去領域１１１,１１１Ａは、上記ＧａＮ系積層体８５に後述するリセスを形成することによって形成している。
　上記２次元電子ガス除去領域１１１は、上記ソース電極９２の端９２Ａ近傍から長手方向外方へ向かって末広がりに広がっていると共にゲート電極９３の湾曲部９３Ｂに沿って延在している。また、上記２次元電子ガス除去領域１１１Ａは、上記ソース電極９２の端９２Ｂ近傍から長手方向外方へ向かって末広がりに広がっていると共にゲート電極９３の湾曲部９３Ｃに沿って延在している。
　この２次元電子ガス除去領域１１１では、図８に示すように、ゲート電極９３の湾曲部９３Ｂに対して外周側へ隣接していると共にアンドープＧａＮ層８２に達するリセス１０８を形成することにより、２次元電子ガス８６が除去されている。このリセス１０８は、図９に示すように、上記ソース電極９２の端９２Ａに対して長手方向外方へ隣接している。また、上記ソース電極９２の端９２Ｂに対して長手方向外方へ隣接していると共にアンドープＧａＮ層８２に達するリセス１０９を形成することにより、２次元電子ガス８６が除去されて上記２次元電子ガス除去領域１１１Ａが形成されている。
　上記構成のＧａＮ ＨＦＥＴは、ノーマリオンタイプであり、上記ゲート電極１３に負電圧を印加することで、オフされる。
　この第３実施形態のＧａＮ ＨＦＥＴの耐圧実験結果は、静的なオフ耐圧が６００Ｖで、ダイナミック耐圧が３００Ｖであり、図１１に示す上記比較例のダイナミック耐圧１５０Ｖに比べて、１００％以上向上していた。このように、この第３実施形態によれば、前述の第１実施形態よりもダイナミック耐圧が５０Ｖ向上していた。その理由は、上記２次元電子ガス除去領域１１１を形成すると共に上記ドレイン電極９１の両端９１Ａ,９１Ｂを湾曲形状としたことにより、ダイナミック耐圧試験時にドレイン電極９１の端９１Ａ,９１Ｂへの電子流の集中をより抑制できたためと考えられる。
　特に、この実施形態では、フィンガー状のドレイン電極９１およびソース電極９２を複数備えるので、上述の上記ソース電極９２の長手方向の両端９２Ａ,９２Ｂが上記ドレイン電極９１の長手方向の両端９１Ａ,９１Ｂよりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極９２の端部から中央のドレイン電極９１の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。
　なお、上記第３実施形態において、ソース電極９２の長手方向の長さをドレイン電極９１の長手方向の長さよりも短くしてもよい。この場合、ソース電極９２の長手方向の両端９２Ａ,９２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線がドレイン電極９１と交差するようにソース電極９２とドレイン電極９１を配置する。また、上記ソース電極９２の長手方向の長さを上記ドレイン電極９１の長手方向の長さよりも短くした場合に、上記ソース電極９２の長手方向の両端９２Ａ,９２Ｂのうちの一方から上記短手方向に伸ばした仮想線がドレイン電極９１の長手方向の端に接していて、両端９２Ａ,９２Ｂのうちの他方から上記短手方向に伸ばした仮想線がドレイン電極９１に交差していてもよい。
　また、上記第３実施形態では、図７に示すように、上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃに対して外周側へ僅かな間隙を隔てていると共に上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ僅かな間隙(例えば、２０μｍ以下)を隔てて２次元電子ガス除去領域１１１を形成したが、図１０に示すように、上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ僅かな間隙(例えば、２０μｍ以下)を隔てて２次元電子ガス除去領域１５１,１５２を形成してもよい。この２次元電子ガス除去領域１５１,１５２は、上記ソース電極９２の短手方向の寸法とほぼ同様の短手方向寸法を有し、ほぼ四角形状である。このような四角形状の２次元電子ガス除去領域１５１,１５２を有する場合にも、上記ソース電極９２の両端９２Ａ,９２Ｂから上記ドレイン電極９１の両端９１Ａ,９１Ｂへの電流パスが形成されることが抑制されると考えられ、ダイナミック耐圧の向上を図れる。なお、上記ソース電極９２の両端９２Ａ,９２Ｂの長手方向に隣接する領域下の２次元電子ガス除去領域１５１,１５２だけでなく、ドレイン電極９１の両端９１Ａ,９１Ｂに隣接する領域下にも２次元電子ガス除去領域(図示せず)を形成してもよい。また、上記ソース電極９２またはドレイン電極９１の長手方向の片方の端だけに長手方向に隣接する領域下に２次元電子ガス除去領域を形成してもよい。
　また、上記第３実施形態では、アンドープＧａＮ層８２に達するリセス１０８,１０９を形成することで上記２次元電子ガス除去領域１１１,１１１Ａを形成したが、上記リセス１０８,１０９を形成する替わりに上記領域のＧａＮ系積層体８５に、ホウ素(Ｂ)または鉄(Ｆｅ)等の不純物を注入することで、上記２次元電子ガス除去領域１１１,１１１Ａを形成してもよい。なお、上記ソース電極９２の両端９２Ａ,９２Ｂの長手方向に隣接する領域下の２次元電子ガス除去領域１５１,１５２だけでなく、ドレイン電極９１の両端９１Ａ,９１Ｂに隣接する領域下にも２次元電子ガス除去領域(図示せず)を形成してもよい。また、上記ソース電極９２,ドレイン電極９１の長手方向の片方の端だけに長手方向に隣接する領域下に２次元電子ガス除去領域を形成してもよい。
　また、上記２次元電子ガス除去領域１１１は、上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃに対して外周側へ間隙を隔てることなく隣り合っていてもよく、上記２次元電子ガス除去領域１１１,１１１Ａは、上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ間隙を隔てることなく隣り合っていてもよい。本明細書において、２次元電子ガス除去領域がソース電極やゲート電極に隣接しているとは、間隙を隔てることなく隣り合っている場合と、上記僅かな間隙(例えば、２０μｍ以下)を隔てて隣り合っている場合とを含んでいる。
　尚、上記第１～第３実施形態において、フィンガー状のドレイン電極１１,６１,９１を３本備え、フィンガー状のソース電極１２,６２,９２を４本備えたが、フィンガー状のドレイン電極を２本備え、フィンガー状のソース電極を３本備えて、ドレイン電極とソース電極を長手方向と交差する短手方向に交互に配置してもよい。また、フィンガー状のドレイン電極を１本備え、フィンガー状のソース電極６２を２本備えてもよく、フィンガー状のドレイン電極を３本以上備え、フィンガー状のドレイン電極を４本以上備えて、ドレイン電極とソース電極を上記短手方向に交互に配置してもよい。また、上記第１～第３実施形態では、ゲート電極１３,６３,９３が各フィンガー状ドレイン電極１１,６１,９７を環状に取り囲む構造としたが、湾曲部１３Ｂ,６３Ｂ,９３Ｂは必ずしも有していなくてもよい。もっとも、ゲート電極１３,６３,９３が湾曲部１３Ｂ,６３Ｂ,９３Ｂを有することで、ダイナミック耐圧試験時にドレイン電極１１,６１,９１の端１１Ａ,６１Ａ,９１Ａへの電子流の集中を抑制できて、動的な耐圧の向上を図れる。
　また、上記第１～第３実施形態において、基板１,５１,８１をＳｉ基板としたが、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳiＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、Ｇａ系半導体からなる基板上にＧａ系半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、アンドープＧａＮ層２,５２,８２とアンドープＡｌＧａＮ層３,５３,８３との間に、ＡｌＮで作製したヘテロ改善層を形成してもよい。また、上記アンドープＡｌＧａＮ層３,５３,８３上にＧａＮキャップ層を形成してもよい。また、上記第１～第３実施形態では、アンドープＧａＮ層に達するリセスを形成し、このリセスにドレイン電極とソース電極をオーミック電極として形成したが、上記リセスを形成せずに上記アンドープＧａＮ層上のアンドープＡlＧａＮ層上にドレイン電極とソース電極を形成し、アンドープＡlＧａＮ層の層厚を薄くすることでドレイン電極とソース電極がオーミック電極になるようにしてもよい。
　また、上記第１～第３実施形態では、ゲート電極１３,６３,９３をＴｉＮで作製したが、ＷＮで作製してもよい。また、ゲート電極をＴｉ/ＡｕやＮｉ/Ａｕで作製してもよい。また、上記第１～第３実施形態では、このドレイン電極１１,６１,９１とソース電極１２,６２,９２は、一例として、Ｔｉ/Ａｌ/ＴｉＮ電極としたが、Ｔｉ/Ａｌ電極としてもよく、Ｈｆ/Ａｌ電極としてもよく、Ｔｉ/ＡｌＣｕ/ＴｉＮ電極としてもよい。また、上記ドレイン電極,ソース電極としては、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。
　また、上記第１～第３実施形態では、保護膜７,５７,８７をＳｉＮで作製したが、ＳｉＯ２、Ａｌ２Ｏ３などで作製してもよく、ＳｉＮ膜上にＳｉＯ２膜を積層した積層膜としてもよい。
　また、この発明の電界効果トランジスタにおけるＧａＮ系積層体は、ＡlＸＩｎＹＧａ１－Ｘ－ＹＮ(Ｘ≧０、Ｙ≧０、０≦Ｘ＋Ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、ＧａＮ系積層体は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものでもよい。
　また、ノーマリオンタイプのHFETについて説明したがノーマリオフタイプでも同様の効果が得られる。またショットキーゲートで説明したが絶縁ゲート構造でも構わない。
　この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
　１,５１,８１　Ｓｉ基板
　２,５２,８２　アンドープＧａＮ層
　３,５３,８３　アンドープＡｌＧａＮ層
　５,５５,８５　ＧａＮ系積層体
　６,５６,８６　２ＤＥＧ(２次元電子ガス)
　７,５７,８７　ＳｉＮ保護膜
　８,５８,８８　層間絶縁膜
　１１,６１,９１　ドレイン電極
　１１Ａ,１１Ｂ,６１Ａ,６１Ｂ,９１Ａ,９１Ｂ　端
　１２,６２,９２　ソース電極
　１２Ａ,１２Ｂ,６２Ａ,６２Ｂ,９２Ａ,９２Ｂ　端
　１３,６３,９３　ゲート電極
　１３Ａ,６３Ａ,９３Ａ　長手方向延在部
　１３Ｂ,１３Ｃ,６３Ｂ,９３Ｂ,９３Ｃ　湾曲部
　１５,６５,９５　ドレイン配線
　１７,１８,６７,６８,７１,７６,９７,９８　スルーホール
　２０,７３,１０３　ソース配線
　１０８,１０９　リセス
　１１１,１１１Ａ　２次元電子ガス除去領域

Claims (5)

  1. 　ヘテロ接合を有するＧａＮ系積層体(５,５５,８５)と、
    　上記ＧａＮ系積層体(５,５５,８５)上に形成されているフィンガー状のドレイン電極(１１,６１,９１)と、
    　上記ＧａＮ系積層体(５,５５,８５)上に、上記ドレイン電極(１１,６１,９１)に対して、上記ドレイン電極(１１,６１,９１)がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しているフィンガー状のソース電極(１２,６２,９２)と、
    　平面視において、上記ドレイン電極(１１,６１,９１)とソース電極(１２,６２,９２)との間に形成されたゲート電極(１３,６３,９３)と
    を備え、
    　上記ソース電極(１２,９２)の長手方向の長さが上記ドレイン電極(１１,９１)の長手方向の長さと同じ長さであるか、もしくは、上記ソース電極(６２)の長手方向の長さが上記ドレイン電極(６１)の長手方向の長さよりも短く、かつ、
    　上記ソース電極(１２,６２,９２)の長手方向の一端(１２Ａ,１２Ｂ,６２Ａ,６２Ｂ,９２Ａ,９２Ｂ)から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極(１１,９１)と接しているか、もしくは上記ドレイン電極(６１)と交差しており、
    　上記ソース電極(１２,６２,９２)の長手方向の他端(１２Ｂ,６２Ｂ,９２Ｂ)から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極(１１,９１)と接しているか、もしくは上記ドレイン電極(６１)と交差していることを特徴とするヘテロ接合電界効果トランジスタ。
  2. 　請求項１に記載のヘテロ接合電界効果トランジスタにおいて、
    　上記ＧａＮ系積層体(５,５５,８５)上に形成された絶縁層(８,５８,８８)と、
    　上記絶縁層(８,５８,８８)上に形成されたソース配線(２０,７３,１０３)と
    を備え、
    　上記ソース電極(１２,６２,９２)は、
    　上記絶縁層(８,５８,８８)に形成されたスルーホール(１８,６８,９８)を経由して上記ソース配線(２０,７３,１０３)に電気的に接続されていることを特徴とするヘテロ接合電界効果トランジスタ。
  3. 　請求項２に記載のヘテロ接合電界効果トランジスタにおいて、
    　上記フィンガー状のドレイン電極(１１,６１,９１)および上記フィンガー状のソース電極(１２,６２,９２)をそれぞれ複数備え、
    　上記複数のフィンガー状のドレイン電極(１１,６１,９１)と上記複数のフィンガー状のソース電極(１２,６２,９２)とが上記長手方向と交差する方向に交互に配置されており、
    　さらに、上記絶縁層(８,５８,８８)上に形成されたドレイン配線(１５,６５,９５)を備え、
    　上記ドレイン電極(１１,６１,９１)は、
    　上記絶縁層(８,５８,８８)に形成されたスルーホール(１７,６７,９７)を経由して上記ドレイン配線(１５,６５,９５)に電気的に接続されていることを特徴とするヘテロ接合電界効果トランジスタ。
  4. 　請求項１から３のいずれか１つに記載のヘテロ接合電界効果トランジスタにおいて、
    　上記ゲート電極(１３,６３,９３)は、
    　平面視において、上記フィンガー状のドレイン電極(１１,６１,９１)と上記フィンガー状のソース電極(１２,６２,９２)との間で長手方向に延在していると共に上記ドレイン電極(１１,６１,９１)の長手方向の端部(１１Ａ,１１Ｂ,６１Ａ,６１Ｂ,９１Ａ,９１Ｂ)を囲むように延在していることを特徴とするヘテロ接合電界効果トランジスタ。
  5. 　請求項１から４のいずれか１つに記載のヘテロ接合電界効果トランジスタにおいて、
    　上記フィンガー状のソース電極(９２)の長手方向の端(９２Ａ,９２Ｂ)に長手方向外側に隣接する領域の下のＧａＮ系積層体(８５)に、２次元電子ガスが存在していない２次元電子ガス除去領域(１１１,１１１Ａ,１５２)が形成されていることを特徴とするヘテロ接合電界効果トランジスタ。
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