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WO2007018006A1 - 表示装置 - Google Patents

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Publication number
WO2007018006A1
WO2007018006A1 PCT/JP2006/313591 JP2006313591W WO2007018006A1 WO 2007018006 A1 WO2007018006 A1 WO 2007018006A1 JP 2006313591 W JP2006313591 W JP 2006313591W WO 2007018006 A1 WO2007018006 A1 WO 2007018006A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
potential
connection point
voltage
capacitor
Prior art date
Application number
PCT/JP2006/313591
Other languages
English (en)
French (fr)
Inventor
Takaji Numao
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to US11/918,652 priority Critical patent/US7990347B2/en
Publication of WO2007018006A1 publication Critical patent/WO2007018006A1/ja

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    • G09G2310/0254—Control of polarity reversal in general, other than for liquid crystal displays
    • G09G2310/0256—Control of polarity reversal in general, other than for liquid crystal displays with the purpose of reversing the voltage across a light emitting or modulating element within a pixel
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    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing

Definitions

  • the present invention relates to a display device using electro-optical elements such as organic EL (electro luminescence) (Organic Light Emitting Diodes) and EP (Electronic Paper).
  • organic EL electro luminescence
  • EP Electro Paper
  • OLED displays are attracting attention as portable displays such as mobile phones and PDAs (Personal Digital Assistants) as displays that can emit light with low voltage and low power consumption.
  • PDAs Personal Digital Assistants
  • FIG. 14 shows a pixel circuit disclosed in Patent Document 1 as a drive circuit configuration of this organic EL display.
  • a pixel circuit 300 shown in FIG. 14 includes four p-type TFTs (Thin Film Transistors) 360, 365, 370, and 375, two capacitors 350 and 355, and OLED (organic EL) 380 power. Between the power supply wiring 390 and the common cathode (GND), TFTs 365 and 375 and organic EL (OLED) 380 are connected in series. A capacitor 350 and a switching TFT 360 are connected in series between the gate terminal of the driving TFT 365 and the data wiring 310. Further, a switching TFT 370 is connected between the gate terminal and the drain terminal of the driving TFT 365, and a capacitor 355 is connected between the gate terminal and the source terminal of the driving TFT 365. Select gate 320, auto zero wiring 330, and illumination wiring 340 are arranged at the gate terminals of these TFTs 360, 370, and 375.
  • the auto-zero wiring 330 and the illumination wiring 340 are GL in the first period.
  • switching TFTs 370 and 375 are turned on, and the drain and gate terminals of the driving TFT 365 are at the same potential. At this time, the driving TFT 365 is turned on, and a current flows from the driving TFT 365 to the OLED 380.
  • a reference voltage is input to the data wiring 310, the select wiring 320 is set as GL, and the other terminal (TFT360 side terminal) of the capacitor 350 is set as the reference voltage.
  • the illumination wiring 340 is set to GH (High), and the TFT 375 is turned off.
  • the gate potential of the driving TFT 365 gradually increases, and when the value becomes VDD + Vth corresponding to the threshold voltage Vth (Vth 0) of the driving TFT 365, the driving TFT 365 is turned off.
  • the auto-zero wiring 330 is set to GH, and the switching TFT 370 is turned off.
  • the capacitor 350 has a difference between its gate potential and the reference potential.
  • the gate potential of the driving TFT 365 becomes a value VDD + Vth corresponding to the threshold voltage Vth when the potential of the data wiring 310 is the reference potential. If the potential of the data wiring 310 also changes its reference potential, control is performed so that a current corresponding to the potential change related to the threshold potential of the driving TFT 365 flows to the driving TFT 365.
  • the driving T is connected between the power supply wiring 390 and the common cathode (GND).
  • the gate size of the TFT 375 for the switch increases, and the aperture ratio force S decreases in the bottom emission configuration (configuration in which light is extracted from the TFT substrate side force).
  • Non-Patent Document 1 a driving force and an organic EL are directly connected between the power supply wiring and the common electrode, and a structural power in which no switching TFT is arranged between them is disclosed in Non-Patent Document 1.
  • the pixel circuit shown in FIG. 15 has the pixel circuit configuration shown in Non-Patent Document 1.
  • the pixel circuit shown in FIG. 15 includes four n-type TFTs: T1 to T4, one capacitor Cs, and an organic EL: OLED force.
  • Organic EL: OL ED and driving TFT: T4 are directly connected in series between the common electrode GND and the power supply wiring COM.
  • the TFT for driving: T3 is arranged between the gate terminal a and the drain terminal c of the driving TFT: T4.
  • Driving TFT: Capacitor Cs and switch TFT: T1 are placed in series between the gate terminal of T4 and data wiring DAT, and between this capacitor Cs and switch TFT: T1 connection point b and power supply wiring COM.
  • the switch TFT: T2 is placed!
  • control wirings SCT, MRG, and RST are connected to the gate terminals of these switch TFTs T1 to T3.
  • the power supply wiring COM is set to the potential Vp.
  • the driving TFT: T4 since the potential of the gate terminal a of the driving TFT T: T4 becomes larger than the potential of the terminal c, the driving TFT: T4 is in the ON state, and a current flows to the power supply wiring COM force Organic EL: OLED.
  • the voltage at terminal c becomes some positive value, and a reverse voltage is applied to the organic EL: OLED.
  • the control wiring RST is set to GH, and the switch TFT: T3 is turned on.
  • the potential of the gate terminal a of the driving TFT: T4 becomes equal to the potential of the terminal c (because the potential of the power supply wiring C OM> the potential of the terminal c).
  • the driving TFT: T4 is in the OFF state. It becomes.
  • the voltage Vg (based on the OLED anode potential GND) at the gate terminal a at this time must be larger than the threshold voltage Vth of the driving TFT T: T4.
  • the potential of the power supply wiring COM is set to 0V.
  • the voltage at the gate terminal a and the terminal c is larger than the threshold voltage Vth of the driving TFT: T4
  • a current flows from the gate terminal a to the power supply wiring COM, and the potential difference between the gate terminal a and the power supply wiring COM Becomes the voltage Vth, and the potential difference between both ends of the capacitor Cs becomes the voltage Vth.
  • control wiring MRG is set to GL
  • switch TFT: T2 is turned OFF
  • control wiring is set.
  • the necessary voltage Vda is applied to terminal b from data wiring DAT.
  • the reverse voltage is applied to the organic EL: OLED! Therefore, the organic EL: OLED functions as a capacitor, and a voltage change corresponding to the voltage change of the terminal b is generated at the terminal a.
  • Vth (Cs + Co) + Vda-Cs Vx (Cs + Co)
  • Vx Vth + Vda-Cs / (Cs + Co)
  • Vx-Vda Vth + Vda-Cs / (Cs + Co) — Vda
  • control wiring SCT is set to GL
  • switch TFT: T1 is turned off, and the potential of the gate terminal a is held.
  • control wiring RST is set to GL
  • switch TFT: T3 is turned off
  • control wiring MRG is set to GH
  • switch TFT: T2 is turned on.
  • the power supply wiring COM is set to the potential-VDD.
  • the gate-source voltage of the driving TFT: T4 (voltage between the terminal a and the power supply wiring COM) Vgs remains Vx ⁇ Vda.
  • the driving TFT: T4 is turned on. If Vda ⁇ 0, the driving TFT: T4 is turned off.
  • the driving TFT: T4 does not depend on the ONZOFF state, and the potential of the drain terminal c becomes higher than the potential of the source terminal (power supply wiring COM). Therefore, if Vda is 0 and the drain TFT's T4 drain-source terminal voltage Vds is greater than the gate-source voltage Vgs, the driving TFT T4 drain terminal force also corresponds to Vgs toward the source terminal. Current flows. And Current is supplied from GND through OLED: OLED.
  • the organic EL: OLED and the driving TFT: T4 are directly connected between the common electrode GND and the power supply wiring COM, and the driving TFT: threshold of T4 Variations in value potential can be compensated, and a desired current can be applied to the organic EL: OLED.
  • FIG. 17 shows a pixel circuit configuration disclosed in Patent Document 2.
  • the driving TFT 106 and the organic EL 107 are directly connected between the GND line and the power supply line 109.
  • a switching TFT 108 is disposed between the gate and drain of the driving TFT 106 (here, the GND line side of the driving TFT 106 is used as the drain terminal), and between the gate terminal of the driving TFT 106 and the data line 103, the switch TFTs 111 and 104 are arranged in series in this order.
  • a capacitor 105 is disposed between the connection point between the switch TFT 111 and the switch TFT 104 and the source terminal of the drive TFT 106.
  • a scanning line 112 is connected to the gate terminals of the switching TFTs 108 and 111, and a scanning line 110 is connected to the gate terminal of the switching TFT 104.
  • the TFTs 104, 106, and 111 are n-type TFTs, and the TFT 108 is a p-type TFT.
  • the scanning line 110 is set to a negative voltage
  • the switch TFT 104 is turned off
  • the scanning line 112 is set to a positive voltage
  • the switch TFT 108 is turned off.
  • the power line 109 is changed from a negative voltage to a positive voltage.
  • the organic EL107 acts as a capacitor (because it is in a state where a reverse voltage is applied), and the gate terminal of the driving TFT106 becomes a positive voltage due to a voltage change through the organic EL107 and the capacitor 105, and the driving TFT106 is in the ON state. It becomes.
  • the anode terminal side force of the organic EL 107 also flows toward the GND line.
  • the voltage at the source terminal of the driving TFT 106 approaches the GND voltage, and the driving TFT 106 is turned off.
  • the scanning line 112 is set to a negative voltage, the switching TFT 111 is turned off, and the switching TFT 108 is turned on. As a result, the gate terminal of the driving TFT 106 becomes the GND voltage.
  • the driving TFT 106 is turned off.
  • the scanning TFT 110 is set to a positive voltage and the switching TFT 104 is set to an ON state. Then, as shown in FIG. 18 (c), the voltage Vdl corresponding to the brightness of the organic EL 107 is also applied to the switch TFT 104 side terminal (the other terminal) of the capacitor 105 as shown in FIG.
  • the GND voltage is applied to the gate terminal of the driving TFT 106, the voltage at the source terminal is ⁇ Vth, and the voltage Vdl is applied to the other terminal of the capacitor 105.
  • the scanning line 110 is set to a negative voltage and the switching TFT 104 is turned off
  • the scanning line 112 is set to a positive voltage and the switching TFT 108 is turned off and the switch is turned on. Turn on the TFT111.
  • the gate-source voltage of the driving TFT 106 becomes Vdl + Vth, and the driving TFT 106 is supplied with a current corresponding to the voltage Vdl related to the threshold voltage Vth of the driving TFT 106.
  • the TFT 106 can be controlled.
  • Patent Document 1 Japanese Translation of Special Publication 2002—514320 (Published May 14, 2002)
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2004-280059 (Publication date: October 7, 2004)
  • Non-Patent Document 1 IDW'03 p255-258 (2003 ⁇ 12 ⁇ 3-5 days)
  • portrait (portrait) display is made assuming that the number of pixels of the display device is QVGA, 240 pixels per one power line COM are connected.
  • OLED placed in each pixel emits all white light, the required current is about 2 A per pixel.
  • One power supply wiring requires about 0.48mA per COM.
  • the driver circuit is made from the beginning like an amorphous silicon TFT, the size of the TFT for the switch increases in size and takes up an area corresponding to it, which increases the cost of the IC.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a driving transistor and an electro-optical element between a power supply wiring and a common electrode without changing the potential of the power supply wiring. Is directly connected to enable threshold compensation of the driving transistor, thereby eliminating the need for a switch between the power supply wiring and the voltage source and realizing a display device capable of reducing the manufacturing cost.
  • the display device includes a driving transistor and an electro-optical element that are directly connected between a power supply wiring and a common electrode, and a current corresponding to an image signal is supplied to the display device.
  • a connection point between the driving transistor and the electro-optical element is a connection point B, and the two terminals of the electro-optical element are opposite to the connection point B.
  • the connection point B An initialization unit that performs initialization to set the potential Vs of the connection point B to be higher than Vcom when the connection point B is connected to the cathode of the electro-optic element.
  • a threshold correction unit that performs threshold correction by changing the gate-source voltage Vgs of the driving transistor to Vth by applying a threshold correction voltage to the gate of the driving transistor, and the threshold correction being performed.
  • Signal control that performs signal control to change the Vgs to a value represented by the sum of the Vth and the voltage value corresponding to the image signal by applying a signal control voltage to the gate of the driving transistor. Department.
  • the potential Vs at the connection point B is set as described above.
  • the potential Vs is the driving transistor when the threshold correction voltage is applied to the gate of the driving transistor.
  • the gate-source voltage Vgs of the transistor is set to be greater than (the maximum value of Vth).
  • the threshold correction voltage is set to be smaller (or larger) than Vcom + (the minimum value of Vth). Note that “threshold correction voltage is set to be smaller than Vcom + (minimum value of Vth)” is when the driving transistor is n-type, and “threshold correction voltage is lower than Vcom + (minimum value of Vth). “Set to be large” is when the driving transistor is p-type.
  • the gate-source voltage Vgs of the driving transistor can be set to the threshold voltage Vth while suppressing the current flowing through the electro-optic element.
  • Vgs is changed to a value represented by the sum of the above Vth and a voltage value corresponding to the image signal (for example, Va-Vda), whereby the current value Ids flowing through the electro-optic element is changed to Control without being affected by Vth. Therefore, the threshold of the driving transistor can be compensated without changing the potential of the power supply wiring, and the switch between the power supply wiring and the voltage source is not required, and the manufacturing cost of the display device can be reduced.
  • the display device includes a driving transistor and an electro-optical element that are directly connected between a power supply wiring and a common electrode, and a current corresponding to an image signal is supplied to the display device.
  • a connection point between the driving transistor and the electro-optical element is a connection point B
  • a first capacitor and a second capacitor are connected between the gate terminal of the driving transistor and the connection point B.
  • Two capacitors are connected in series in this order, the first switch transistor is placed between the gate terminal of the driving transistor and the first wiring, and the connection point of the first capacitor and the second capacitor is connected.
  • the second switch transistor is arranged between the connection point A and the second wiring.
  • the threshold voltage Vth or a voltage corresponding thereto is held in one of the first capacitor and the second capacitor, and the voltage held in the other capacitor is changed.
  • the gate-source voltage Vgs of the driving transistor can be controlled so that the driving transistor flows a desired current value.
  • the current flowing to the driving transistor force electro-optic element can be set to a desired value regardless of the threshold voltage Vth of the driving transistor. Therefore, drive without changing the potential of the power supply wiring This makes it possible to compensate the threshold value of the transistor for use, and eliminate the need for a switch between the power supply wiring and the voltage source, thereby reducing the manufacturing cost of the display device.
  • the above configuration has an effect that the current flowing to the electro-optical element can be controlled with a simple configuration.
  • FIG. 1 is a circuit diagram showing a pixel circuit configuration used in Embodiment 1.
  • FIG. 2 is a block diagram showing a configuration of a display device used in Embodiments 1 to 3 of the present invention.
  • FIG. 3 is a timing chart showing voltages of respective wirings of the pixel circuit of FIG.
  • FIG. 4 is a graph showing the result of simulating changes in the source-drain current Ids of the driving TFT: Q1 in the pixel circuit of FIG.
  • FIG. 5 is a circuit diagram showing another pixel circuit configuration shown in the first embodiment.
  • FIG. 6 is a circuit diagram showing a pixel circuit configuration used in Embodiment 2.
  • FIG. 7 is a timing chart showing voltages of respective wirings of the pixel circuit of FIG.
  • FIG. 8 is a graph showing the result of simulating changes in the source-drain current Ids of the driving TFT: Q1 in the pixel circuit of FIG.
  • FIG. 9 is a circuit diagram showing a pixel circuit configuration used in Embodiment 3.
  • FIG. 10 is a timing chart showing voltages of respective wirings of the pixel circuit of FIG.
  • FIG. 11 is a graph showing a result of simulating changes in the source-drain current Ids of the driving TFT: Q1 in the pixel circuit of FIG.
  • FIG. 12 is a circuit diagram showing a pixel circuit configuration used in Embodiment 4.
  • FIG. 13 is a timing chart showing the voltage of each wiring of the pixel circuit of FIG.
  • FIG. 14 is a circuit diagram showing a pixel circuit configuration described in the prior art.
  • FIG. 15 is a circuit diagram showing another pixel circuit configuration described in the prior art.
  • FIG. 16 is a timing chart showing the operation of the pixel circuit of FIG.
  • the switching element used in the present invention can be composed of a low-temperature polysilicon TFT, a CG (Continuous Grain) silicon TFT, or an amorphous silicon TFT. Since the structure and production process of these TFTs are known, the description thereof is omitted here. [0067] Further, since the configuration of an organic EL element that is an electro-optical element used in the present embodiment is also known, its description is omitted here.
  • the display device is a display device in which a driving transistor (Q1) and an electro-optic element (EL1) are directly connected between a power supply wiring and a common electrode, and are arranged in a matrix form.
  • the connection point between (Q1) and the electro-optic element (EL1) is connection point B, and the first capacitor (C1) and second capacitor (C2) are connected between the gate terminal of the driving transistor (Q1) and connection point B.
  • the first switch transistor (Q2) is arranged between the gate terminal of the driving transistor (Q1) and the first wiring (source wiring 3 ⁇ 4 or potential wiring Va).
  • the connection point of the capacitor (C1) and the second capacitor (C2) is the connection point A, and the second switch transistor (Q5) is connected between the connection point A and the second wiring (potential wiring Va or source wiring 3 ⁇ 4). It is the arranged configuration.
  • the potential of the terminal opposite to the connection point B is Vcom
  • the threshold voltage of the driving transistor (Q1) is Vth (Vth is the driving transistor ( Positive value if Q1) is n type, negative value if p type).
  • the source wiring 3 ⁇ 4 applies a desired potential, that is, a voltage corresponding to the data voltage Vda as an image signal, to the gate terminal of the driving transistor (Q1).
  • a predetermined auxiliary potential Va is applied to the connection point A.
  • the potential Vs is set smaller than Vcom. More precisely, the potential Vs at the connection point B is set so that the gate-source voltage Vgs of the driving transistor is larger than the maximum value of Vth with the minimum voltage applied to the gate terminal of the driving transistor. Is done. In addition, even when the gate-source voltage Vgs of the driving transistor becomes the minimum value of Vth with the maximum voltage applied to the gate terminal of the driving transistor, the potential at the connection point B is smaller than Vcom. Set as follows. Alternatively, when the connection point B is connected to the cathode of the electro-optic element (EL1), the potential Vs is set larger than Vcom.
  • the potential Vs at the connection point B is set so that the gate-source voltage Vgs of the driving transistor is larger than the maximum value of Vth when the maximum voltage is applied to the gate terminal of the driving transistor. Is done. And drive Even if the gate-source voltage Vgs of the driving transistor is the minimum value of Vth with the minimum voltage applied to the gate terminal of the transistor, the potential at the connection point B is set higher than Vcom. To do. In amorphous Si, Vth usually deteriorates and increases during use, so taking this into consideration, the potential Vs should be set to a value that is smaller (larger) than Vcom. do it. For example, even if the initial value of Vth is 2V, Vth will be 5V or 10V during use.
  • Vth will eventually become 5V and 10V and compensation will not be possible. For this reason, considering the deteriorated Vth value, it is to make it smaller (or larger).
  • some value such as the potential of the connection point B
  • all the parts described as “sufficiently large (small)” in relation to the threshold voltage Vth have the same meaning.
  • the potential Vg applied to the gate terminal of the driving transistor (Q1) in the first wiring (source wiring 3 or potential wiring Va) force is preferably close to the potential Vcom.
  • connection point B is the reference potential terminal (source terminal) of the driving transistor (Q1)
  • the gate-source voltage Vgs of the driving transistor (Q1) is the threshold voltage after the threshold compensation period. Vth.
  • the threshold of the driving transistor (Q1) can be corrected without providing a switch transistor between the driving transistor (Q1) and the electro-optic element (EL1).
  • the threshold voltage Vth (or a voltage corresponding thereto) is held in one capacitor of the first capacitor (C1) or the second capacitor (C2), and the voltage held in the other capacitor is Change.
  • the gate-source voltage Vgs of the driving transistor (Q1) can be controlled so that the driving transistor (Q1) flows a desired current value.
  • the current flowing from the driving transistor (Q1) to the electro-optic element (EL1) can be set to a desired value regardless of the threshold voltage Vth of the driving transistor (Q1).
  • a pixel circuit configuration in which a driving transistor and an electro-optical element are connected in series between a power supply wiring and a common electrode, and a switch transistor is not arranged therebetween. Can be used to correct the threshold voltage Vth of the driving transistor and control the current flowing from the driving transistor to the electro-optic element.
  • the switch transistor is not arranged between the driving transistor and the electro-optical element, so that an increase in power consumption due to voltage drop in the switch transistor is avoided. it can.
  • the size of the switch transistor increases. Therefore, by eliminating the need for the switch transistor, the aperture ratio is reduced in the bottom emission configuration. Can be bigger.
  • the top emission configuration can achieve high definition.
  • a substrate using amorphous silicon TFTs can be manufactured at low cost because it is not necessary to incorporate the switch into the driver IC.
  • the potential Vs at the connection point B is sufficiently smaller than Vcom-Vth (or
  • Vcom it is much larger than Vth
  • a “first changing means” in which a fourth switch transistor (Q4) is arranged in parallel with the first capacitor (C1) or the second capacitor (C2);
  • a second switch transistor (Q 11) is arranged between the connection point A and the second wiring (source wiring 3 ⁇ 4), and a third switch transistor (Q 11) is connected between the connection point B and the third wiring (potential wiring Vb).
  • Q3 There are two possible “second means of change” for Q3).
  • a first driving method is the display device described above, wherein a desired potential, that is, an image signal is supplied from the first wiring (source wiring 3 ⁇ 4) to the gate terminal of the driving transistor (Q1) in the first period.
  • a data voltage (Vda) is applied and an auxiliary potential (Va), which is a predetermined potential, is applied from the second wiring (potential wiring Va) to the connection point A.
  • the first wiring (source wiring 3 ⁇ 4) force desired potential Vda is applied to the gate terminal of the driving transistor (Q1).
  • the desired potential Vda can be held at the gate terminal of the driving transistor (Q1).
  • the potential difference of the first capacitor (C1) remains Vda ⁇ Va. Therefore, the potential difference of the second capacitor (C2) becomes the voltage corresponding to the threshold voltage Vth (Vda -Vth)-Va Then, if the potential difference of the first capacitor (C1) is set to 0 or a predetermined value thereafter, the driving transistor (Q1) is generated by the desired potential Vda applied from the first wiring (source wiring 3 ⁇ 4).
  • the gate-source voltage Vgs can be controlled.
  • the current flowing from the driving transistor (Q 1) to the electro-optical element (EL 1) can be set to a desired value regardless of the threshold voltage Vth of the driving transistor (Q 1).
  • the second driving method is the display device described above, wherein a predetermined potential (Va) is applied from the first wiring (potential wiring Va) to the gate terminal of the driving transistor (Q1) in the first period. In the second period, a desired potential (Vda) is applied from the second wiring (source wiring 3) to the connection point A to change the gate terminal potential of the driving transistor (Q1).
  • Va predetermined potential
  • Vda desired potential
  • a predetermined potential Va is applied to the gate terminal of the driving transistor (Q1) from the first wiring (potential wiring Va).
  • the potential at the connection point B can be Va-Vth.
  • the voltage held in the second capacitor (C2) in the first period is set to a predetermined voltage V0. This allows the potential difference of the first capacitor (C1) to be Vth-VO.
  • a desired potential Vda is applied to the connection point A from the second wiring (source wiring 3 ⁇ 4), and the holding voltage of the second capacitor (C2) is changed from VO to the desired potential Vda— Change to a voltage corresponding to Vb.
  • Vb is the potential of the third wiring.
  • the gate-source voltage Vgs of the driving transistor (Q1) can be controlled by the desired potential Vda given from the first wiring (source wiring 3).
  • the current flowing from the driving transistor (Q1) to the electro-optic element (EL1) can be set to a desired value regardless of the threshold voltage Vth of the driving transistor (Q1).
  • the initialization configuration for making the potential Vs of the connection point B sufficiently smaller than Vcom (or sufficiently larger than Vcom) by means of the present invention includes the connection point B and the third wiring (potential wiring Vb ) Between the third switch transistor (Q3) and the “second initialization configuration” that changes the potential of the second wiring (potential wiring Ui). Configuration is conceivable.
  • the first initialization configuration is the display device described above, wherein a third switch transistor (Q3) is arranged between the connection point B and the third wiring (potential wiring Vb).
  • the potential at the connection point B can be set to the potential Vb of the third wiring (potential wiring Vb) by turning on the third switch transistor (Q3).
  • Vb is set to be sufficiently smaller than Vcom (or sufficiently larger than Vcom), the above object can be achieved.
  • the second initialization configuration is the display device described above, which is configured to change the potential of the second wiring (potential wiring Ui).
  • the potential of the second wiring should be changed so that the potential at the connection point B is sufficiently smaller than Vcom (or sufficiently larger than Vcom).
  • a changing means for changing the potential of the capacitor that does not hold the threshold voltage Vth it is used for the fourth switch in parallel with the first capacitor (C1) or the second capacitor (C2).
  • the first switching means for arranging the transistor (Q4) and the second switch transistor (Q11) between the connection point A and the second wiring (source wiring 3 ⁇ 4) There are two possible “second changing means” in which the third switch transistor (Q3) is placed between the third wiring (potential wiring Vb).
  • the first changing means is the display device described above, wherein the fourth switch transistor (Q4) is arranged in parallel with the first capacitor (C1) or the second capacitor (C2).
  • the voltage of the capacitor that holds the desired potential Vda (the voltage corresponding to it) (the capacitor that does not hold the threshold voltage Vth) can be zero. Therefore, the gate-source voltage Vgs of the driving transistor (Q1) can be controlled by controlling the potential Vda.
  • the driving transistor (Q1) force can also control the current flowing to the electro-optic element (ELI).
  • the voltage of the capacitor that holds the voltage VO (the capacitor that does not hold the threshold voltage Vth) can be the voltage Vda (the voltage corresponding to it).
  • the driving transistor (Q1) force can also control the current flowing to the electro-optic element (EL1).
  • the second change means is the display device described above, wherein a second switch transistor (Q11) is disposed between the connection point A and the second wiring (source wiring line 3), and the connection point B and the second wiring means are connected.
  • the third switch transistor (Q3) is placed between the three wires (potential wire Vb).
  • the first switch transistor (Q12) between the gate terminal of the driving transistor (Q1) and the first wiring (potential wiring V a) is turned off, and the connection point A and the second Turn on the second switch transistor (Q11) between the wiring (source wiring 3 ⁇ 4) and the third switch transistor (Q3) between the connection point B and the third wiring (potential wiring Vb).
  • the potential Vda of the second wiring (source wiring 3 ⁇ 4) can be applied to the connection point A, and the potential Vb of the third wiring (potential wiring Vb) can be applied to the connection point B, and the second capacitor (C2 ) Vda ⁇ Vb. Therefore, the gate-source voltage Vgs of the driving transistor (Q1) can be controlled by controlling the potential Vda applied from the second wiring (source wiring 3).
  • the driving transistor (Q1) force can also control the current flowing to the electro-optic element (EL1).
  • the display device 1 of the present embodiment includes mX n pixel circuits Aij arranged in a matrix pattern, and a gate driver circuit 4 and a source wiring as means for controlling these control wirings.
  • a source driver circuit 3 is arranged as means for controlling the above.
  • Each pixel circuit Aij is arranged in a matrix state corresponding to a region where the source line 3 and the gate line Gi intersect.
  • the source driver circuit 3 includes an m-bit shift register 5, an m X 6-bit register 6, an m X 6-bit latch 7, and a DZ A converter 8.
  • the start pulse SP is input to the head register of the m-bit shift register 5, and the start pulse SP is transferred in the shift register 5 by the clock elk. At the same time, it is output as a timing pulse SSP to the register 6 of m x 6 bits.
  • the 6-bit data signal Dx is input to the m x 6-bit register 6, and the data signal is output at the position corresponding to the input signal Dx by the timing pulse SSP sent from the shift register 5. Hold Dx.
  • the DZ A converter 8 converts the input data signal Dx into the corresponding voltage Vda.
  • the source driver circuit 3 of the present embodiment has the same configuration as that of the source driver IC used in the amorphous silicon TFT liquid crystal or the like.
  • the gate driver circuit 4 includes an n-bit shift register 9 and a logic operation circuit 10, and transfers the input start pulse Sy through the n-bit shift register 9 using the clock yck to generate the timing signal OEy. And control wiring corresponding to the
  • FIG. 1 shows a pixel circuit configuration that specifically embodies the means of the present invention used in the first embodiment.
  • the pixel circuit Aij has a configuration in which a driving TFT: Q1 (driving transistor) and an organic EL: EL1 (electro-optic element) are directly connected in series between a power supply wiring Vp and a common cathode Vcom.
  • the initialization unit is composed of Vb, Gi, and Q3, and Sj, Gi, Q2, Va, Q5, Cl,
  • the threshold correction unit is configured by C2, and the signal control unit is configured by Ri, Wi, Q4, and CI.
  • Vda is a threshold correction voltage
  • Vda-Va is a signal control voltage
  • the source wiring Sj is the first wiring
  • the potential wiring Va is the second wiring
  • the potential wiring Vb is the third wiring.
  • a switching TFT: Q2 (first switch transistor) is disposed between the gate terminal of the driving TFT: Q1 and the source wiring (in this embodiment, the first wiring).
  • connection point A If the point where capacitor C1 and capacitor C2 are connected is connection point A, the TFT for the switch: Q5 (for the second switch) is connected between connection point A and the potential wiring Va (second wiring in this embodiment). Transistor) is placed.
  • a switching TFT Q3 (third switch transistor) is arranged between the connection point B and the potential wiring Vb (third wiring).
  • a TFT for switching: Q4 (4th switching transistor) is arranged in parallel with the capacitor C1! RU
  • the driving TFT: Q1 and the switching TFTs: Q2 to Q5 are all n-type TFTs.
  • the gate wiring Gi is connected to the gate terminals of the switching TFTs Q2 and Q3
  • the control wirings Ri and Wi are connected to the gate terminals of the switching TFTs Q4 and Q5.
  • FIG. 3 shows timings of voltages supplied to 1) control wiring Ri, 2) control wiring Wi, 3) gate wiring Gi, and 4) source wiring 2 of this pixel circuit Aij.
  • 1 ⁇ (1 + 1), W (i + 1), 0 (1 + 1) in 5) to 7) correspond to the next pixel eight (1 + 1); 1.
  • time 0 to 3tl is the selection period of the pixel Aij and corresponds to the first period.
  • the gate wiring Gi is set to GH (High)
  • the switching TFT: Q2 and Q3 are turned on
  • the data voltage Vda (desired potential) is applied from the source wiring 3 ⁇ 4 to the driving TFT: Q1 gate terminal.
  • the potential wiring Vb force also supplies the potential Vb (predetermined potential) to the connection point B.
  • the potential Vb supplied to connection point B in the first period is less than Vcom.
  • control wiring Wi is set to GH (High), and the switch TFT: Q5 is turned on to connect the potential wiring. Supply potential Va from Va to connection point A.
  • connection point B is connected to the anode of the electro-optic element (EL1), its potential Vs is set to be smaller than Vcom.
  • Vs at the connection point B is set to a value smaller than Vda (min) —Vth.
  • Vda (min) indicates the minimum voltage of the data voltage Vda.
  • Vth may vary for each driving TFT: Q1. Taking this variation into consideration, the potential Vs at the connection point B may be set to a value smaller than Vda (min) —Vth (max). This is the same thereafter.
  • V th (max) indicates the worst (maximum) voltage among the threshold voltage variations of driving TFT: Q1
  • the period 3tl to 15tl is the second period, and the gate wiring Gi is GL (Low).
  • the switch TFT: Q2 and Q3 are turned OFF.
  • the switch TFT: Q5 remains ON, so the gate terminal potential Vda of the drive TFT: Q1 is maintained.
  • the source terminal potential of the driving TFT: Q1 rises and changes to Vda—Vth.
  • the subsequent period of 16tl to 19tl is the third period, the control wiring Ri is set to GH, and the switch TFT: Q4 is turned ON.
  • the gate-source voltage of the driving TFT: Q1 is a voltage corrected by the threshold value Vth from the voltage Va-Vda.
  • the current value that flows through the driving TFT: Q1 depends on the relationship between the data voltage Vda supplied from the source wiring 3 ⁇ 4 during the selection period and the potential Va of the potential wiring Va. Ids can be controlled.
  • Ids (W / L) ⁇ -Co-(Vgs-Vth) 2
  • W is the driving TFT: Ql gate width
  • L is the driving TFT: Ql gate length
  • ⁇ is the driving TFT: Q1 mobility
  • Co is a constant determined by the gate insulating film thickness.
  • Driving TFT This is the case where the drain 'source voltage Vds of Q1 is sufficiently larger than the gate' source voltage Vgs—Vth.
  • Va may be a voltage of about 5V.
  • Ids (W / L) ⁇ -Co-(Va-Vda) 2
  • Figure 4 shows the simulation result of supplying the signal shown in Fig. 3 to the pixel circuit shown in Fig. 1.
  • Vb 5V
  • Vda 2V and 5V
  • Cl 500fF
  • C2 500fF!
  • the potential Vc is the potential at the connection point A
  • the potential Vd is the potential at the connection point B
  • the potential Vg is the driving TFT: Q 1 gate terminal potential
  • the current Ids is the driving TFT: between the drain and source of the Q1. Current.
  • Vc (l), Vd (l), Vg (l), Ids (l) are driving TFT: Q1 threshold Vth is best, mobility Corresponds best.
  • Vc (2), Vd (2), Vg (2), and Ids (2) are driving TFTs: Q1 threshold Vth corresponds to worst and mobility corresponds to worst.
  • the value corresponds to the variation in mobility of the driving TFT: Q1.
  • This variation can be considered as a result of compensating for variations in the threshold Vth of the driving TFT: Q1.
  • the size of the switch transistor increases. Therefore, by eliminating the need for the switch transistor, the aperture ratio is reduced in the bottom emission configuration. Can be big.
  • the top emission configuration can achieve high definition.
  • the power supply wiring and the voltage to be supplied to the common electrode are both DC voltages, the power supply wiring and the common electrode are directly connected to the DC power supply, unlike the example of Fig. 15 shown in the prior art. This eliminates the need for a switch between the power supply wiring and the DC power supply.
  • a CG silicon TFT or a polysilicon TFT is used as the TFT
  • a p-type TFT can also be used as the driving TFT.
  • An example of the pixel circuit in that case is shown in FIG.
  • the timing of the control signal in the pixel circuit of Fig. 5 is basically the same as that of the pixel circuit of Fig. 1. That is, the timing shown in FIG.
  • the threshold voltage Vth of the driving TFT: Q6 is a negative value.
  • Vb supplied to the connection point B in the first period is higher than Vcom. That is, since the connection point B is connected to the cathode of the electro-optic element (EL1), the potential Vs is set larger than Vcom.
  • the switching TFT: Q9 is turned ON, and the gate-source voltage of the driving TFT: Q6 is Va- (Vda -Vth).
  • TFT: Q6 is p-type, so for example, when the range potential of the data potential Vda is SO to 5V, Va should be about OV!
  • connection point B is the cathode of the organic EL.
  • display device 1 of the present embodiment has the same block configuration as display device 1 of the first embodiment, description thereof is omitted here.
  • the signals output from the gate driver circuit 4 are the control wiring Ri, Wi, the gate wiring Gi, and the voltage wiring Ui.
  • the initialization part is composed of Ui, Wi, Q5, and C2, and Sj, Gi, Q2, Ui, Q5, Cl, and C2 Therefore, the threshold correction unit is configured, and the signal control unit is configured by Ri, Wi, Q4, and CI.
  • Vda is a threshold correction voltage
  • Va is a signal control voltage
  • the source wiring 3 ⁇ 4 is the first wiring, and the potential wiring Ui is the second wiring.
  • FIG. 6 shows a pixel circuit configuration used in the second embodiment.
  • the pixel circuit Aij in FIG. 6 removes the switch TFT: Q3 (third switch transistor) and the potential wiring Vb (third wiring) from the pixel circuit Aij in FIG. 1, and the potential wiring Va (in this embodiment)
  • the second wiring is a potential wiring Ui.
  • Fig. 7 shows the timing of the voltage supplied to the pixel circuit Aij 1) control wiring Ri, 2) control wiring Wi, 3) gate wiring Gi, 4) voltage wiring Ui, 5) source wiring .
  • the scales (i + 1), W (i + 1), G (i + 1), 11 (1 + 1) of 6) to 9) correspond to the next pixel 8 (1 + 1); 1.
  • Time 0 to 3tl is the selection period of the pixel Aij and corresponds to the first period.
  • the gate wiring Gi is set to GH and the TFT for switching: Q2 is turned on.
  • the control wiring Wi is set to GH and the TFT for switching: Q5 is turned on.
  • the data voltage Vda (desired potential) is applied from the source wiring 3 to the gate terminal of the driving TFT Q 1.
  • the potential VH is supplied from the potential wiring Ui to the connection point A.
  • the potential of the potential wiring Ui is changed to the VH force Va (predetermined potential). Since this potential change affects the connection point B through the capacitor C2, the potential Vs at the connection point B is smaller than Vda-Vth. Note that the potential Vs at the connection point B is more preferably smaller than Vda (min) ⁇ Vth (max).
  • the adjustment of the potential Vs at the connection point B will be described in more detail as follows. That is, the pixel circuit of FIG. 6 changes the potential at the connection point A in order to set the potential at the connection point B to a value smaller than Vda ⁇ Vth.
  • connection point A and the connection point B are connected to each other by the capacitor C2, if the electric charge at both ends of the capacitor C2 is held to some extent, if the potential at the connection point A changes, the connection point A The potential of B will also change. Actually make and measure how much the voltage at node A changes to a value less than the voltage force SVda—Vth at node B Can be examined. Actually, there are other capacitors connected to the connection point B, and the charge at both ends of the capacitor C2 changes considerably. Therefore, it is preferable to consider them.
  • Other capacitors connected to connection point B include capacitors that make up organic EL (the model of organic EL is a diode and capacitor connected in parallel), and the source-gate capacitance of TFT: Q1.
  • the potential of the gate wiring Gi is set to GL, and the switching TFT Q2 is turned off.
  • the control wiring Wi remains GH, the switching TFT: Q5 remains ON, and the gate terminal potential Vda of the driving TFT: Q1 is held through the capacitor C1.
  • control wiring Wi is set to GL, and the switching TFT Q5 is turned OFF.
  • the subsequent period of 16 tl to 19 tl is the third period, the control wiring Ri is set to GH, and the switch TFT FT: Q4 is turned ON.
  • Va has the same relationship with Vda as in FIG.
  • the gate-source voltage of the driving TFT: Q1 is a voltage corrected by the threshold Vth from the voltage Va-Vda.
  • the current value I ds flowing through the driving TFT: Q 1 can be controlled by the relationship between the data voltage Vda supplied from the source wiring layer during the selection period and the potential Va of the potential wiring Ui.
  • Fig. 8 shows the simulation result of supplying the signal shown in Fig. 7 to the pixel circuit shown in Fig. 6.
  • Potential Vc is the potential at connection point A
  • potential Vd is the potential at connection point B
  • potential Vg is the driving TFT: Q 1 gate terminal potential
  • current Ids is the driving TFT: Q1 drain flows between the source and source Current.
  • Vc (l), Vd (l), Vg (l), and Ids (l) are driving TFTs: Q1 threshold Vth is best, mobility Corresponds best.
  • Vc (2), Vd (2), Vg (2), and Ids (2) are driving TFTs: Q1 threshold Vth corresponds to worst and mobility corresponds to worst.
  • the value corresponds to the variation in mobility of the driving TFT: Q1.
  • This variation can be considered as a result of compensating for variations in the threshold Vth of the driving TFT: Q1.
  • the means of the present invention can be realized without the switch TFT: Q3 (third switch transistor) and the potential wiring Vb (third wiring).
  • display device 1 of the present embodiment has the same block configuration as display device 1 of the first embodiment, description thereof is omitted here.
  • FIG. 9 shows a pixel circuit configuration used in this embodiment.
  • Vb, Ri, and Q3 form the initialization unit
  • Wi, Va, Q12, Q13, Cl, and C2 form the threshold correction unit
  • Sj, Gi, Ql1, Ri, and C2 control the signal.
  • the part is composed.
  • Va is a threshold correction voltage
  • Vda is a signal control voltage
  • the potential wiring Va is the first wiring
  • the source wiring 3 is the second wiring
  • the potential wiring Vb is the third wiring.
  • This pixel circuit Aij has a configuration in which a driving TFT: Q1 (driving transistor) and an organic EL: EL1 (electro-optic element) are directly connected in series between a power supply wiring Vp and a common cathode Vcom.
  • a capacitor C1 (first capacitor) and a capacitor C2 (second capacitor) are connected in series between the gate terminal of this driving TFT: Q1 and the connection point B.
  • a switching TFT: Q12 (first switch transistor) is arranged between the gate terminal of the driving TFT: Q1 and the potential wiring Va (first wiring in this embodiment).
  • a capacitor TFT: Q11 (second switch transistor) is arranged between the connection point A and the source wiring Sj (second wiring in this embodiment) between the capacitor CI and the capacitor C2.
  • a switching TFT Q3 (third switch transistor) is arranged between the connection point B and the potential wiring Vb (third wiring).
  • a TFT for switching: Q13 (4th switching transistor) is placed in parallel with the capacitor C2! RU
  • the gate wiring Gi is connected to the gate terminal of the TFT for switch: Q11
  • the control wiring Wi is connected to the gate terminal of the TFT for switch: Q12, Q13.
  • T The control wiring Ri is connected to the gate terminal of Q3.
  • FIG. 10 shows timings of voltages supplied to 1) control wiring Ri, 2) control wiring Wi, 3) gate wiring Gi, and 4) source wiring in this pixel circuit Aij. Also, 5 ⁇ ⁇ 7) 1 ⁇ (1+ 1), W (i
  • time 0 to 3tl is an initialization period preceding the first period.
  • control wiring Ri is set to GH
  • switch TFT Q3 is turned on
  • potential at the connection point B is set to the potential Vb of the potential wiring Vb.
  • Vb is smaller than Va ⁇ Vth (max)! /
  • Vth (max) is the worst threshold voltage among the threshold variations of the driving TFT Q1).
  • control wiring Ri is set to GL (or time tl force control wiring Ri can be set to GL), and the TFT for switch: Q3 is turned OFF and at the same time the first period starts.
  • Wiring Wi is set to GH, and TFT for switches: Q12 and Q13 are turned ON.
  • a voltage Va predetermined potential
  • the potential difference V0 across the capacitor C2 is kept at 0.
  • the subsequent period of 16tl to 18tl is the second period, and the gate wiring Gi and the control wiring Ri are set to GH.
  • the switching TFTs Q11 and Q3 are turned on, the potential Vda of the source wiring Sj is supplied to the connection point A, and the potential Vb of the potential wiring Vb is supplied to the connection point B.
  • TFT The voltage between the gate and source of Q 1 changes from Vth to Vth + (Vda— Vb).
  • the gate-source voltage of the driving TFT: Q1 is a voltage obtained by correcting the voltage Vda-Vb by the threshold value Vth. Therefore, the current value Ids that flows through the driving TFT: Q1 can be controlled by the relationship between the data voltage Vda supplied from the source wiring layer during the selection period and the potential Vb of the potential wiring Vb.
  • Ids (W / L) ⁇ -Co-(Vgs-Vth) 2
  • W is the driving TFT: Ql gate width
  • L is the driving TFT: Ql gate length
  • ⁇ is the driving TFT: Q1 mobility
  • Co is a constant determined by the gate insulating film thickness. This is also the case where the drain to source voltage Vds of the driving TFT: Q1 is made sufficiently larger than the gate to source voltage Vgs ⁇ Vth.
  • Va is almost the same voltage as Vcom. This is because the voltage at node B is Va – Vth, so that Va – Vth is smaller than Vcom and reverse voltage is applied to the organic EL.
  • the potential Vc is the potential at the connection point A
  • the potential Vd is the potential at the connection point B
  • the potential Vg is the driving TFT: Q 1 gate terminal potential
  • the current Ids is the driving TFT: between the drain and source of the Q1 Current.
  • Vc (l), Vd (l), Vg (l), and Ids (l) correspond to the driving TFT: the threshold Vth of Q1 is the best and the mobility is the best.
  • Vc (2), Vd (2), Vg (2), and Ids (2) are driving TFTs: Q1 threshold Vth corresponds to worst and mobility corresponds to worst.
  • display device 1 of the present embodiment has the same block configuration as display device 1 of the first embodiment, description thereof is omitted here.
  • FIG. 12 shows a pixel circuit configuration used in the fourth embodiment.
  • this pixel circuit has a configuration in which the pixel circuit power of FIG. 9 is also removed from the switch TFT: Q13 (fourth switch transistor).
  • the initialization part is composed of Vb, Gi, and Q3.
  • a threshold correction unit is configured by Va, Wi, Q12, Cl, and C2,
  • the signal controller is composed of Gi, Sj, Vb, Ql1, Q3, and C2.
  • Va is a threshold correction voltage
  • Vda is a signal control voltage
  • the potential wiring Va is the first wiring
  • the source wiring 3 is the second wiring
  • the potential wiring Vb is the third wiring.
  • This configuration uses the voltage VO stored in the capacitor C2 throughout the first and second periods.
  • FIG. 13 shows the timing of the voltage supplied to 1) gate wiring Gi, 2) control wiring Wi, and 3) source wiring S of this pixel circuit Aij.
  • 0 (1+ 1) and W (i + 1) in 4) to 5) are the next pixels
  • time 0 to 2tl is an initialization period preceding the first period.
  • Time 2tl-12tl is the first period.
  • the gate wiring Gi is set to GH, the switching TFTs Q3 and Q11 are turned on, the potential at the connection point B is set to the potential Vb of the potential wiring Vb, and the source wiring Sj force also supplies the initialization voltage Vpc. Also, set the control wiring Wi to GH and turn on the TFT for switch: Q12. As a result, the voltage Va (predetermined potential) is applied to the gate terminal of the driving TFT: Q1 in addition to the potential wiring Va.
  • Vcom Vth (max) is the worst threshold voltage among threshold variations of driving TFT: Q1).
  • Vcom Vth (max) is the worst threshold voltage among threshold variations of driving TFT: Q1).
  • Capacitor C2 capacitance >> Capacitor C1 capacitance
  • TFT: Q3 is turned on even when the data voltage Vda is set, so it is preferable to set Vpc to approximately Vda (dark display side).
  • Vpc is the voltage amplitude range of Vda. If Vda is 0 to 5V, Vpc may be set to OV. [0257] After that, from time 2tl to: L ltl, the gate wiring Gi is set to GL, the switching TFTs Q3 and Q11 are turned OFF, the control wiring Wi is kept at GH, and the switching TFT Q12 is turned ON.
  • the sum of the potential difference held in the capacitor C1 and the potential difference held in the capacitor C2 is Vth.
  • Capacitor C2 capacitance >> Capacitor C1 capacitance
  • the subsequent period of 12 tl to 15 tl is the second period, and the gate wiring Gi is set to GH.
  • the current value Ids flowing through the driving TFT: Q1 is determined by the data potential Vda and the initialization voltage Vpc regardless of the threshold value Vth when the pixel circuit of FIG. 12 is used.
  • Fig. 12 The configuration in Fig. 12 is the same as the configuration in Fig. 9, and Va is approximately the same voltage as Vcom. This is because the voltage at node B is Va-Vth, so Va-Vth is smaller than Vcom. This is so that a reverse voltage is applied to the organic EL.
  • the switch transistor is not arranged between the driving transistor and the electro-optical element. An increase in power consumption due to voltage drop of the transistor for use can be avoided.
  • both the power supply wiring and the voltage to be supplied to the common electrode are DC voltages, the power supply wiring and the common electrode are directly connected to the DC power supply, unlike the example of Fig. 15 shown in the prior art. Therefore, it is not necessary to place a switch between the power supply wiring and the DC power supply!
  • the source wiring may be used for supplying the data signal Vda, and Vpc may be supplied from another wiring cable. In that case, it is necessary to place TFT between connection point A and Vpc wiring. Conversely, in Embodiments 1 to 3, it is possible to control the voltage at the connection point A from the source wiring line as in this embodiment.
  • the display device includes a first capacitor and a second capacitor connected in series in this order between the gate terminal of the driving transistor and the connection point B.
  • a first switch transistor is disposed between the gate terminal of the driving transistor and the first wiring, and the connection point of the first capacitor and the second capacitor is a connection point A, It is preferable that a second switch transistor is disposed between the connection point A and the second wiring.
  • the threshold voltage Vth or a voltage corresponding thereto is held in one of the first capacitor and the second capacitor, and the voltage held in the other capacitor is changed.
  • the gate-source voltage Vgs of the driving transistor can be controlled so that the driving transistor flows a desired current value.
  • the current flowing to the driving transistor force electro-optic element can be set to a desired value regardless of the threshold voltage Vth of the driving transistor. Therefore, in addition to the effect of the above configuration, the current flowing to the electro-optic element can be controlled with a simple configuration.
  • the display device applies the data voltage as the image signal from the first wiring to the gate terminal of the driving transistor in the first period.
  • a predetermined auxiliary potential is applied to the connection point A in the second wiring force, the predetermined potential at the connection point A is maintained in the second period following the first period, and continues during the second period.
  • the gate terminal potential of the driving transistor preferably changes to a potential obtained by adding the data voltage to the threshold voltage Vth.
  • the configuration as shown in FIG. 1 or FIG. 6 is used, and in the first period, the data voltage Vda as the image signal is applied from the first wiring to the gate terminal of the driving transistor.
  • a predetermined auxiliary potential is continuously applied to the connection point A from the second wiring relay through the second switch transistor.
  • the potential of the other terminal of the first capacitor is fixed to the predetermined auxiliary potential, and the data voltage can be held at the gate terminal of the driving transistor. Therefore, in addition to the effect of the above configuration, the threshold of the driving transistor can be compensated through the first period and the second period, and the current flowing to the electro-optic element can be controlled by taking a sufficient compensation period. Play.
  • the display device applies a predetermined auxiliary potential from the first wiring to the gate terminal of the driving transistor in the first period, so that the first period In the second period following the above, the data voltage as the image signal is applied from the second wiring to the connection point A, and the gate terminal potential of the driving transistor is set to the threshold value Vth. It is preferable that the data voltage changes to the added potential.
  • the first wiring force also applies a predetermined auxiliary potential Va to the gate terminal of the driving transistor.
  • the potential at node B can be Va-Vth.
  • the data voltage Vda as the image signal is applied to the connection point A from the second wiring cable, and the holding voltage of the second capacitor is changed to a voltage corresponding to the data voltage Vda.
  • the gate-source voltage Vgs of the driving transistor can be controlled by the data voltage Vda applied from the second wiring. Therefore, in addition to the effects of the above-described configuration, the threshold of the driving transistor can be compensated through the first period, and the current flowing to the electro-optic element can be controlled by taking a sufficient compensation period! Play.
  • a third switch transistor is disposed between the connection point B and the third wiring.
  • a fourth switch transistor is arranged in parallel with the first capacitor or the second capacitor, in addition to the above configuration.
  • the display device includes a second switch transistor disposed between the connection point A and the second wiring, and the connection point B and the third wiring. It is preferable to arrange a transistor for the third switch.
  • the first switch transistor between the gate terminal of the driving transistor and the first wiring is turned off, and the connection point Turn on the second switch transistor between A and the second wire, and the third switch transistor between node B and the third wire.
  • the potential of the second wiring (Vda) can be applied to the connection point A
  • the potential of the third wiring (Vb) can be applied to the connection point B
  • the potential difference between both ends of the second capacitor can be expressed as Vda.
  • the gate-source voltage Vgs of the driving transistor can be controlled by controlling the potential Vda given from the second wiring. Therefore, in addition to the effects of the above configuration, it is possible to control the current flowing to the electro-optical element with a simple configuration.
  • connection point B the connection point between the driving transistor and the electro-optical element
  • the connection point B of the two terminals of the electro-optical element is the same.
  • Vcom the potential of the terminal on the opposite side
  • Vth the threshold voltage of the driving transistor
  • Vcom the potential of the terminal on the opposite side
  • Vth the threshold voltage of the driving transistor
  • the threshold voltage correction voltage is applied to the gate of the driving transistor in the state where the initialization is performed and the initialization is performed, thereby changing the gate-source voltage Vgs of the driving transistor to Vth.
  • a threshold correction unit for performing threshold correction By applying a signal control voltage to the gate of the driving transistor with the threshold value corrected, the Vgs is the sum of the Vth and the voltage value corresponding to the image signal. And a signal control unit that performs signal control to change the value to be expressed.
  • a connection point between the driving transistor and the electro-optic element is a connection point B, and a first capacitor and a first capacitor are connected between the gate terminal of the driving transistor and the connection point B.
  • Two capacitors are connected in series in this order, the first switch transistor is arranged between the gate terminal of the driving transistor and the first wiring, and the connection point between the first capacitor and the second capacitor is the connection point A.
  • a second switch transistor is arranged between the connection point A and the second wiring.
  • the present invention can also be applied to applications such as display devices using electro-optical elements such as organic EL and EP.

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Abstract

　本発明の表示装置では、駆動用ＴＦＴ（Ｑ１）のゲート・ソース間にコンデンサ（Ｃ１・Ｃ２）を配置する。選択期間で、駆動用ＴＦＴ（Ｑ１）のゲート端子に電圧（Ｖｄａ）をセットし、駆動用ＴＦＴ（Ｑ１）のソース端子に電圧（Ｖｂ）（＜Ｖｃｏｍ）を与える。その後、閾値補正期間で、駆動用ＴＦＴ（Ｑ１）のゲート電圧（Ｖｄａ）を保持し、駆動用ＴＦＴ（Ｑ１）のソース電圧をＶｄａ－Ｖｔｈ（＜Ｖｃｏｍ）とする。さらにその後、駆動用ＴＦＴ（Ｑ１）のゲート電圧を変化させ、駆動用ＴＦＴ（Ｑ１）のドレイン・ソース間を流れる電流を制御する。

Description

明 細 書
表示装置
技術分野
[0001] 本発明は、有機 EL (electro luminescence) (Organic Light Emitting Diodes)や EP ( Electronic Paper)等の電気光学素子を用いた表示装置に関するものである。
背景技術
[0002] 近年、有機 ELや EP等の電気光学素子を用いた表示装置の研究開発が活発に行 われている。特に有機 ELディスプレイは、低電圧 '低消費電力で発光可能なデイス プレイとして、携帯電話や PDA (Personal Digital Assistants)など携帯機器用として 注目されている。
[0003] この有機 ELディスプレイの駆動回路構成として、特許文献 1に示された画素回路を 図 14に示す。
[0004] 図 14に示す画素回路 300は、 4つの p型 TFT(Thin Film Transistor) 360, 365, 3 70, 375と 2つのコンデンサ 350, 355および OLED (有機 EL) 380力ら構成される。 電源配線 390と共通陰極（GND)との間には TFT365, 375,有機 EL (OLED) 38 0が直列に接続されている。駆動用 TFT365のゲート端子とデータ配線 310の間に はコンデンサ 350とスィッチ用 TFT360が直列に接続されている。また、駆動用 TFT 365のゲート端子とドレイン端子の間にはスィッチ用 TFT370が接続され、駆動用 T FT365のゲート端子とソース端子の間にはコンデンサ 355が接続されている。これら TFT360, 370, 375のゲート端子にはセレクト配線 320,オートゼロ配線 330,照明 配線 340が配置されて 、る。
[0005] この画素回路 300では、第 1期間にオートゼロ配線 330および照明配線 340が GL
(Low)となり、スィッチ用 TFT370および 375が ON状態となり、駆動用 TFT365の ドレイン端子とゲート端子が同電位となる。このとき、駆動用 TFT365が ON状態とな り、駆動用 TFT365から OLED380に向け電流が流れる。
[0006] またこのとき、データ配線 310へ基準電圧を入力し、セレクト配線 320を GLとしてコ ンデンサ 350の他方端子 (TFT360側端子)を基準電圧とする。 [0007] 次に第 2期間となり、照明配線 340を GH (High)として、 TFT375を OFF状態とす る。
[0008] このことにより、駆動用 TFT365のゲート電位は徐々に高くなり、駆動用 TFT365 の閾値電圧 Vth (Vthく 0)に対応した値 VDD+ Vthとなったとき駆動用 TFT365は OFF状態となる。
[0009] 次に第 3期間となり、オートゼロ配線 330を GHとして、スィッチ用 TFT370を OFF 状態とする。このことにより、コンデンサ 350には、そのゲート電位と基準電位の差が
SC fedれる。
[0010] すなわち、駆動用 TFT365のゲート電位は、データ配線 310の電位が基準電位の とき閾値電圧 Vthに対応した値 VDD+ Vthとなる。そして、データ配線 310の電位 がその基準電位力も変化すれば、駆動用 TFT365の閾値電位に関係なぐその電 位変化に対応した電流が駆動用 TFT365に流れるよう制御される。
[0011] そこで、そのような所望の電位変化を、データ配線 310に与え、セレクト配線を Hig hとして、スィッチ用 TFT360を OFF状態して、この駆動用 TFT365のゲート端子電 位を維持し、画素の選択期間を終了する。
[0012] このように、図 14に示す画素回路を用いれば、駆動用 TFT365の閾値電圧 Vthの ばらつきを補償し、駆動用 TFT365のゲート端子へその閾値電位を補償した電位（ 所望の電位一閾値電位)を与えることができる。
[0013] しかし、図 14の画素回路では、電源配線 390と共通陰極 (GND)との間に駆動用 T
FT365とスィッチ用 TFT375、有機 EL : OLEDが直列に繋がるので、スィッチ用 TF
T375で電圧ドロップが発生し、消費電力が増える。
[0014] この電圧ドロップを小さくするためには、スィッチ用 TFT375のゲート幅を大きくする ことが有効である。
[0015] このため、スィッチ用 TFT375のゲートサイズが大きくなり、ボトムェミッション構成（ TFT基板側力ゝら光を取り出す構成)では、開口率力 S小さくなる。
[0016] また、トップェミッション構成 (TFT基板と反対側から光を取り出す構成)では、高精 細化が困難となる。
[0017] この問題は、特に TFTを移動度の低 ヽアモルファス Siで作る場合、顕著な問題とな る。
[0018] そこで、電源配線と共通電極の間に駆動用 TFTと有機 ELが直接繋がり、その間に スィッチ用 TFTが配置されていない構成力 非特許文献 1に開示されている。図 15 に示す画素回路がその非特許文献 1に示された画素回路構成である。
[0019] 図 15に示す画素回路は、 4つの n型 TFT:T1〜T4と 1つのコンデンサ Csおよび有 機 EL： OLED力も構成される。共通電極 GNDと電源配線 COMの間に有機 EL： OL EDと駆動用 TFT:T4が直列に直接接続されている。駆動用 TFT:T4のゲート端子 aとドレイン端子 cの間にはスィッチ用 TFT： T3が配置されて ヽる。駆動用 TFT： T4 のゲート端子とデータ配線 DATの間にはコンデンサ Csとスィッチ用 TFT:T1が直列 に配置され、このコンデンサ Csとスィッチ用 TFT:T1の接続点 bと電源配線 COMの 間にはスィッチ用 TFT： T2が配置されて!、る。
[0020] これらスィッチ用 TFT:T1〜T3のゲート端子には制御配線 SCT, MRG, RSTが 接続されている。
[0021] これら電源配線 COM、制御配線 MRG, RST, SCTの動作を図 16に示す。
[0022] 図 15の画素回路は、最初に電源配線 COMを電位 Vpとする。このとき、駆動用 TF T:T4のゲート端子 aの電位は端子 cの電位より大きくなるので、駆動用 TFT:T4が O N状態となり、電源配線 COM力 有機 EL : OLEDへ向け電流が流れる。この結果、 端子 cの電圧は何らかの正の値となり、有機 EL： OLEDに逆電圧が印加される。
[0023] 次に、制御配線 RSTを GHとし、スィッチ用 TFT:T3を ON状態とする。このことによ り、駆動用 TFT:T4のゲート端子 aの電位が端子 cの電位と等しくなり、（電源配線 C OMの電位〉端子 cの電位となるので)駆動用 TFT:T4は OFF状態となる。但し、こ のときのゲート端子 aの（OLEDの陽極電位 GNDを基準とした)電圧 Vgは駆動用 TF T： T4の閾値電圧 Vthより大きくする必要がある。
[0024] 次に、電源配線 COMの電位を 0Vとする。このとき、ゲート端子 aおよび端子 cの電 圧が駆動用 TFT： T4の閾値電圧 Vthより大き 、ので、ゲート端子 aから電源配線 CO Mへ向け電流が流れ、ゲート端子 aと電源配線 COMの電位差は電圧 Vthとなり、コ ンデンサ Csの両端の電位差は電圧 Vthとなる。
[0025] 次に、制御配線 MRGを GLとして、スィッチ用 TFT:T2を OFF状態とし、制御配線 SCTを GHとして、スィッチ用 TFT: Tlを ON状態とする。そして、データ配線 DATよ り必要な電圧 Vdaを端子 bへ与える。
[0026] このとき、有機 EL： OLEDは逆電圧が印加されて!、るので、有機 EL： OLEDはコン デンサとして働き、端子 bの電圧変化に応じた電圧変化が端子 aに発生する。
[0027] すなわち、仮にこのときの有機 EL: OLEDの容量を Co、コンデンサ Csの容量を Cs とすると、
(Vth— 0) Cs + (Vth— 0) Co
= (Vx-Vda) Cs+ (Vx-O) Co
.·. Vth (Cs + Co) +Vda-Cs=Vx (Cs + Co)
.·. Vx=Vth+Vda-Cs/ (Cs + Co)
となる。
[0028] また、駆動用 TFT:T4のゲート端子 aと端子 bの間の電位差は、
Vx-Vda=Vth+Vda-Cs/ (Cs + Co)— Vda
=Vth-Vda-Co/ (Cs + Co)
となる。
[0029] その後、制御配線 SCTを GLとして、スィッチ用 TFT:T1を OFF状態として、このゲ ート端子 aの電位を保持する。
[0030] さらに、その後、制御配線 RSTを GLとして、スィッチ用 TFT:T3を OFF状態とする とともに、制御配線 MRGを GHとし、スィッチ用 TFT:T2を ON状態とする。
[0031] また、電源配線 COMを電位— VDDとする。
[0032] この結果、駆動用 TFT:T4のゲート'ソース間電圧 (端子 aと電源配線 COMの間に 電圧） Vgsは Vx—Vdaのままとなる。
[0033] すなわち、 Vda< 0であれば、駆動用 TFT:T4は ON状態となる。 Vda≥0であれ ば、駆動用 TFT:T4は OFF状態となる。
[0034] 駆動用 TFT:T4が ONZOFF状態に依らず、ドレイン端子 cの電位はソース端子（ 電源配線 COM)の電位より高くなる。そこで、 Vdaく 0であり、駆動用 TFT:T4のドレ イン'ソース端子間電圧 Vdsがゲート'ソース間電圧 Vgsより大きい場合、駆動用 TFT ： T4のドレイン端子力もソース端子へ向け Vgsに対応した電流が流れる。そして、そ の電流が GNDから有機 EL： OLEDを通し供給される。
[0035] このように図 15の画素回路を用いれば、共通電極 GNDと電源配線 COMの間に 有機 EL： OLEDと駆動用 TFT： T4とを直接接続した構成で、駆動用 TFT： T4の閾 値電位のばらつきを補償でき、所望の電流を有機 EL： OLEDへ与えることができる。
[0036] また、図 17に、特許文献 2に開示されている画素回路構成を示す。
[0037] この画素回路構成では、図 17に示すように、 GND線と電源線 109との間に駆動用 TFT106と有機 EL107とが直接接続されている。駆動用 TFT106のゲート'ドレイン 間（ここでは駆動用 TFT106の GND線側をドレイン端子とする）にスィッチ用 TFT10 8が配置され、駆動用 TFT106のゲート端子とデータ線 103との間には、スィッチ用 TFT111, 104がこの順で直列に配置されている。このスィッチ用 TFT111とスイツ チ用 TFT104との接続点と、駆動用 TFT106のソース端子との間にはコンデンサ 10 5が配置されている。また、スィッチ用 TFT108, 111のゲート端子には走査線 112 が接続され、スィッチ用 TFT104のゲート端子には走査線 110が接続されて 、る。
[0038] なお、 TFT104, 106, 111は n型 TFTであり、 TFT108は p型 TFTである。
[0039] この図 17の画素回路の動作については、図 18 (a)〜（d)で説明することができる。
[0040] すなわち、図 18 (a)に示されるように、最初、走査線 110を負電圧とし、スィッチ用 T FT104をオフ状態とし、走査線 112を正電圧としてスィッチ用 TFT108をオフ状態、 スィッチ用 TFT111をオン状態とする。そして電源線 109を負電圧から正電圧とする 。このとき有機 EL107は (逆電圧を掛けた状態となるので)コンデンサとして働き、有 機 EL107およびコンデンサ 105を通した電圧変化により、駆動用 TFT106のゲート 端子は正電圧となり、駆動用 TFT106はオン状態となる。このことにより、有機 EL10 7のアノード端子側力も GND線へ向け電荷が流れる。そして、駆動用 TFT106のソ ース端子の電圧は概ね GND電圧に近づき、駆動用 TFT106はオフ状態となる。
[0041] 次に、図 18 (b)に示すように、走査線 112を負電圧として、スィッチ用 TFT111をォ フ状態、スィッチ用 TFT108をオン状態とする。このことにより、駆動用 TFT106のゲ ート端子は GND電圧となる。
[0042] その後、電源線 109を正電圧から GND電圧とすることで、駆動用 TFT106のソー ス端子が大きく負電圧となる。このため、駆動用 TFT106のゲート'ソース間電圧が 正電圧となり、駆動用 TFT106はオン状態となる。そして、電荷がドレイン端子カもソ ース端子に供給され、駆動用 TFT106のゲート'ソース間電圧が閾値電圧—Vthと なったとき、駆動用 TFT106がオフ状態となる。
[0043] ところで、上記スィッチ用 TFT111がオフ状態である過程において、走査線 110を 正電圧としてスィッチ用 TFT104をオン状態としておく。そして、図 18 (c)に示すよう に、データ線 103力も有機 EL107の輝度に対応する電圧 Vdlをコンデンサ 105のス イッチ用 TFT104側端子 (他方端子）に与えておく。
[0044] このことにより、駆動用 TFT106のゲート端子に GND電圧が与えられ、ソース端子 が電圧— Vthとなり、コンデンサ 105の他方端子に電圧 Vdlが与えられた状態となる
[0045] そして、図 18 (d)に示すように、走査線 110を負電圧としてスィッチ用 TFT104をォ フ状態とした後、走査線 112を正電圧として、スィッチ用 TFT108をオフ状態、スイツ チ用 TFT111をオン状態とする。
[0046] このことにより、駆動用 TFT106のゲート'ソース間電圧は Vdl + Vthとなり、駆動 用 TFT106の閾値電圧 Vthに関係なぐ電圧 Vdlに対応した電流を流すよう駆動用
TFT106を制御することができる。
特許文献 1：特表 2002— 514320号公報 (公表日 2002年 5月 14日）
特許文献 2：特開 2004— 280059号公報 (公開日 2004年 10月 7日）
非特許文献 1 :IDW'03 p255- 258 (2003^12^ 3〜5日開催）
発明の開示
[0047] し力し、図 15の画素回路では、電源配線 COMの電位を変化させる必要がある。こ のため、電源配線 COMと電圧源 Vp, GND, VDDの間にスィッチを配置する必 要がある。
[0048] 表示装置の画素数を仮に QVGAとして、ポートレート（縦長）表示すると、 1つの電 源配線 COM辺り 240画素が接続される。各画素に配置された有機 EL : OLEDが全 白発光するとき、必要な電流を画素毎に約 2 Aとする。 1つの電源配線 COM辺り 0 . 48mA必要とする。
[0049] このような電流値をスィッチを用いて供給するためには、 CGシリコン TFTやポリシリ コン TFTでスィッチを構成することは困難である。
[0050] このため、外付け ICを用いて、スィッチを構成する必要がある。
[0051] また、アモルファスシリコン TFTのように初めからドライバ回路を ICで作る場合でも、 上記スィッチ用の TFTはサイズが大きくなり、その分面積を取るので、 ICのコストアツ プ要因となる。
[0052] また、図 17の画素回路においても、コモン線 109の電圧を変化させるので、コモン 線 109と電源との間にスィッチを配置する必要がある。
[0053] 本発明は、上記の問題点に鑑みてなされたものであり、その目的は、電源配線の電 位を変化させることなぐ電源配線と共通電極との間に駆動用トランジスタと電気光学 素子とを直接接続し、駆動用トランジスタの閾値補償を可能とすることによって、電源 配線と電圧源との間のスィッチを不要とし、製造コストを抑えることができる表示装置 を実現することにある。
[0054] 上記の課題を解決するため、本発明に係る表示装置は、電源配線と共通電極との 間に駆動用トランジスタと電気光学素子とが直接接続され、画像信号に応じた電流を 該電気光学素子に流して画像を表示する表示装置において、上記駆動用トランジス タと上記電気光学素子との接続点を接続点 Bとし、上記電気光学素子の 2つの端子 のうち、上記接続点 Bと反対側の端子の電位を Vcomと称し、上記駆動用トランジスタ の閾値電圧を Vthと称するとき、 Vcomを一定とし、上記接続点 Bが上記電気光学素 子の陽極に繋がっている場合は該接続点 Bの電位 Vsを Vcomより小さく設定し、上 記接続点 Bが上記電気光学素子の陰極に繋がっている場合は該接続点 Bの電位 Vs を Vcomより大きく設定する初期化を行う初期化部と、上記初期化がなされた状態で 、上記駆動用トランジスタのゲートに閾値補正用電圧を印加することで、上記駆動用 トランジスタのゲート'ソース間電圧 Vgsを Vthに変化させる閾値補正を行う閾値補正 部と、上記閾値補正がなされた状態で、上記駆動用トランジスタのゲートに信号制御 用電圧を印加することで、上記 Vgsを、上記 Vthと、画像信号に応じた電圧値との和 で表される値に変化させる信号制御を行う信号制御部とを備えている。
[0055] 上記の構成により、まず、接続点 Bの電位 Vsを上記のように設定する。このとき電位 Vsは、駆動用トランジスタのゲートに閾値補正用電圧を印カロしたときに駆動用トラン ジスタのゲート'ソース間電圧 Vgsが (Vthの最大値)より大きくなるよう設定される。ま た、この閾値補正用電圧は Vcom+ (Vthの最小値)より小さくなるよう（または大きく なるよう）設定される。なお、「閾値補正用電圧が Vcom+ (Vthの最小値)より小さく なるよう」設定されるのは駆動用トランジスタが n型の場合であり、「閾値補正用電圧が Vcom+ (Vthの最小値)より大きくなるよう設定される」のは駆動用トランジスタが p型 の場合である。これにより、電気光学素子に流れる電流を抑えながら、駆動用トランジ スタのゲート'ソース間電圧 Vgsをその閾値電圧 Vthにすることができる。その状態で 、 Vgsを、上記 Vthと、画像信号に応じた電圧値 (例えば Va—Vda)との和で表され る値に変化させ、それによつて、電気光学素子を流れる電流値 Idsを、 Vthの影響を 受けずに制御する。したがって、電源配線の電位を変化させることなく駆動用トランジ スタの閾値補償を可能とし、電源配線と電圧源との間のスィッチを不要として表示装 置の製造コストを抑えることができるという効果を奏する。
[0056] また、選択期間とは無関係に駆動用トランジスタの閾値補償を確保できるという効 果も奏する。
[0057] 上記の課題を解決するため、本発明に係る表示装置は、電源配線と共通電極との 間に駆動用トランジスタと電気光学素子とが直接接続され、画像信号に応じた電流を 該電気光学素子に流して画像を表示する表示装置において、上記駆動用トランジス タと電気光学素子の接続点を接続点 Bとし、上記駆動用トランジスタのゲート端子と 接続点 Bの間に第 1コンデンサと第 2コンデンサとがこの順番で直列に接続され、上 記駆動用トランジスタのゲート端子と第 1配線の間に第 1スィッチ用トランジスタが配 置され、上記第 1コンデンサと第 2コンデンサの接続点を接続点 Aとし、上記接続点 A と第 2配線の間に第 2スィッチ用トランジスタが配置されて 、る。
[0058] 上記の構成により、この閾値電圧 Vthまたはそれに対応する電圧を第 1コンデンサ または第 2コンデンサのうち一方のコンデンサへ保持させ、もう一方のコンデンサへ保 持させた電圧を変化させる。このことにより、駆動用トランジスタが所望の電流値を流 すよう、駆動用トランジスタのゲート'ソース間電圧 Vgsを制御できる。その結果、駆動 用トランジスタの閾値電圧 Vthに依らず、駆動用トランジスタ力 電気光学素子へ流 れる電流を所望の値とできる。したがって、電源配線の電位を変化させることなく駆動 用トランジスタの閾値補償を可能とし、電源配線と電圧源との間のスィッチを不要とし て表示装置の製造コストを抑えることができるという効果を奏する。
[0059] また、選択期間とは無関係に駆動用トランジスタの閾値補償を確保できるという効 果も奏する。
[0060] また、上記の構成により、簡素な構成で、電気光学素子へ流れる電流を制御できる という効果を奏する。
[0061] 本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十 分わ力るであろう。また、本発明の利益は、添付図面を参照した次の説明で明白にな るであろう。
図面の簡単な説明
[0062] [図 1]実施の形態 1で用いた画素回路構成を示す回路図である。
[図 2]本発明の実施形態 1〜3で用いる表示装置の構成を示すブロック図である。
[図 3]図 1の画素回路の各配線の電圧を示すタイミングチャートである。
[図 4]図 1の画素回路において、駆動用 TFT: Q1のソース'ドレイン間電流 Idsの変化 をシミュレーションした結果を示すグラフである。
[図 5]実施の形態 1で示した別の画素回路構成を示す回路図である。
[図 6]実施の形態 2で用いた画素回路構成を示す回路図である。
[図 7]図 6の画素回路の各配線の電圧を示すタイミングチャートである。
[図 8]図 6の画素回路において、駆動用 TFT: Q1のソース'ドレイン間電流 Idsの変化 をシミュレーションした結果を示すグラフである。
[図 9]実施の形態 3で用いた画素回路構成を示す回路図である。
[図 10]図 9の画素回路の各配線の電圧を示すタイミングチャートである。
[図 11]図 9の画素回路において、駆動用 TFT: Q1のソース'ドレイン間電流 Idsの変 化をシミュレーションした結果を示すグラフである。
[図 12]実施の形態 4で用いた画素回路構成を示す回路図である。
[図 13]図 12の画素回路の各配線の電圧を示すタイミングチャートである。
[図 14]従来技術で説明した画素回路構成を示す回路図である。
[図 15]従来技術で説明した別の画素回路構成を示す回路図である。 [図 16]図 15の画素回路の動作を示すタイミングチャートである。
圆 17]従来技術で説明した別の画素回路構成を示す回路図である。
[図 18] (a)〜 (d)は、図 17の画素回路の動作を示す回路図である。
符号の説明
1 表 装直
2 画素マトリックス
3 ソースドライバ回路
4 ゲートドライバ回路
5 mビットのシフトレジスタ
6 m X 6ビットのシフトレジスタ
7 m X 6ビットのラッチ
8 DZAコンバータ
9 nビットのシフトレジスタ
10 論理演算回路
Aij 画素回路
Sj ソース配線
Gi ゲート配線
Ri, Wi 制御配線
Va, Vb, Ui 電位配線
Vp 電源配線
発明を実施するための最良の形態
[0064] 以下、実施例および比較例により、本発明をさらに詳細に説明する力 本発明はこ れらにより何ら限定されるものではない。
[0065] 本発明の実施の形態について図 1ないし図 13に基づいて説明すれば、以下の通り である。
[0066] 本発明に用いられるスイッチング素子は低温ポリシリコン TFTや CG (Continuous G rain)シリコン TFTやアモルファスシリコン TFTで構成できる。これら TFTの構成や作 成プロセスは公知であるため、ここではその説明は省略する。 [0067] また、本実施の形態で用いる電気光学素子である有機 EL素子の構成も公知であ るため、ここではその説明は省略する。
[0068] (基本となる画素回路構成）
本発明に係る表示装置は、電源配線と共通電極の間に駆動用トランジスタ (Q1)と 電気光学素子 (EL1)を直接接続し、マトリックス状に配置した表示装置であって、上 記駆動用トランジスタ (Q1)と電気光学素子 (EL1)の接続点を接続点 Bとし、上記駆 動用トランジスタ (Q1)のゲート端子と接続点 Bの間に第 1コンデンサ (C1)と第 2コン デンサ (C2)をこの順番で直列に接続し、上記駆動用トランジスタ (Q1)のゲート端子 と第 1配線 (ソース配線 ¾または電位配線 Va)の間に第 1スィッチ用トランジスタ（Q2) を配置し、上記第 1コンデンサ（C1)と第 2コンデンサ（C2)の接続点を接続点 Aとし、 上記接続点 Aと第 2配線 (電位配線 Vaまたはソース配線 ¾)の間に第 2スィッチ用トラ ンジスタ（Q5)を配置した構成である。
[0069] なお、電気光学素子 (EL1)の 2つの端子のうち、接続点 Bと反対側の端子の電位 を Vcomとし、駆動用トランジスタ (Q1)の閾値電圧を Vth (Vthは駆動用トランジスタ (Q1)が n型なら正の値、 p型なら負の値）とする。
[0070] ソース配線 ¾は、所望の電位、すなわち画像信号としてのデータ電圧 Vdaに対応し た電圧を駆動用トランジスタ (Q1)のゲート端子に印加するものであり、電位配線 Va あるいは後述の Uiは、所定の補助電位 Vaを接続点 Aに与えるものである。
[0071] このとき、接続点 Bが電気光学素子 (EL1)の陽極に繋がっているとき、その電位 Vs を Vcomより小さく設定する。より正確には、接続点 Bの電位 Vsは、駆動用トランジス タのゲート端子に最小電圧が印加された状態で、駆動用トランジスタのゲート'ソース 間電圧 Vgsが Vthの最大値より大きくなるよう設定される。かつ、駆動用トランジスタの ゲート端子に最大電圧が印加された状態で、駆動用トランジスタのゲート'ソース間電 圧 Vgsが Vthの最小値となった場合でも、接続点 Bの電位が Vcomより小さくなるよう 設定する。または、接続点 Bが電気光学素子 (EL1)の陰極に繋がっているとき、その 電位 Vsを Vcomより大きく設定する。より正確には、接続点 Bの電位 Vsは、駆動用ト ランジスタのゲート端子に最大電圧が印加された状態で、駆動用トランジスタのゲート •ソース間電圧 Vgsが Vthの最大値より大きくなるよう設定される。かつ、駆動用トラン ジスタのゲート端子に最小電圧が印加された状態で、駆動用トランジスタのゲート'ソ ース間電圧 Vgsが Vthの最小値となった場合でも、接続点 Bの電位が Vcomより大き くなるよう設定する。なお、アモルファス Siでは Vthは通常、使っている間に劣化して 大きくなるので、そのことを考慮に入れれば、電位 Vsは、 Vcomより充分すなわち余 裕を持って小さく（大きく）設定するようにすればよい。例えば、 Vthの初期値が 2Vだ としても、使っている間に Vthが 5Vとか 10Vになる。もし、接続点 Bの電位を初期値 の Vthを用いて Vcom— 2Vより小さく設定しただけであれば、やがて Vthが 5V、 10 Vとなり、補償できなくなる。このため、劣化後の Vthの値を考慮して、それより小さく（ あるいは大きく）するということである。なお、以降、本明細書において、接続点 Bの電 位等、なんらかの値の設定について、閾値電圧 Vthとの関係で「充分大きい (小さい） 」と述べた箇所は、すべて同様の意味である。
[0072] 上記構成では、上記接続点 Bの電位 Vsを変化させ、電気光学素子 (EL1)に逆電 圧を印加することで、電気光学素子 (EL1)を流れる電流をほぼ 0とできる。
[0073] また、第 1配線 (ソース配線 ¾または電位配線 Va)力も駆動用トランジスタ (Q1)の ゲート端子へ与える電位 Vgは電位 Vcomに近 、電位とすることが好ま 、。
[0074] このとき、接続点 Bが駆動用トランジスタ (Q1)の基準電位端子 (ソース端子)であれ ば、閾値補償期間後、駆動用トランジスタ (Q1)のゲート'ソース間電圧 Vgsは閾値電 圧 Vthとなる。
[0075] このことにより、駆動用トランジスタ (Q1)と電気光学素子 (EL1)の間にスィッチ用ト ランジスタを設けなくても、駆動用トランジスタ (Q1)の閾値補正が可能となる。
[0076] また、電源配線と共通電極の電圧を変化させる必要もな!/、ので、電源配線と電圧 源の間にスィッチを配置する必要がない。更に、この閾値補償のための時間を充分と ることがでさる。
[0077] そして、この閾値電圧 Vth (またはそれに対応する電圧）を第 1コンデンサ（C1)また は第 2コンデンサ（C2)のうち一方のコンデンサへ保持させ、もう一方のコンデンサへ 保持させた電圧を変化させる。
[0078] このことにより、駆動用トランジスタ (Q1)が所望の電流値を流すよう、駆動用トラン ジスタ（Q1)のゲート'ソース間電圧 Vgsを制御できる。 [0079] その結果、駆動用トランジスタ (Q1)の閾値電圧 Vthに依らず、駆動用トランジスタ（ Q1)から電気光学素子 (EL1)へ流れる電流を所望の値とできる。
[0080] 以上のように本発明の表示装置を用いれば、電源配線と共通電極の間に駆動用ト ランジスタと電気光学素子を直列接続し、その間にスィッチ用トランジスタを配置しな い画素回路構成を用い、駆動用トランジスタの閾値電圧 Vthを補正し、駆動用トラン ジスタから電気光学素子へ流れる電流を制御できる。
[0081] このため、本発明の手段を用いれば、駆動用トランジスタと電気光学素子の間にス イッチ用トランジスタを配置しな 、ので、そのスィッチ用トランジスタでの電圧ドロップ による消費電力の増大が回避できる。
[0082] 特に、アモルファスシリコンを用いてスィッチ用トランジスタを構成する場合、そのス イッチ用トランジスタのサイズが大きくなるので、そのスィッチ用トランジスタを不要とす ることで、ボトムェミッション構成では開口率を大きくできる。トップェミッション構成で は高精細化できる。
[0083] また、電源配線と共通電極の電圧を振る必要がな!、ので、そのために必要なスイツ チが不要となる。
[0084] このため、 CGシリコン TFTやポリシリコン TFTを用いた基板では、外付けスィッチ が必要なぐドライバ回路を CGシリコン TFTやポリシリコン TFTで作成可能となり、表 示装置のコストを低減できる。
[0085] また、アモルファスシリコン TFTを用いた基板では、そのスィッチをドライバ IC内に 取り込む必要がないので、低コストィ匕できる。
[0086] このように、本発明の手段を用いた効果は明らかである。
[0087] なお、上記構成において、駆動用トランジスタ（Q1)のゲート端へ与える電位を得る 方法としては、ソース配線 ¾から得る「第 1の駆動方法」と、電位配線力も得る「第 2の 駆動方法」の 2つの方法が考えられる。
[0088] また、上記構成にぉ 、て、接続点 Bの電位 Vsを Vcom— Vthより充分小さく（または
、 Vcom— Vthより充分大きく）するための初期化構成としては、
接続点 Bと第 3配線 (電位配線 Vb)の間に第 3スィッチ用トランジスタ (Q3)を配置す る「第 1の初期化構成」と、 第 2配線 (電位配線 Ui)の電位を変化させる「第 2の初期化構成」との 2つの構成が 考えられる。
[0089] また、上記構成にお!、て、閾値電圧 Vthを保持して!/ヽな 、方のコンデンサの電位を 変化させる変化手段としては、
第 1コンデンサ (C1)または第 2コンデンサ（C2)と並行して第 4スィッチ用トランジス タ (Q4)を配置する「第 1の変化手段」と、
接続点 Aと第 2配線 (ソース配線 ¾)の間に第 2スィッチ用トランジスタ (Q 11)を配置 し、上記接続点 Bと第 3配線 (電位配線 Vb)の間に第 3スィッチ用トランジスタ (Q3)を 配置する「第 2の変化手段」との 2つが考えられる。
[0090] これらのそれぞれについて述べる。
[0091] (第 1の駆動方法）
第 1の駆動方法は、上記の表示装置であって、第 1期間で上記第 1配線 (ソース配 線 ¾)から上記駆動用トランジスタ (Q1)のゲート端子へ所望の電位すなわち画像信 号としてのデータ電圧 (Vda)を印加するとともに、上記第 2配線 (電位配線 Va)から 上記接続点 Aへ所定の電位である補助電位 (Va)を印加し、第 2期間で上記接続点
Aの電位 (Va)を維持し、第 3期間で上記駆動用トランジスタ (Q1)のゲート端子電位 を変化させる方法である。
[0092] 上記駆動方法では、第 1期間において、駆動用トランジスタ (Q1)のゲート端子へ 第 1配線 (ソース配線 ¾)力 所望の電位 Vdaを与える。
[0093] そして、第 1期間および第 2期間を通して、第 2スィッチ用トランジスタ (Q5)を通して
、第 2配線 (電位配線 Va)力 上記接続点 Aへ所定の電位 Vaを与え続ける。
[0094] このことにより、第 1コンデンサ (C1)の他方端子 (接続点 Aの端子)電位が固定され
、駆動用トランジスタ (Q1)のゲート端子へ所望の電位 Vdaが保持できる。
[0095] 第 1期間において、接続点 Bの電位 Vsが Vcomより充分小さく（または、 Vcomより 充分大きく）なっているので、第 2期間の終わりには、接続点 Bの電位は Vda— Vthと なり、駆動用トランジスタ (Q1)のゲート'ソース間電圧が閾値電圧 Vthとなる。
[0096] このとき、第 1コンデンサ（C1)の電位差は Vda— Vaのままである。したがって、第 2 コンデンサ (C2)の電位差が閾値電圧 Vthに対応した電圧 (Vda -Vth)— Vaとなる [0097] そこで、その後、第 1コンデンサ (C1)の電位差を 0とするか所定の値とすれば、第 1 配線 (ソース配線 ¾)から与えた所望の電位 Vdaにより、駆動用トランジスタ (Q1)の ゲート ·ソース間電圧 Vgsを制御できる。
[0098] このとき、駆動用トランジスタ (Q1)の閾値電圧 Vthに依らず、駆動用トランジスタ（Q 1)から電気光学素子 (EL1)へ流れる電流を所望の値とできる。
[0099] (第 2の駆動方法）
第 2の駆動方法は、上記の表示装置であって、第 1期間で上記第 1配線 (電位配線 Va)から上記駆動用トランジスタ (Q 1)のゲート端子へ所定の電位 (Va)を印加し、第 2期間で上記第 2配線 (ソース配線 ¾)から上記接続点 Aへ所望の電位 (Vda)を印加 し、上記駆動用トランジスタ (Q1)のゲート端子電位を変化させる方法である。
[0100] 上記駆動方法では、第 1期間において、駆動用トランジスタ (Q1)のゲート端子へ 第 1配線 (電位配線 Va)カゝら所定の電位 Vaを与える。
[0101] このことにより、第 1期間の終わりには、接続点 Bの電位は Va— Vthとできる。
[0102] そこで、第 1期間における第 2コンデンサ (C2)へ保持する電圧を予め定めた電圧 V 0とする。このことにより、第 1コンデンサ（C1)の電位差を Vth— VOとできる。
[0103] 第 2期間では、第 2配線 (ソース配線 ¾)カゝら接続点 Aへ所望の電位 Vdaを印加し、 第 2コンデンサ（C2)の保持電圧を、 VOから、所望の電位 Vda— Vbに対応した電圧 へ変化させる。ここで、 Vbは第 3配線の電位である。
[0104] このことにより、第 1配線 (ソース配線 ¾)から与えた所望の電位 Vdaにより、駆動用 トランジスタ（Q1)のゲート'ソース間電圧 Vgsを制御できる。
[0105] その結果、駆動用トランジスタ (Q1)の閾値電圧 Vthに依らず、駆動用トランジスタ（ Q1)から電気光学素子 (EL1)へ流れる電流を所望の値とできる。
[0106] なお、本発明の手段で、接続点 Bの電位 Vsを Vcomより充分小さく（または、 Vcom より充分大きく）するための初期化構成としては、接続点 Bと第 3配線 (電位配線 Vb) の間に第 3スィッチ用トランジスタ (Q3)を配置する「第 1の初期化構成」と、第 2配線（ 電位配線 Ui)の電位を変化させる「第 2の初期化構成」との 2つの構成が考えられる。
[0107] (第 1の初期化構成） 第 1の初期化構成は、上記の表示装置であって、上記接続点 Bと第 3配線 (電位配 線 Vb)の間に第 3スィッチ用トランジスタ (Q3)を配置したように構成する。
[0108] 上記構成では、第 3スィッチ用トランジスタ（Q3)を ON状態とすることで、上記接続 点 Bの電位を第 3配線 (電位配線 Vb)の電位 Vbとできる。
[0109] そこで、その電位 Vbが Vcomより充分小さく（または、 Vcomより充分大きく）なるよう 設定すれば、上記目的を達成できる。
[0110] (第 2の初期化構成）
第 2の初期化構成は、上記の表示装置であって、上記第 2配線 (電位配線 Ui)の電 位を変化させるように構成する。
[0111] 上記構成では、第 2スィッチ用トランジスタ (Q5)が ON状態のとき、第 2配線 (電位 配線 Ui)の電位を変化させ、第 2配線 (電位配線 Ui)に繋がる接続点 Aの電位を変化 させる。このことにより、第 2コンデンサ（C2)を通し、接続点 Bの電位を変化させること ができる。
[0112] そこで、上記接続点 Bの電位が Vcomより充分小さく（または、 Vcomより充分大きく )なるよう、第 2配線 (電位配線 Ui)の電位を変化させればょ 、。
[0113] また、上記構成において、閾値電圧 Vthを保持していない方のコンデンサの電位を 変化させる変化手段として、第 1コンデンサ (C1)または第 2コンデンサ (C2)と並行し て第 4スィッチ用トランジスタ (Q4)を配置する「第 1の変化手段」と、接続点 Aと第 2配 線 (ソース配線 ¾)の間に第 2スィッチ用トランジスタ (Q 11)を配置し、上記接続点 Bと 第 3配線 (電位配線 Vb)の間に第 3スィッチ用トランジスタ (Q3)を配置する「第 2の変 化手段」との 2つが考えられる。
[0114] (第 1の変化手段）
第 1の変化手段は、上記の表示装置であって、上記第 1コンデンサ (C1)または第 2 コンデンサ (C2)と並行して第 4スィッチ用トランジスタ（Q4)を配置したように構成す る。
[0115] 上記構成により、所望の電位 Vda (に対応した電圧)を保持させた方のコンデンサ（ 閾値電圧 Vthを保持していない方のコンデンサ）の電圧を 0とできる。そこで、電位 V daを制御することで、駆動用トランジスタ（Q1)のゲート ·ソース間電圧 Vgsを制御でき る。
[0116] この結果、駆動用トランジスタ (Q1)力も電気光学素子 (ELI)へ流れる電流を制御 できる。
[0117] または、電圧 VOを保持させた方のコンデンサ（閾値電圧 Vthを保持していない方の コンデンサ）の電圧を、電圧 Vda (に対応した電圧）とできる。
[0118] この結果、駆動用トランジスタ (Q1)力も電気光学素子 (EL1)へ流れる電流を制御 できる。
[0119] (第 2の変化手段）
第 2の変化手段は、上記の表示装置であって、上記接続点 Aと第 2配線 (ソース配 線 ¾)の間に第 2スィッチ用トランジスタ（Q11)を配置し、上記接続点 Bと第 3配線 (電 位配線 Vb)の間に第 3スィッチ用トランジスタ (Q3)を配置した構成である。
[0120] 上記構成により、上記駆動用トランジスタ (Q1)のゲート端子と第 1配線 (電位配線 V a)の間にある第 1スィッチ用トランジスタ (Q12)を OFF状態とし、接続点 Aと第 2配線 (ソース配線 ¾)の間にある第 2スィッチ用トランジスタ (Q 11)と、接続点 Bと第 3配線 ( 電位配線 Vb)の間にある第 3スィッチ用トランジスタ（Q3)を ON状態とする。
[0121] この結果、接続点 Aへ第 2配線 (ソース配線 ¾)の電位 Vdaを与え、接続点 Bへ第 3 配線 (電位配線 Vb)の電位 Vbを与えることができ、第 2コンデンサ（C2)の両端の電 位差を Vda— Vbとできる。そこで、第 2配線 (ソース配線 ¾)から与える電位 Vdaを制 御することで、駆動用トランジスタ（Q1)のゲート'ソース間電圧 Vgsを制御できる。
[0122] その結果、駆動用トランジスタ（Q1)力も電気光学素子 (EL1)へ流れる電流を制御 できる。
[0123] 以下に、上記各構成を組み合わせた具体的な構成例を述べる。
[0124] (実施の形態 1)
本実施の形態 1では、本発明の手段を用いて、第 1の駆動方法と、第 1の初期化構 成、第 1の変化手段を用いた表示装置について説明する。
[0125] 本実施の形態の表示装置 1は、図 2に示すように、 mX n個の画素回路 Aijをマトリツ タス状に配置し、それら制御配線を制御する手段としてゲートドライバ回路 4、ソース 配線を制御する手段としてソースドライバ回路 3を配置している。 [0126] 各画素回路 Aijは、ソース配線 ¾とゲート配線 Giが交差する領域に対応してマトリツ タス状に配置されている。また、上記ソースドライバ回路 3は、 mビットのシフトレジスタ 5、 m X 6ビットのレジスタ 6、 m X 6ビットのラッチ 7、 DZ Aコンバータ 8から構成される
[0127] すなわち、上記ソースドライバ回路 3は、 mビットのシフトレジスタ 5の先頭のレジスタ ヘスタートパルス SPが入力され、そのスタートパルス SPがクロック elkでシフトレジスタ 5内を転送される。また、同時に m X 6ビットのレジスタ 6にタイミングパルス SSPとして 出力される。
[0128] また、上記 m X 6ビットのレジスタ 6には 6ビットデータ信号 Dxが入力され、シフトレジ スタ 5から送られてくるタイミングパルス SSPにより、入力された信号 Dxに対応する位 置にデータ信号 Dxを保持する。
[0129] この m X 6ビットのレジスタ 6に保持されたデータ信号 Dxはラッチ信号 LPにより、 m
X 6ビットのラッチ 7に保持され、 DZ Aコンバータ 8へ供給される。
[0130] DZ Aコンバータ 8では入力されたデータ信号 Dxが対応する電圧 Vdaに変換され
、ソース配線 ¾へ供給される。
[0131] このように、本実施の形態のソースドライバ回路 3はアモルファスシリコン TFT液晶 等で用いられるソースドライバ ICと同様の構成となって 、る。
[0132] また、ゲートドライバ回路 4は、 nビットのシフトレジスタ 9と論理演算回路 10から構成 され、入力されたスタートパルス Syをクロック yckにより nビットのシフトレジスタ 9内を 転送し、タイミング信号 OEyと論理演算を行い、ノ ッファを通して対応した制御配線
Gi、 Wi、 Riへ信号を供給する。
[0133] 本実施の形態 1で用いる本発明の手段を具体ィ匕する画素回路構成を図 1に示す。
[0134] この画素回路 Aijは電源配線 Vpと共通陰極 Vcomの間に駆動用 TFT: Q1 (駆動 用トランジスタ）と有機 EL :EL1 (電気光学素子）が直列に直接接続した構成である。
[0135] 図 1では、 Vb、 Gi、 Q3によって初期化部が構成され、 Sj、 Gi、 Q2、 Va、 Q5、 Cl、
C2によって閾値補正部が構成され、 Ri、 Wi、 Q4、 CIによって信号制御部が構成さ れている。
[0136] ここでは、 Vdaが閾値補正用電圧であり、 Vda— Vaが信号制御用電圧である。 [0137] ソース配線 Sjが第 1配線であり、電位配線 Vaが第 2配線であり、電位配線 Vbが第 3 配線である。
[0138] この駆動用 TFT: Q1のソース端子と有機 EL :EL1の陽極が接続する点を接続点 B とすると、この駆動用 TFT: Q1のゲート端子と接続点 Bの間にはコンデンサ C1 (第 1 コンデンサ）とコンデンサ C2 (第 2コンデンサ）が直列に接続されている。
[0139] また、駆動用 TFT: Q1のゲート端子とソース配線 ¾ (本形態では第 1配線)の間に はスィッチ用 TFT： Q2 (第 1スィッチ用トランジスタ）が配置されて 、る。
[0140] コンデンサ C1とコンデンサ C2が接続する点を接続点 Aとすると、接続点 Aと電位配 線 Va (本形態では第 2配線)の間には、スィッチ用 TFT: Q5 (第 2スィッチ用トランジ スタ）が配置されている。
[0141] さらに、第 1の初期化構成として、接続点 Bと電位配線 Vb (第 3配線)の間に、スイツ チ用 TFT： Q3 (第 3スィッチ用トランジスタ）が配置されて 、る。
[0142] さらに、第 1の変化手段として、コンデンサ C1と並列にスィッチ用 TFT: Q4 (第 4ス イッチ用トランジスタ）が配置されて！、る。
[0143] この画素回路 Aijでは、駆動用 TFT: Q1,スィッチ用 TFT: Q2〜Q5は総て n型 TF Tである。また、スィッチ用 TFT: Q2, Q3のゲート端子にはゲート配線 Giが接続され 、スィッチ用 TFT: Q4, Q5のゲート端子には制御配線 Ri、 Wiが接続されている。
[0144] 以下、この画素回路 Aijの動作を図 3のタイミングチャートを用いて説明する。
[0145] 図 3にこの画素回路 Aijの 1)制御配線 Ri、 2)制御配線 Wi、 3)ゲート配線 Gi、 4)ソ ース配線 ¾に供給される電圧のタイミングを示す。また、 5)〜7)の1^(1+ 1) , W(i+ 1 ) , 0 (1+ 1)は次の画素八(1+ 1);1に対応する。
[0146] 本形態は第 1の駆動方法に対応するので、時間 0〜3tlが画素 Aijの選択期間であ り、第 1期間に対応する。
[0147] この期間にゲート配線 Giを GH (High)として、スィッチ用 TFT: Q2, Q3を ONさせ 、ソース配線 ¾から駆動用 TFT: Q1のゲート端子へデータ電圧 Vda (所望の電位)を 印加する。また、電位配線 Vb力も接続点 Bへ電位 Vb (所定の電位)を供給する。第 1 期間に接続点 Bへ供給する電位 Vbは Vcomより小さい電位である。
[0148] また、制御配線 Wiを GH (High)として、スィッチ用 TFT: Q5を ONさせ、電位配線 Vaから接続点 Aへ電位 Vaを供給する。
[0149] 接続点 Bが電気光学素子（EL1)の陽極に繋がっているので、その電位 Vsを Vcom より小さく設定する。
[0150] このとき、接続点 Bの電位 Vsを、 Vda (min)—Vthより小さい値に設定する。 Vda ( min)はデータ電圧 Vdaのうち最小の電圧を指す。なお、 Vthは、駆動用 TFT: Q1ご とにばらつくことがある。このばらつきを考慮に入れれば、接続点 Bの電位 Vsは、 Vda (min)—Vth (max)より小さい値に設定すればよい。このことは以降、同様である。 V th(max)は、駆動用 TFT: Q1の閾値電圧ばらつきのうち最悪 (最大）の電圧を指す
[0151] したがって、以下の関係がある。すなわち、
Vs<Vcom Vs< Vda (min)— Vth
である。 Vthのばらつきを考慮すれば
Vsく Vcom
Vs < Vda (min) Vth (max)
である。
[0152] 時間 3tl〜15tlが第 2期間であり、ゲート配線 Giは GL (Low)となる。
[0153] このとき、スィッチ用 TFT: Q2, Q3が OFFとなる力 スィッチ用 TFT: Q5は ONのま まなので、駆動用 TFT: Q1のゲート端子電位 Vdaは保持される。
[0154] 一方、駆動用 TFT: Q1のソース端子電位は上昇し、 Vda— Vthへ向け変化する。
そして、その変化が概ね完了した後、制御配線 Wiを GLとしてスィッチ用 TFT: Q5を
OFFさせる。
[0155] その後の時間 16tl〜19tlが第 3期間であり、制御配線 Riを GHとし、スィッチ用 T FT: Q4を ONさせる。
[0156] この結果、コンデンサ C1に蓄えられる電圧 Vda— Vaが消滅し、駆動用 TFT: Q1の ゲート ·ソース間電圧は Va— (Vda -Vth)となる。
[0157] したがって、駆動用 TFT: Q1のゲート'ソース間電圧は電圧 Va— Vdaから閾値 Vt h分補正された電圧となる。このため、選択期間にソース配線 ¾から供給されたデー タ電圧 Vdaと電位配線 Vaの電位 Vaの関係により、駆動用 TFT: Q1を流れる電流値 Idsを制御することができる。
[0158] 具体的には、データ電位 Vdaが電位配線電位 Vaより大きければ Idsは概ね 0である 。データ電位 Vdaが電位配線電位 Vaより小さければ、駆動用 TFT: Q1を流れる電 流値を Idsとし、
Ids= (W/L) μ -Co - (Vgs-Vth) 2
= (W/L) μ -Co - (Va- (Vda—Vth) -Vth) 2
= (W/L) μ -Co - (Va-Vda)2
となる。なお、 Wは駆動用 TFT: Qlのゲート幅、 Lは駆動用 TFT: Qlのゲート長、 μ は駆動用 TFT: Q1の移動度、 Coはゲート絶縁膜厚等により決まる定数である。また
、駆動用 TFT: Q1のドレイン 'ソース間電圧 Vdsがゲート'ソース間電圧 Vgs—Vthよ り充分大きくなるようにした場合である。
[0159] 図 1の画素回路では、 TFT: Q1が n型であるので、例えば、データ電位 Vdaの範囲 力 S0〜5Vの場合、 Vaは 5V程度の電圧にすればよい。このとき、
Ids= (W/L) μ -Co - (Va-Vda) 2
であるので、 Vdaが OVで最も電流が流れて、 Vdaが 5Vで最も電流が流れない状態 となる。なお、実際には、浮遊容量等による影響もあるので、 (1&=¥&で1(13 = 0とな るようにするため、 Va 4. 5Vくらいに設計することもありうる。
[0160] このように、図 1の画素回路を用いれば、駆動用 TFT: Q1を流れる電流値 Idsが閾 値 Vthに依らず、データ電位 Vdaと電位配線 Vaの電位 Vaにより決められることが判 る。
[0161] そこで、図 1の画素回路へ図 3の信号を供給しシミュレーションした結果を図 4に示 す。
[0162] このシミュレーションでは GL=— 20V、 GH= 15V、 Vcom=0V、 Vp = 12V、 Va
= 5V、 Vb=— 15V、 Vda = 2Vと 5V、 Cl = 500fF、 C2 = 500fFとして!/ヽる。
[0163] 電位 Vcは接続点 Aの電位、電位 Vdは接続点 Bの電位、電位 Vgは駆動用 TFT: Q 1のゲート端子電位、電流 Idsは駆動用 TFT: Q1のドレイン 'ソース間を流れる電流 である。
[0164] Vc (l)、 Vd (l)、 Vg (l)、Ids (l)は駆動用 TFT: Q1の閾値 Vthが最良、移動度 が最良に対応する。 Vc (2)、 Vd (2)、 Vg (2)、 Ids (2)は駆動用 TFT: Q1の閾値 Vt hが最悪、移動度 が最悪に対応する。
[0165] そのシミュレーション結果によると電流 Ids (1) 5. 2 μ Α, Ids (2) = - 3.
となり、ほぼ駆動用 TFT: Q1の移動度 のばらつきに対応した値となる。このような ばらつきで済むのは、駆動用 TFT: Q1の閾値 Vthのばらつきが補償された結果と思 われる。
[0166] このように、本発明の手段を用いれば、従来技術で示した図 14の例と異なり、駆動 用トランジスタと電気光学素子の間にスィッチ用トランジスタが配置されな ヽので、そ のスィッチ用トランジスタの電圧ドロップによる消費電力の増大が回避できる。
[0167] 特に、アモルファスシリコンを用いてスィッチ用トランジスタを構成する場合、そのス イッチ用トランジスタのサイズが大きくなるので、そのスィッチ用トランジスタを不要とす ることで、ボトムェミッション構成では開口率を大きくできる。また、トップェミッション構 成では高精細化できる。
[0168] また、電源配線と共通電極に供給すべき電圧がともに DC電圧なので、従来技術で 示した図 15の例と異なり、電源配線と共通電極を直接 DC電源へ繋げる。そのため、 電源配線と DC電源との間にスィッチを配置する必要がなくなる。
[0169] これは、 CGシリコン TFTやポリシリコン TFTを用いた基板では、外付けスィッチが 必要なくなり、ドライバ回路を CGシリコン TFTやポリシリコン TFTで作成可能となり、 表示装置のコスト低減に繋がる。
[0170] また、アモルファスシリコン TFTを用いた基板では、そのスィッチをドライバ IC内に 取り込む必要がな!、ので、ドライバ ICのコスト低減を通して表示装置のコスト低減に 繋がる。
[0171] このように、本発明の手段を用いた効果は明らかである。
[0172] なお、 TFTとして、 CGシリコン TFTやポリシリコン TFTを用いる場合、駆動用 TFT として p型 TFTも使える。その場合の画素回路の例を図 5に示す。
[0173] 図 5の画素回路でも制御信号のタイミングは図 1の画素回路と基本的には変わらな い。すなわち、図 3のタイミングでよい。
[0174] この図 5の画素回路 Aijでは、駆動用 TFT: Q6の閾値電圧 Vthは負の値である。ま た、第 1期間に接続点 Bへ供給する電位 Vbは Vcomより大きい電位である。すなわち 、接続点 Bが電気光学素子（EL1)の陰極に繋がっているので、その電位 Vsを Vcom より大きく設定する。
[0175] したがって、以下の関係がある。すなわち、
Vs >Vcom
Vs >Vda (min) -Vth
である。 Vthのばらつきを考慮すれば
Vs >Vcom
Vs >Vda (min) Vth (max)
である。
[0176] そして、第 2期間で接続点 Aへ電位 Vaを与え、接続点 Bの電位が Vda— Vthとなる のを待つ。
[0177] さらに、第 3期間でスィッチ用 TFT: Q9を ONとして、駆動用 TFT: Q6のゲート'ソ ース間電圧を Va— (Vda -Vth)とする。
[0178] このとき、駆動用 TFT: Q6は p型なので、 Va— Vdaが 0以上なら駆動用 TFT: Q1を 流れる電流 Idsは概ね 0である。 Va— Vdaが負なら駆動用 TFT: Q1を流れる電流 Ids は所望の値となる。
[0179] 図 5の画素回路では、 TFT: Q6が p型であるので、例えば、データ電位 Vdaの範囲 力 SO〜5Vの場合、 Vaは OV程度の電圧にすればよ!、。
[0180] このように、本発明の手段は接続点 Bが有機 ELの陰極でも成立する。
[0181] (実施の形態 2)
本実施の形態 2では、本発明の手段を用いて、第 1の駆動方法と、第 2の初期化構 成、第 1の変化手段を用いた表示装置について説明する。
[0182] 本実施の形態の表示装置 1は、実施の形態 1の表示装置 1と同じブロック構成なの で、ここではその説明は省略する。
[0183] なお、ゲートドライバ回路 4から出力される信号は制御配線 Ri、 Wi、ゲート配線 Gi、 電圧配線 Uiとなる。
[0184] Ui、 Wi、 Q5、 C2によって初期化部が構成され、 Sj、 Gi、 Q2、 Ui、 Q5、 Cl、 C2に よって閾値補正部が構成され、 Ri、 Wi、 Q4、 CIによって信号制御部が構成されて いる。
[0185] ここでは、 Vdaが閾値補正用電圧であり、 Vaが信号制御用電圧である。
[0186] ソース配線 ¾が第 1配線であり、電位配線 Uiが第 2配線である。
[0187] また、本実施の形態 2で用いる画素回路構成を図 6に示す。
[0188] すなわち、図 6の画素回路 Aijは図 1の画素回路 Aijからスィッチ用 TFT: Q3 (第 3 スィッチ用トランジスタ）および電位配線 Vb (第 3配線)を取り除き、電位配線 Va (本 形態では第 2配線)を電位配線 Uiとした構成である。
[0189] その他の構成は図 1の画素回路と同様なので、ここではその説明は省略する。
[0190] 以下に、この画素回路 Aijの動作を図 7のタイミングチャートを用いて説明する。
[0191] 図 7はこの画素回路 Aijの 1)制御配線 Ri、 2)制御配線 Wi、 3)ゲート配線 Gi、 4)電 圧配線 Ui、 5)ソース配線 ¾に供給される電圧のタイミングを示す。また、 6)〜9)の尺 (i+ 1) , W(i+ 1) , G (i+ 1) , 11 (1+ 1)は次の画素八(1+ 1);1に対応する。
[0192] 時間 0〜3tlが画素 Aijの選択期間であり、第 1期間に対応する。
[0193] 最初の時間 0でゲート配線 Giを GHとしてスィッチ用 TFT: Q2を ONさせる。また、 時間 tlで制御配線 Wiを GHとしてスィッチ用 TFT: Q5を ONさせる。このことにより、 ソース配線 ¾から駆動用 TFT： Q 1のゲート端子へデータ電圧 Vda (所望の電位）が 印加される。また、電位配線 Uiから接続点 Aへ電位 VHが供給される。
[0194] 次に時間 2tlで、電位配線 Uiの電位を VH力 Va (所定の電位）へ変化させる。こ の電位変化はコンデンサ C2を通して接続点 Bへ影響を与えるので、接続点 Bの電位 Vsは Vda— Vthより小さい値となる。なお、接続点 Bの電位 Vsは、 Vda (min)— Vth (max)より小さい値にすることがより好ましい。この接続点 Bの電位 Vsの調整をより詳 しく述べると以下の通りである。すなわち、図 6の画素回路は、接続点 Bの電位をー且 、 Vda— Vthより小さい値とするため、接続点 Aの電位を変化させるものである。この とき、接続点 Aと接続点 Bとはコンデンサ C2で互いに繋がっているので、コンデンサ C2の両端の電荷がある程度保持されているような場合にもし接続点 Aの電位が変化 すれば、接続点 Bの電位も変化することになる。接続点 Aの電圧をどの程度変化させ れば接続点 Bの電圧力 SVda— Vthより小さい値となるかは、実際に作製して測定する ことで調べることができる。なお、実際には、接続点 Bに繋がるコンデンサが他にもあ り、コンデンサ C2の両端の電荷がかなり変化するので、それらをも考慮することが好 ましい。接続点 Bに繋がる他のコンデンサとしては、有機 ELを構成するコンデンサ（ 有機 ELのモデルはダイオードとコンデンサが並列に繋がったもの）や、 TFT: Q1の ソース'ゲート間容量等が挙げられる。
[0195] その後、時間 3tlで、ゲート配線 Giの電位を GLとして、スィッチ用 TFT: Q2を OFF させる。し力し、制御配線 Wiは GHのままなので、スィッチ用 TFT: Q5は ONのままと なり、駆動用 TFT: Q1のゲート端子電位 Vdaはコンデンサ C1を通して保持される。
[0196] このとき力も第 2期間となり、接続点 Bの電位が Vda— Vthへ向け上昇する。
[0197] そして、その変化が概ね完了した後、制御配線 Wiを GLとしてスィッチ用 TFT: Q5 を OFFさせる。
[0198] その後の時間 16tl〜19tlが第 3期間であり、制御配線 Riを GHとし、スィッチ用 T FT: Q4を ONさせる。
[0199] この結果、コンデンサ C1に蓄えられる電圧 Vda— Vaが消滅し、駆動用 TFT: Q1の ゲート ·ソース間電圧は Va— (Vda -Vth)となる。
[0200] 図 6の画素回路でも、 Vaは Vdaとの間で図 1同様の関係がある。
[0201] したがって、駆動用 TFT: Q1のゲート'ソース間電圧は電圧 Va— Vdaから閾値 Vt h分補正された電圧となる。このため、選択期間にソース配線 ¾から供給されたデー タ電圧 Vdaと電位配線 Uiの電位 Vaの関係により、駆動用 TFT： Q 1を流れる電流値 I dsを制御することができる。
[0202] そこで、図 6の画素回路へ図 7の信号を供給しシミュレーションした結果を図 8に示 す。
[0203] このシミュレーションでは GL=— 5V、 GH = 30V、 Vcom=0V、 Vp = 12V、 VH
= 25V、 Va=0V、 Vda=— 2Vと 3V、 Cl = 500fF、 C2 = 5pFとしている。
[0204] 電位 Vcは接続点 Aの電位、電位 Vdは接続点 Bの電位、電位 Vgは駆動用 TFT： Q 1のゲート端子電位、電流 Idsは駆動用 TFT: Q1のドレイン 'ソース間を流れる電流 である。
[0205] Vc (l)、 Vd (l)、 Vg (l)、Ids (l)は駆動用 TFT: Q1の閾値 Vthが最良、移動度 が最良に対応する。 Vc (2)、 Vd (2)、 Vg (2)、 Ids (2)は駆動用 TFT: Q1の閾値 Vt hが最悪、移動度 が最悪に対応する。
[0206] そのシミュレーション結果によると電流 Ids (1) 3. 2 μ Α, Ids (2) = - 2.
となり、ほぼ駆動用 TFT: Q1の移動度 のばらつきに対応した値となる。このような ばらつきで済むのは、駆動用 TFT: Q1の閾値 Vthのばらつきが補償された結果と思 われる。
[0207] このように本発明の手段はスィッチ用 TFT: Q3 (第 3スィッチ用トランジスタ）および 電位配線 Vb (第 3配線)がなくても成立する。
[0208] (実施の形態 3)
本実施の形態 3では、本発明の手段を用いて、第 2の駆動方法と、第 1の初期化構 成、第 2の変化手段を用いた表示装置について説明する。
[0209] 本実施の形態の表示装置 1は、実施の形態 1の表示装置 1と同じブロック構成なの で、ここではその説明は省略する。
[0210] また、本形態で用いる画素回路構成を図 9に示す。図 9では、 Vb、 Ri、 Q3によって 初期化部が構成され、 Wi、 Va、 Q12、 Q13、 Cl、 C2によって閾値補正部が構成さ れ、 Sj、 Gi、 Ql l、 Ri、 C2によって信号制御部が構成されている。
[0211] ここでは、 Vaが閾値補正用電圧であり、 Vdaが信号制御用電圧である。
[0212] 電位配線 Vaが第 1配線であり、ソース配線 ¾が第 2配線であり、電位配線 Vbが第 3 配線である。
[0213] 本構成は、コンデンサ C2と並列に TFT: Q13を配置することにより、第 1期間を通し てコンデンサ C2に蓄えられる電圧 VOを 0に設定することができるようにする構成であ る。
[0214] この画素回路 Aijは電源配線 Vpと共通陰極 Vcomの間に駆動用 TFT: Q1 (駆動 用トランジスタ）と有機 EL : EL1 (電気光学素子）が直列に直接接続した構成である。
[0215] この駆動用 TFT: Q1のゲート端子と接続点 Bの間にはコンデンサ C1 (第 1コンデン サ）とコンデンサ C2 (第 2コンデンサ）が直列に接続されている。
[0216] また、駆動用 TFT: Q1のゲート端子と電位配線 Va (本形態では第 1配線)の間に はスィッチ用 TFT： Q 12 (第 1スィッチ用トランジスタ）が配置されて 、る。 [0217] コンデンサ CIとコンデンサ C2が接続点 Aとソース配線 Sj (本形態では第 2配線）の 間には、スィッチ用 TFT: Q11 (第 2スィッチ用トランジスタ）が配置されている。
[0218] さらに、第 1の初期化構成として、接続点 Bと電位配線 Vb (第 3配線)の間に、スイツ チ用 TFT： Q3 (第 3スィッチ用トランジスタ）が配置されて 、る。
[0219] さらに、第 1の変化手段として、コンデンサ C2と並列にスィッチ用 TFT: Q13 (第 4ス イッチ用トランジスタ）が配置されて！、る。
[0220] この画素回路 Aijでは、駆動用 TFT: Q1,スィッチ用 TFT: Q2〜Q5は総て n型 TF
Tである。また、スィッチ用 TFT: Q11のゲート端子にはゲート配線 Giが接続され、ス イッチ用 TFT: Q12, Q13のゲート端子には制御配線 Wiが接続され、スィッチ用 TF
T: Q3のゲート端子には制御配線 Riが接続されて 、る。
[0221] 以下、この画素回路 Aijの動作を図 10のタイミングチャートを用いて説明する。
[0222] 図 10にこの画素回路 Aijの 1)制御配線 Ri、 2)制御配線 Wi、 3)ゲート配線 Gi、 4) ソース配線 ¾に供給される電圧のタイミングを示す。また、 5)〜7)の1^(1+ 1) , W(i
+ 1) , 0 (1+ 1)は次の画素八(1+ 1);1に対応する。
[0223] 本形態は第 2の駆動方法に対応するので、時間 0〜3tlは第 1期間に先行する初 期化期間となる。
[0224] この期間に制御配線 Riを GHとして、スィッチ用 TFT: Q3を ONさせ、接続点 Bの電 位を電位配線 Vbの電位 Vbとする。
[0225] なお、この電位 Vbは Va— Vth (max)より小さ!/、電位とする（Vth (max)は駆動用 T FT: Q1の閾値ばらつきのうち最悪の閾値電圧である）。
[0226] 次に時間 2tlで制御配線 Riを GLとして（あるいは、時間 tl力 制御配線 Riを GLと するやり方もありうる）、スィッチ用 TFT: Q3を OFFさせると同時に第 1期間となり、制 御配線 Wiを GHとし、スィッチ用 TFT: Q12, Q13を ONさせる。このことにより、電位 配線 Vaから駆動用 TFT: Q1のゲート端子へ電圧 Va (所定の電位)を印加する。また 、コンデンサ C2の両端の電位差 V0を 0に保持する。
[0227] その後、この駆動用 TFT: Q1のゲート端子電圧 Vaが保持されるので、駆動用 TFT ： Q1のソース端子電位は上昇し、接続点 Bの電位は Va— Vthへ向け変化する。そし て、その変化が概ね完了した後、制御配線 Wiを GLとしてスィッチ用 TFT: Q12, Q1 3を OFFさせる。
[0228] このことにより、コンデンサ C1に電位差 Vthが保持される。
[0229] その後の時間 16tl〜18tlが第 2期間であり、ゲート配線 Giと制御配線 Riを GHと する。
[0230] このことにより、スィッチ用 TFT: Q11, Q3が ONとなり、接続点 Aにはソース配線 Sj の電位 Vdaが供給され、接続点 Bには電位配線 Vbの電位 Vbが供給される。
[0231] この結果、コンデンサ C2に蓄えられる電圧 V0は 0から Vda— Vbに変化し、駆動用
TFT： Q 1のゲート'ソース間電圧は Vthから Vth + ( Vda— Vb)へ変化する。
[0232] したがって、駆動用 TFT: Q1のゲート'ソース間電圧は電圧 Vda— Vbが閾値 Vth 分補正された電圧となる。このため、選択期間にソース配線 ¾から供給されたデータ 電圧 Vdaと電位配線 Vbの電位 Vbの関係により、駆動用 TFT: Q1を流れる電流値 Id sを制御することができる。
[0233] 具体的には、データ電位 Vdaが電位配線電位 Vbより小さければ Idsは概ね 0である
。データ電位 Vdaが電位配線電位 Vbより大きければ、駆動用 TFT: Q1を流れる電 流値を Idsとし、
Ids= (W/L) μ -Co - (Vgs-Vth) 2
= (W/L) μ -Co - (Vth+ (Vda— Vb) -Vth) 2
= (W/L) μ -Co - (Vda— Vb) 2
となる。なお、 Wは駆動用 TFT: Qlのゲート幅、 Lは駆動用 TFT: Qlのゲート長、 μ は駆動用 TFT: Q1の移動度、 Coはゲート絶縁膜厚等により決まる定数である。また 、駆動用 TFT: Q1のドレイン 'ソース間電圧 Vdsがゲート'ソース間電圧 Vgs—Vthよ り充分大きくなるようにした場合である。
[0234] 図 9の構成では、 Vaは Vcomとほぼ同じ電圧とする。これは、接続点 Bの電圧が Va —Vthとなるので、この Va— Vthが Vcomより小さくなり、有機 ELに逆電圧が掛かる ようにするためである。
[0235] このように、図 9の画素回路を用いれば、駆動用 TFT: Q1を流れる電流値 Idsが閾 値 Vthに依らず、データ電位 Vdaと電位配線電位 Vbにより決められることが判る。
[0236] そこで、図 9の画素回路へ図 10の信号を供給しシミュレーションした結果を図 11に 示す。
[0237] このシミュレーションでは GL=— 5V、 GH = 30V、 Vcom= 15V、 Vp = 27V、 Va
= 15V、 Vb = 0V、 Vda = 0Vと 3V、 Cl = 500fF、 C2 = 500fFとして! /、る。
[0238] 電位 Vcは接続点 Aの電位、電位 Vdは接続点 Bの電位、電位 Vgは駆動用 TFT： Q 1のゲート端子電位、電流 Idsは駆動用 TFT: Q1のドレイン 'ソース間を流れる電流 である。
[0239] Vc (l)、 Vd (l)、 Vg (l)、Ids (l)は駆動用 TFT: Q1の閾値 Vthが最良、移動度 が最良に対応する。 Vc (2)、 Vd (2)、 Vg (2)、 Ids (2)は駆動用 TFT: Q1の閾値 Vt hが最悪、移動度 が最悪に対応する。
[0240] そのシミュレーション結果によると電流 Ids (1) 1. 2 μ Α, Ids (2) = - 1. Ο μ Α となり、ほぼ駆動用 TFT: Q1の移動度 のばらつきに対応した値となる。このような ばらつきで済むのは、駆動用 TFT: Q1の閾値 Vthのばらつきが補償された結果と思 われる。
[0241] (実施の形態 4)
本実施の形態 4でも、本発明の手段を用いて、第 2の駆動方法と、第 1の初期化構 成、第 2の変化手段を用いた表示装置について説明する。
[0242] 本実施の形態の表示装置 1は、実施の形態 1の表示装置 1と同じブロック構成なの で、ここではその説明は省略する。
[0243] また、本実施の形態 4で用いる画素回路構成を図 12に示す。
[0244] すなわち、この画素回路は図 9の画素回路力もスィッチ用 TFT: Q13 (第 4スィッチ 用トランジスタ)を外した構成である。
[0245] Vb、 Gi、 Q3によって初期化部が構成され、
Va、 Wi、 Q12、 Cl、 C2によって閾値補正部が構成され、
Gi、 Sj、 Vb、 Ql l、 Q3、 C2によって信号制御部が構成されている。
[0246] ここでは、 Vaが閾値補正用電圧であり、 Vdaが信号制御用電圧である。
[0247] 電位配線 Vaが第 1配線であり、ソース配線 ¾が第 2配線であり、電位配線 Vbが第 3 配線である。
[0248] この形態では、制御配線 1本 (Ri)を省 、て、ゲート配線 Giをゲート'ソース間電圧 V gsの制御に利用している。
[0249] 本構成は、第 1期間および第 2期間を通してコンデンサ C2に蓄えられる電圧 VOを
0以外に設定することができるようにする構成の一例である。
[0250] 以下、この画素回路 Aijの動作を図 13のタイミングチャートを用いて説明する。
[0251] 図 13にこの画素回路 Aijの 1)ゲート配線 Gi、 2)制御配線 Wi、 3)ソース配線 S 供給される電圧のタイミングを示す。また、 4)〜5)の0 (1+ 1) , W(i+ 1)は次の画素
A (i+ l)jに対応する。
[0252] 本形態は第 2の駆動方法に対応するので、時間 0〜2tlは第 1期間に先行する初 期化期間となる。時間 2tl〜12tlが第 1期間である。
[0253] この期間にゲート配線 Giを GHとして、スィッチ用 TFT: Q3, Q11を ONさせ、接続 点 Bの電位を電位配線 Vbの電位 Vbとし、ソース配線 Sj力も初期化電圧 Vpcを供給 する。また、制御配線 Wiを GHとして、スィッチ用 TFT: Q12を ONさせる。このことに より、電位配線 Vaカゝら駆動用 TFT: Q1のゲート端子へ電圧 Va (所定の電位)を印加 する。
[0254] なお、この電位 Vbは、
Vb<Va-Vth (max)
を満たすように設定する。あるいは、 Vcomより小さい電位とする（Vth(max)は駆動 用 TFT: Q1の閾値ばらつきのうち最悪の閾値電圧である）。このことにより、コンデン サ C2の両端の電位差 VOは Vpc— Vbとなる。
[0255] なお、ここでは、
コンデンサ C2の容量》コンデンサ C 1の容量
と仮定して、コンデンサ C1の電位差が大きく変化してもコンデンサ C2の電位差はあ まり変化しないと仮定している。つまり、「初期化期間」で設定したコンデンサ C2の電 位差が「第 1期間」でも保持されるとみなす。この構成では、データ電圧 Vda設定時で も TFT: Q3を ONさせるので、 Vpcは概ね Vda (暗表示側）の電圧とすることが好まし い。
[0256] また、 Vpcは Vdaの電圧振幅の範囲であり、 Vdaが 0〜5Vなら、 Vpcは OVとすれば よい。 [0257] その後、時間 2tl〜： L ltlでゲート配線 Giを GLとして、スィッチ用 TFT: Q3, Q11 を OFFさせ、制御配線 Wiは GHのままとし、スィッチ用 TFT: Q12を ONさせておく。
[0258] このこと〖こより、電位配線 Vaカゝら駆動用 TFT: Q1のゲート端子へ与えた電圧 Vaが 維持される。
[0259] そして、駆動用 TFT: Q1のソース端子電位は上昇し、接続点 Bの電位は Va— Vth へ向け変化する。そして、その変化が概ね完了した後、制御配線 Wiを GLとしてスィ ツチ用 TFT： Q 12を OFFさせる。
[0260] この場合、コンデンサ C1に保持される電位差とコンデンサ C2に保持される電位差 との和は Vthである。そして、
コンデンサ C2の容量》コンデンサ C 1の容量
との仮定により、コンデンサ C2の電位差は余り変化しな力つたと仮定すれば、 コンデンサ C2に保持される電位差 Vpc Vb
コンデンサ C1に保持される電位差 Vth— (Vpc— Vb)
となる。なお、なかでも特に、
Vpc=Vb
であれば、コンデンサ C1に電位差 Vthが保持されることになる。
[0261] その後の時間 12tl〜15tlが第 2期間であり、ゲート配線 Giを GHとする。
[0262] このことにより、スィッチ用 TFT: Q11, Q3が ONとなり、接続点 Aにはソース配線 Sj の電位 Vdaが供給され、接続点 Bには電位配線 Vbの電位 Vbが供給される。
[0263] この結果、コンデンサ C2に蓄えられる電圧は Vda— Vbに変化し、駆動用 TFT: Q1 のゲート ·ソース間電圧は Vthから Vth+ (Vda— Vpc)へ変化する。
[0264] コンデンサ C2の電圧を設定するためには、その両端に電圧を掛けなければならな いので、そのためには、 TFT: Q11)、 Q3のゲート端子がともにゲート配線 Giに繋が つて 、るように構成すればょ 、。
[0265] このように、図 12の画素回路を用いれば、駆動用 TFT: Q1を流れる電流値 Idsが 閾値 Vthに依らず、データ電位 Vdaと初期化電圧 Vpcにより決められることが判る。
[0266] 図 12の構成については、図 9の構成と同様であり、 Vaは Vcomとほぼ同じ電圧とす る。これは、接続点 Bの電圧が Va— Vthとなるので、この Va— Vthが Vcomより小さく なり、有機 ELに逆電圧が掛カるようにするためである。
[0267] このように、本発明の手段を用いれば、従来技術で示した図 14の例と異なり、駆動 用トランジスタと電気光学素子の間にスィッチ用トランジスタが配置されな ヽので、そ のスィッチ用トランジスタの電圧ドロップによる消費電力の増大が回避できる。
[0268] 特に、アモルファスシリコンを用いてスィッチ用トランジスタを構成する場合、そのス イッチ用トランジスタのサイズが大きくなるので、そのスィッチ用トランジスタを不要とす ることで、ボトムェミッション構成では開口率を大きくできる。また、トップェミッション構 成では高精細化できる。
[0269] また、電源配線と共通電極に供給すべき電圧がともに DC電圧なので、従来技術で 示した図 15の例と異なり、電源配線と共通電極を直接 DC電源へ繋げる。そのため、 電源配線と DC電源との間にスィッチを配置する必要がな!、。
[0270] これは、 CGシリコン TFTやポリシリコン TFTを用いた基板では、外付けスィッチが 必要なくなり、ドライバ回路を CGシリコン TFTやポリシリコン TFTで作成可能となり、 表示装置のコスト低減に繋がる。
[0271] また、アモルファスシリコン TFTを用いた基板では、そのスィッチをドライバ IC内に 取り込む必要がな!、ので、ドライバ ICのコスト低減を通して表示装置のコスト低減に 繋がる。
[0272] また、選択期間とは無関係に駆動用トランジスタの閾値補償を確保できるという効 果も奏する。
[0273] このように、本発明の手段を用いた効果は明らかである。
[0274] なお、本形態でも、他の実施の形態同様、ソース配線はデータ信号 Vda供給用とし て、 Vpcは別の配線カゝら供給してもよい。その場合、接続点 Aと Vpc用配線の間に T FTを配置する必要がある。逆に、実施の形態 1〜3でも、本形態のように、ソース配 線 ¾から接続点 Aの電圧を制御することは可能である。
[0275] なお、本発明に係る表示装置は、上記の構成に加えて、上記駆動用トランジスタの ゲート端子と接続点 Bの間に第 1コンデンサと第 2コンデンサとがこの順番で直列に 接続され、上記駆動用トランジスタのゲート端子と第 1配線の間に第 1スィッチ用トラン ジスタが配置され、上記第 1コンデンサと第 2コンデンサの接続点を接続点 Aとし、上 記接続点 Aと第 2配線の間に第 2スィッチ用トランジスタが配置されて ヽることが好ま しい。
[0276] 上記の構成により、この閾値電圧 Vthまたはそれに対応する電圧を第 1コンデンサ または第 2コンデンサのうち一方のコンデンサへ保持させ、もう一方のコンデンサへ保 持させた電圧を変化させる。このことにより、駆動用トランジスタが所望の電流値を流 すよう、駆動用トランジスタのゲート'ソース間電圧 Vgsを制御できる。その結果、駆動 用トランジスタの閾値電圧 Vthに依らず、駆動用トランジスタ力 電気光学素子へ流 れる電流を所望の値とできる。したがって、上記の構成による効果にカ卩えて、簡素な 構成で、電気光学素子へ流れる電流を制御できるという効果を奏する。
[0277] また、本発明に係る表示装置は、上記の構成に加えて、第 1期間で上記第 1配線か ら上記駆動用トランジスタのゲート端子へ、上記画像信号としてのデータ電圧が印加 されるとともに、上記第 2配線力 上記接続点 Aへ所定の補助電位が印加され、上記 第 1期間に続く第 2期間で上記接続点 Aの上記所定の電位が維持され、上記第 2期 間に続く第 3期間で上記駆動用トランジスタのゲート端子電位が、上記閾値電圧 Vth に上記データ電圧が加味された電位へと変化することが好ましい。
[0278] 上記の構成により、例えば図 1または図 6に示すような構成とし、第 1期間において 、駆動用トランジスタのゲート端子へ第 1配線から、上記画像信号としてのデータ電 圧 Vdaを与える。そして、第 1期間および第 2期間を通して、第 2スィッチ用トランジス タを通して、第 2配線カゝら上記接続点 Aへ所定の補助電位を与え続ける。このこと〖こ より、第 1コンデンサの他方端子電位がこの所定の補助電位に固定され、駆動用トラ ンジスタのゲート端子へデータ電圧が保持できる。したがって、上記の構成による効 果に加えて、第 1期間と第 2期間とを通して、駆動用トランジスタの閾値補償ができ、 充分な補償期間を取って、電気光学素子へ流れる電流を制御できるという効果を奏 する。
[0279] また、本発明に係る表示装置は、上記の構成に加えて、第 1期間で上記第 1配線か ら上記駆動用トランジスタのゲート端子へ所定の補助電位が印加され、上記第 1期間 に続く第 2期間で上記第 2配線から上記接続点 Aへ、上記画像信号としてのデータ 電圧が印加され、上記駆動用トランジスタのゲート端子電位が、上記閾値 Vthに上記 データ電圧が加味された電位へと変化することが好ましい。
[0280] 上記の構成により、例えば図 9または図 12に示すような構成とし、第 1期間において 、駆動用トランジスタのゲート端子へ第 1配線力も所定の補助電位 Vaを与える。この ことにより、第 1期間の終わりには、接続点 Bの電位は Va— Vthとできる。第 2期間で は、第 2配線カゝら接続点 Aへ、上記画像信号としてのデータ電圧 Vdaを印加し、第 2 コンデンサの保持電圧を、データ電圧 Vdaに対応した電圧へ変化させる。このこと〖こ より、第 2配線から与えたデータ電圧 Vdaにより、駆動用トランジスタのゲート'ソース 間電圧 Vgsを制御できる。したがって、上記の構成による効果に加えて、第 1期間を 通して、駆動用トランジスタの閾値補償ができ、充分な補償期間を取って、電気光学 素子へ流れる電流を制御できると!、う効果を奏する。
[0281] また、本発明に係る表示装置は、上記の構成に加えて、上記接続点 Bと第 3配線と の間に第 3スィッチ用トランジスタが配置されたことが好ま 、。
[0282] 上記の構成により、例えば図 1、図 9または図 12に示すような構成とし、第 3スィッチ 用トランジスタを ON状態とすることで、上記接続点 Bの電位を第 3配線の電位 Vbとで きる。したがって、上記の構成による効果に加えて、接続点 Bの電位を容易に設定で き簡素な構成で、電気光学素子へ流れる電流を制御できると!ヽぅ効果を奏する。
[0283] また、本発明に係る表示装置は、上記の構成にカ卩えて、上記第 2配線の電位が変 化することが好ましい。
[0284] 上記の構成により、例えば図 6に示すような構成とし、第 2スィッチ用トランジスタが ON状態のとき、第 2配線の電位を変化させ、第 2配線に繋がる接続点 Aの電位を変 化させる。このこと〖こより、第 2コンデンサを通し、接続点 Bの電位を変化させることが できる。したがって、上記の構成による効果に加えて、簡素な構成で、電気光学素子 へ流れる電流を制御できると 、う効果を奏する。
[0285] また、本発明に係る表示装置は、上記の構成にカ卩えて、上記第 1コンデンサまたは 第 2コンデンサと並行して第 4スィッチ用トランジスタが配置されていることが好ましい
[0286] 上記の構成により、例えば図 1、図 6または図 9に示すような構成とし、第 4スィッチ 用トランジスタが配置されたほうのコンデンサ（第 1コンデンサまたは第 2コンデンサ） の両端の電位差をー且ゼロにして、そこへ画像信号としてのデータ電圧を印加すれ ば、そのデータ電圧を上記閾値電圧 Vthに加味した電圧へと、上記駆動用トランジス タのゲート端子電位を変化させることができる。したがって、上記の構成による効果に 加えて、簡素な構成で、電気光学素子へ流れる電流を制御できるという効果を奏す る。
[0287] また、本発明に係る表示装置は、上記の構成に加えて、上記接続点 Aと第 2配線の 間に第 2スィッチ用トランジスタを配置し、上記接続点 Bと第3配線の間に第 3スィッチ 用トランジスタを配置されて 、ることが好ま 、。
[0288] 上記の構成により、例えば図 9や図 12に示すような構成とし、上記駆動用トランジス タのゲート端子と第 1配線の間にある第 1スィッチ用トランジスタを OFF状態とし、接 続点 Aと第 2配線の間にある第 2スィッチ用トランジスタと、接続点 Bと第 3配線の間に ある第 3スィッチ用トランジスタを ON状態とする。この結果、接続点 Aへ第 2配線の電 位 (Vdaとする）を与え、接続点 Bへ第 3配線の電位 (Vbとする）を与えることができ、 第 2コンデンサの両端の電位差を Vda—Vbとできる。そこで、第 2配線から与える電 位 Vdaを制御することで、駆動用トランジスタのゲート ·ソース間電圧 Vgsを制御でき る。したがって、上記の構成による効果に加えて、簡素な構成で、電気光学素子へ流 れる電流を制御できると 、う効果を奏する。
[0289] 以上のように、本発明に係る表示装置は、上記駆動用トランジスタと上記電気光学 素子との接続点を接続点 Bとし、上記電気光学素子の 2つの端子のうち、上記接続 点 Bと反対側の端子の電位を Vcomと称し、上記駆動用トランジスタの閾値電圧を Vt hと称するとき、 Vcomを一定とし、上記接続点 Bが上記電気光学素子の陽極に繋が つて 、る場合は該接続点 Bの電位 Vsを Vcom— Vthより小さく設定し、上記接続点 B が上記電気光学素子の陰極に繋がっている場合は該接続点 Bの電位 Vsを Vcom— Vthより大きく設定する初期化を行う初期化部と、上記初期化がなされた状態で、上 記駆動用トランジスタのゲートに閾値補正用電圧を印加することで、上記駆動用トラ ンジスタのゲート ·ソース間電圧 Vgsを Vthに変化させる閾値補正を行う閾値補正部 と、上記閾値補正がなされた状態で、上記駆動用トランジスタのゲートに信号制御用 電圧を印加することで、上記 Vgsを、上記 Vthと、画像信号に応じた電圧値との和で 表される値に変化させる信号制御を行う信号制御部とを備えた構成である。
[0290] また、本発明に係る表示装置は、上記駆動用トランジスタと電気光学素子の接続点 を接続点 Bとし、上記駆動用トランジスタのゲート端子と接続点 Bの間に第 1コンデン サと第 2コンデンサとがこの順番で直列に接続され、上記駆動用トランジスタのゲート 端子と第 1配線の間に第 1スィッチ用トランジスタが配置され、上記第 1コンデンサと 第 2コンデンサの接続点を接続点 Aとし、上記接続点 Aと第 2配線の間に第 2スィッチ 用トランジスタが配置された構成である。
[0291] これにより、電源配線の電位を変化させることなく駆動用トランジスタの閾値補償を 可能とし、電源配線と電圧源との間のスィッチを不要として表示装置の製造コストを 抑えることができると 、う効果を奏する。
[0292] また、選択期間とは無関係に駆動用トランジスタの閾値補償を確保できるという効 果も奏する。
[0293] 本発明は上述した実施形態に限定されるものではなぐ請求項に示した範囲で種 々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段 を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 産業上の利用の可能性
[0294] 有機 ELや EP等の電気光学素子を用いた表示装置のような用途にも適用できる。

Claims

請求の範囲
[1] 電源配線と共通電極との間に駆動用トランジスタと電気光学素子とが直接接続され
、画像信号に応じた電流を該電気光学素子に流して画像を表示する表示装置にお いて、
上記駆動用トランジスタと上記電気光学素子との接続点を接続点 Bとし、 上記電気光学素子の 2つの端子のうち、上記接続点 Bと反対側の端子の電位を Vc omと称し、
上記駆動用トランジスタの閾値電圧を Vthと称するとき、
Vcomを一定とし、上記接続点 Bが上記電気光学素子の陽極に繋がっている場合 は該接続点 Bの電位 Vsを Vcomより小さく設定し、上記接続点 Bが上記電気光学素 子の陰極に繋がっている場合は該接続点 Bの電位 Vsを Vcomより大きく設定する初 期化を行う初期化部と、
上記初期化がなされた状態で、上記駆動用トランジスタのゲートに閾値補正用電圧 を印加することで、上記駆動用トランジスタのゲート'ソース間電圧 Vgsを Vthに変化 させる閾値補正を行う閾値補正部と、
上記閾値補正がなされた状態で、上記駆動用トランジスタのゲートに信号制御用電 圧を印加することで、上記 Vgsを、上記 Vthと、画像信号に応じた電圧値との和で表 される値に変化させる信号制御を行う信号制御部とを備えたことを特徴とする表示装 置。
[2] 上記駆動用トランジスタのゲート端子と接続点 Bの間に第 1コンデンサと第 2コンデ ンサとがこの順番で直列に接続され、
上記駆動用トランジスタのゲート端子と第 1配線の間に第 1スィッチ用トランジスタが 配置され、
上記第 1コンデンサと第 2コンデンサの接続点を接続点 Aとし、上記接続点 Aと第 2 配線の間に第 2スィッチ用トランジスタが配置されたことを特徴とする請求項 1に記載 の表示装置。
[3] 電源配線と共通電極との間に駆動用トランジスタと電気光学素子とが直接接続され 、画像信号に応じた電流を該電気光学素子に流して画像を表示する表示装置にお いて、
上記駆動用トランジスタと電気光学素子の接続点を接続点 Bとし、上記駆動用トラ ンジスタのゲート端子と接続点 Bの間に第 1コンデンサと第 2コンデンサとがこの順番 で直列に接続され、
上記駆動用トランジスタのゲート端子と第 1配線の間に第 1スィッチ用トランジスタが 配置され、
上記第 1コンデンサと第 2コンデンサの接続点を接続点 Aとし、上記接続点 Aと第 2 配線の間に第 2スィッチ用トランジスタが配置されたことを特徴とする表示装置。
[4] 第 1期間で上記第 1配線力 上記駆動用トランジスタのゲート端子へ、上記画像信 号としてのデータ電圧が印加されるとともに、上記第 2配線から上記接続点 Aへ所定 の補助電位が印加され、
上記第 1期間に続く第 2期間で上記接続点 Aの上記所定の電位が維持され、 上記第 2期間に続く第 3期間で上記駆動用トランジスタのゲート端子電位が、上記 閾値電圧 Vthに上記データ電圧が加味された電位へと変化することを特徴とする請 求項 2または 3に記載の表示装置。
[5] 第 1期間で上記第 1配線力 上記駆動用トランジスタのゲート端子へ所定の補助電 位が印加され、
上記第 1期間に続く第 2期間で上記第 2配線から上記接続点 Aへ、上記画像信号と してのデータ電圧が印加され、上記駆動用トランジスタのゲート端子電位が、上記閾 値 Vthに上記データ電圧が加味された電位へと変化することを特徴とする請求項 2ま たは 3に記載の表示装置。
[6] 上記接続点 Bと第 3配線との間に第 3スィッチ用トランジスタが配置されたことを特徴 とする請求項 2または 3に記載の表示装置。
[7] 上記第 2配線の電位が変化することを特徴とする請求項 2または 3に記載の表示装 置。
[8] 上記第 1コンデンサまたは第 2コンデンサと並行して第 4スィッチ用トランジスタが配 置されたことを特徴とする請求項 2または 3に記載の表示装置。
[9] 上記接続点 Aと第 2配線の間に第 2スィッチ用トランジスタを配置し、上記接続点 B と第 3配線の間に第 3スィッチ用トランジスタを配置したことを特徴とする請求項 2また は 3に記載の表示装置。
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