TWI756971B - 記憶體裝置以及其讀取方法 - Google Patents

Abstract

記憶體裝置以及其讀取方法被提出。記憶體的讀取方法包括：讀取記憶胞陣列，藉以獲得頁資料；區分頁資料為多個塊資料；依序針對各塊資料執行第一錯誤糾正動作以分別產生多個糾正後塊資料；針對頁資料執行第二錯誤糾正動作以產生糾正後頁資料；以及，參照一指示信號以輸出糾正後塊資料或頁資料。

Description

記憶體裝置以及其讀取方法

本發明是有關於一種記憶體裝置以及其讀取方法，且特別是有關於一種可提升讀取速率的記憶體裝置以及其讀取方法。

在習知的技術領域，在非揮發性記憶體的讀取動作中，讀取動作的表現度的瓶頸，常限制在所需執行的錯誤糾正動作所耗去的時間。在理論上，在習知技術中，為降低讀取動作所需的時間，可執行連續多個記憶頁的讀取動作，並在前一記憶頁的頁資料被讀出後，透過預先獲得下一個頁位址的方式，可加速讀續動作的進行。

然而，在具有複雜機制的多個位元的錯誤糾正動作被應用在記憶體裝置中後，每一次的錯誤糾正動作所需要的時間變得無法預期的長。也因此，針對記憶體所進行的多個連續記憶頁的讀取動作，所需要耗去的讀取時間往往耗費以執行錯誤糾正動作，使讀取動作的效率無法被提升。

本發明提供一種記憶體的讀取方法，可提升讀取速率。

本發明的記憶體的讀取方法包括：讀取記憶胞陣列，藉以獲得頁資料；區分頁資料為多個塊資料；依序針對各塊資料執行第一錯誤糾正動作以分別產生多個糾正後塊資料；針對頁資料執行第二錯誤糾正動作以產生糾正後頁資料；以及，參照一指示信號以輸出糾正後塊資料。

本發明的記憶體裝置包括記憶胞陣列、頁緩衝器、資料暫存器、第一錯誤糾正電路、第二錯誤糾正電路、控制邏輯以及傳輸介面。頁緩衝器耦接記憶胞陣列。頁緩衝器儲存頁資料，其中頁資料被區分為多個塊資料。資料暫存器用以暫存塊資料。第一錯誤糾正電路耦接資料暫存器，依序針對各塊資料執行第一錯誤糾正動作以分別產生多個糾正後塊資料。第二錯誤糾正電路耦接資料暫存器，針對頁資料執行第二錯誤糾正動作以產生糾正後頁資料。控制邏輯耦接第一錯誤糾正電路以及第二錯誤糾正電路，用以控制第一錯誤糾正電路以及第二錯誤糾正電路以分別執行的一錯誤糾正動以及第二錯誤糾正動作。傳輸介面耦接資料暫存器以透過參考指示信號來輸出糾正後塊資料。

基於上述，本發明透過使頁資料分為多個尺寸相對小的塊資料。並依序針對塊資料執行具有相對快速度的錯誤糾正動作（第一錯誤糾正動作），連續的糾正後塊資料可以被立刻讀出直到出現無法被糾正的塊資料。第二錯誤糾正動作可以干預並取代執行接下來的讀出資料的錯誤糾正動作。如此一來，透過所執行的錯誤糾正動作具有不多的糾錯位元數，可降低執行錯誤糾正動作所需的時間，並藉以提升記憶體的讀取速率。進一步的，若糾正後塊資料並非正確，相對慢的錯誤糾正動作（第二錯誤糾正動作）所產生的糾正後頁資料可以提供以作為讀出資料。記憶體裝置的讀出操作的正確度可以被確保。

請參照圖1，圖1繪示本發明一實施例的記憶體的讀取方法的流程圖。在步驟S110中，對一記憶胞陣列執行一讀取動作，並由記憶胞陣列中讀出一頁資料。其中，步驟S110中的讀取動作，可以針對記憶胞陣列中的一個記憶頁（memory page）來進行，並藉以讀取一個頁資料。細節上，可預先產生一頁位址，並依據頁位址來由記憶胞陣列中選出一選中記憶頁，並針對選中記憶頁進行讀取動作。選中記憶頁所傳出的資料可透過感測放大器（sense amplifier）進行感測動作，以產生上述的頁資料。在本實施例中，頁資料例如具有2K或4K個位元組（byte）。

接著，在步驟S120中，將所讀出的頁資料區分為多個塊（chunk）資料。在本實施例中，可將頁資料均分多個具有相對小尺寸的塊資料。在本實施例中，各個塊資料例如具有256個位元組。以頁資料具有2K位元組為範例，步驟S120中可區分一頁資料為8個塊資料，以頁資料具有4K位元組為範例，步驟S120中則可區分一頁資料為16個塊資料。

在步驟S130中，則依序針對各個塊資料與對應的奇偶校驗資料（parity data）執行第一錯誤糾正（error correction code, ECC）動作，並分別產生多個糾正後塊資料。在本實施例中，基於步驟S130中所執行的錯誤糾正動作，是針對具有較小尺寸的塊資料來進行的，因此單一塊資料中所可能發生的錯誤位元數可能不多。也因此，本發明實施例中，步驟S130中可以針對各個塊資料執行具有小糾錯位元數（例如1個位元）的錯誤糾正動作，並藉以減低執行錯誤糾正動作中所需要的時間。

在本實施例中，步驟S130中的第一錯誤糾正動作可以依據漢明碼（Hamming code）的方式來實施，或其他為本領域具通常知識者的糾錯碼及其演算法來實施，沒有固定的限制。

步驟S140則在當第一錯誤糾正動作發生錯誤時，針對頁資料執行第二錯誤糾正動作以產生糾正後頁資料。在本實施例中，針對塊資料所執行的第一錯誤糾正動作的速度，快於針對頁資料所執行的第二錯誤糾正動作的速度。此外，第一錯誤糾正動作的能力，則低於的二錯誤糾正動作的能力。例如，第二錯誤糾正動作可以依據BCH碼、RS碼或低密度奇偶檢查碼（Low-density parity-check code, LDPC code）的演算方式來執行。

在步驟S150中，糾正後頁資料以及糾正後塊資料的其中之一可以透過參照指示信號，被輸出以產生記憶體的讀出資料。在細節上，若所有的糾正後塊資料都是正確的，各個塊資料可以被立刻輸出以產生讀出資料。例如，第一塊資料（塊0）可以首先被糾正，在當第一糾正後塊資料被輸出時，第二塊資料（塊1）可以同時被糾正。如此一來，多個糾正後塊資料可以連續被輸出而沒有延遲。相反的，若第一個無法被糾正塊資料出現時，則變更選擇糾正後頁資料以作為讀出資料。另外，記憶體可產生指示信號來指示讀出資料是否已備妥。讀出資料可基於指示信號以被送出。

在此，步驟S130以及S140可以同時被執行，或者也可以依序被執行。且上述的指示信號可以是獨立的信號。

以下請參照圖2，圖2繪示本發明實施例的記憶體的讀取方法的動作示意圖。其中，記憶胞陣列210具有多個記憶頁PG0~PGn+1。在進行讀取動作時，可設定其中的記憶頁PGn為選中記憶頁，並針對選中記憶頁（記憶頁PGn）進行資料讀取以及感測動作，並藉以獲得記憶頁PGn中所儲存的頁資料。在本實施例中，頁資料可以暫存於頁緩衝器220中。而頁緩衝器220中所儲存的頁資料，則可以被分割為多個塊資料CH0~CH3。

塊資料CH0~CH3可以依序被提供以執行錯誤糾正動作，並依序產生糾正後塊資料CCH0~CCH3。糾正後塊資料CCH0~CCH3可被傳送至傳輸介面230，以傳出由糾正後塊資料CCH0~CCH3所組成的糾正後頁資料，以作為讀出資料。

在本實施例中，記憶胞陣列210可以為非揮發性記憶胞陣列，例如快閃記憶胞陣列。

當然，圖2中將單一頁資料分割出的四個塊資料CH0~CH3僅只是說明用的範例，本發明其他實施例中的塊資料的數量可以由設計者自行決定，並沒有一定的限制。

以下請參照圖3A以及圖3B，圖3A以及圖3B繪示本發明另一實施例的記憶體的讀取方法的流程圖。在步驟S310中，讀取動作被執行，並在步驟S320中，藉由感測放大器的感測動作，來感測出一記憶頁（例如第N個記憶頁）中的頁資料。步驟S330中，則使頁資料被閂鎖在例如頁緩衝器310的資料儲存元件中。步驟S340中，則使頁資料被轉移至第一快取320中，並在步驟S350中，使被選中頁位址被變更至下一個頁位址。其中，在第一快取320中，頁資料可以被分為多個塊資料CH0~CH5。

接著，在步驟S361中，則依序使塊資料CH0~CH5的其中之一執行一錯誤糾正（ECC）動作，並在當每一塊資料CH0~CH5的ECC動作的過程中，判斷是否可以透過1位元的ECC動作來完成每一塊資料CH0~CH5的錯誤糾正動作（步驟S371），若判斷結果為是，則執行步驟S381；相對的，若判斷結果為否，則執行步驟S372。在此，步驟S361中執行的ECC動作的錯誤糾正位元數是1。

值得注意的，在本實施例中，步驟S362並同時針對頁緩衝器310中所儲存的頁資料執行另一ECC動作，而步驟S362中的ECC動作可以針對頁資料中多個位元的錯誤進行糾正。

當步驟S371中，發現有任一塊資料中的錯誤位元數超過一位元時，而無法透過步驟S361中的ECC動作完成錯誤糾正時，則可透過執行步驟S372，以針對頁資料中的多個錯誤位元執行錯誤糾正的動作。

透過步驟S381，可以依序獲得對應塊資料的多個糾正後塊資料，並據以獲得糾正後頁資料。而透過步驟S372，則可以直接獲得糾正後頁資料。而在步驟S390中，則可以將步驟S381中所獲得的糾正後塊資料，轉移至第二快取330中。並且，在步驟S390後，則改選中下一個塊資料（步驟S3100）並重新執行步驟S340。

在步驟S390中，也可將步驟S372中所獲得的糾正後頁資料轉移至第二快取330。並在步驟S3110中，透過讀出第二快取330中的糾正後頁資料至傳輸介面340來傳送出讀出資料。

為了加快讀取動作的速率，在當步驟S340完成將頁資料轉移至第一快取320中，步驟S350可使選中的頁位址變更至下一個頁位址，並透過步驟S320以執行下一個頁位址的記憶頁（例如第N+1個記憶頁，或主機預先設置的記憶頁）的頁資料執行讀取及感測動作，並使第N+1個記憶頁的頁資料被儲存至頁緩衝器310中。

此外，本發明實施例中，步驟S361以及步驟S362鎖分別執行的不同的ECC動作，可以同時進行，或也可以在步驟S371的判斷結果發生否的狀態下，方啟動步驟S362的進行。沒有一定的限制。

附帶一提的，步驟S361的ECC動作可以依據漢明碼（Hamming）的演算方式來進行，而步驟S362的ECC動作則可以依據BCH碼、RS碼或低密度奇偶檢查碼（Low-density parity-check code, LDPC code）的演算方式來執行。請特別注意的，步驟S361的ECC動作的操作速度總是快於步驟S362的ECC動作的操作速度。

在此請注意，步驟S3110中，記憶體所送出的讀出資料是參照指示信號來進行的。指示信號的產生是依據讀出資料是否備妥來進行的。如此一來，資料接收器（例如主機）可正確的獲得讀出資料而不會產生資料漏失。

以下請參照圖4，圖4繪示本發明一實施例的記憶體裝置的示意圖。記憶體裝置400包括記憶胞陣列410、頁緩衝器420、第一錯誤糾正碼（ECC）電路431、第二ECC電路432、資料暫存器440、控制邏輯450、暫存器460以及傳輸介面470。記憶胞陣列410具有多個記憶頁，並耦接至頁緩衝器420。在針對記憶胞陣列410進行讀取動作時，可選中記憶胞陣列410中的一記憶頁進行讀取，並將讀出的頁資料暫存於頁緩衝器420中。其中，頁資料可以被區分為多個塊資料。

資料暫存器440耦接至頁緩衝器420。資料暫存器440中具有第一快取441以及第二快取442。頁緩衝器420中的頁資料可先被轉存至第一快取441。並且，第一ECC電路431可針對第一快取441中的每一塊資料，依序的執行ECC動作，並依序產生多個糾正後塊資料。而每一糾正後塊資料則可依序的被儲存至第二快取442中。

在另一方面，當第一個無法被糾正的塊資料發生時，可透過第二ECC電路432來執行錯誤糾正動作。在此方法下，剩餘未被糾正的塊資料可通過糾正後頁資料來完成錯誤糾正動作並進行輸出。在本實施例中，第一ECC電路431的糾錯能力低於第二ECC電路432的糾錯能力。例如，第一ECC電路431的糾錯位元數可以為1位元，第二ECC電路432的糾錯位元數可以為大於1的多個位元。另一方面，作用在各個塊資料上的ECC動作的速度，則快於作用在頁資料上的ECC動作的速度。

控制邏輯450耦接至記憶胞陣列410、頁緩衝器420、資料暫存器440、第一ECC電路431以及第二ECC電路432。控制邏輯450可用以執行記憶胞陣列410的資料存取動作。控制邏輯450並可用以控制第一快取441中塊資料的轉移動作，以及控制第一ECC電路431以及第二ECC電路432的啟動時間點。

在部分實施例中，記憶體裝置400可更包括第三ECC電路433。第三ECC電路433耦接在控制邏輯450以及資料暫存器440間。第三ECC電路433可對頁資料執行另一ECC動作。其中第三ECC電路433可以第二ECC電路糾正更多的位元。

本實施例中，控制邏輯450可用以執行圖3所繪示的動作流程，相關細節可參照圖3實施例的說明內容。

控制邏輯450並耦接至暫存器460。暫存器460提供控制邏輯450在執行各種動作程序中的暫存資料的存取。控制邏輯450以及暫存器460並耦接至傳輸介面470。傳輸介面470收發資料或命令信號I/O，接收時脈信號CLK，傳收晶片選擇信號CS#以及傳送資料擷取信號DQS。

傳輸介面470作為記憶體裝置400對外部電子裝置間的信號溝通介面。傳輸介面470可以為並列的傳輸介面；可以是串列的傳輸介面；或也可以是並列串列共存的傳輸介面。值得注意的，本發明實施例中，記憶體裝置400的傳輸介面，在傳輸協定上，並沒有特定的限制。在本實施例中，晶片選擇信號CS#以及資料擷取信號DQS的其中之一可選擇以作為指示信號。傳輸介面470可告知外部電子裝置以接收讀出資料。指示信號可以由控制邏輯450以依據讀出資料是否已備妥來產生。在部分實施例中，傳輸介面470可提供晶片選擇信號CS#以及資料擷取信號DQS以外的中斷信號RDY/BY#來作為指示信號。

以下請參照圖5A至圖7C，圖5A至圖7C分別繪示本發明不同實施例的記憶體裝置的讀取動作的波形圖。在圖5A至圖7C中，記憶體裝置可依據時脈信號SLCK來執行工作。

在圖5A至圖5C中，資料擷取信號DQS被選擇以作為指示信號資料。並且，資料讀取命令RD以及對應的位址資訊Addr可以由主機透過資料或命令信號IO[7:0]被傳送至記憶體裝置。在第一頁的讀出資料DP1，資料擷取信號DQS被維持為靜態的狀態。在延遲時間t1，操作於讀出資料DP1的ECC動作完成後，資料擷取信號DQS被啟動並開始在邏輯高、低準位間轉態。主機可對應資料擷取信號DQS來獲得讀出資料DP1。

在圖5B中，第二頁至第n頁的讀出資料DP2-DPn可連續被讀出。由於讀出資料DP2-DPn可由僅需短的錯誤糾正時間的糾正後塊資料來獲得，讀出資料DP2-DPn可在沒有延遲時間的情況下被送出。資料擷取信號DQS可以持續轉態。

在圖5C中，讀出資料DPn+1被送出，資料擷取信號DQS在當有無法被糾正的塊資料發生時可以被維持在低準位，直到針對頁資料所執行的錯誤糾正動作完成。在這個頁資料中，一但針對頁資料的錯誤糾正動作被完成，上述無法被糾正的塊資料以及剩下的塊資料對應的讀出資料DPn+2可以隨著重新轉態的資料擷取信號DQS被送出。在此，需要一較長的延遲時間t2以執行頁資料的錯誤糾正動作。然後，讀出資料DPn+2可以依據糾正後頁資料來獲得。

在此可以看見，在本實施例中，讀出資料可以依據指示信號來發送，使主機可以正確的獲得讀出資料。並且，資料擷取信號DQS可以基於ECC動作的執行來動態調整。以及，記憶裝置的讀出延遲可以為主機所得知。

在圖6A至圖6C中，晶片選擇信號CS#被選擇以作為指示信號資料。並在當讀出資料備妥時，晶片選擇信號CS#上可產生一正脈波，而主機可透過識別晶片選擇信號CS#上的正脈波來接收讀出資料。在圖6A中，資料讀取命令RD以及對應的位址資訊Addr可以由主機透過資料或命令信號IO[7:0]被傳送至記憶體裝置。然後，在延遲時間t1後，讀出資料DP1被備妥，晶片選擇信號CS#上產生正脈波。接著，主機可基於時脈信號SLCK來獲得讀出資料DP1。

在圖6B中，連續的第1頁至第n頁的讀出資料DP1-DPn可依據糾正後塊資料來依序被送出，而不需要額外的讀出延遲。讀出資料DP2-DPn可在沒有延遲時間的情況下被送出。圖6B中的晶片選擇信號CS#維持在邏輯低準位。

在圖6C中，讀出資料DPn+1被送出，第n+2頁的讀出資料DPn+2由糾正後頁資料來獲得。在延遲時間t2後，主機可透過識別晶片選擇信號CS#上另一正脈波來獲得讀出資料DPn+2。

在圖7A至圖7C中，中斷信號RDY/BY#被產生，並被選擇以作為指示信號資料。在本實施例中，中斷信號RDY/BY#被拉低至邏輯低準位以指示讀出資料尚未備妥。在另一方面，當讀出資料被備妥時，中斷信號RDY/BY#則被拉高至邏輯高準位，以指示讀出資料已備妥並可基於時脈信號SLCK來獲得。

在圖7A中，資料讀取命令RD以及對應的位址資訊Addr可以由主機透過資料或命令信號IO[7:0]被傳送至記憶體裝置。然後，中斷信號RDY/BY#被拉低至邏輯低準位來告知主機，讀出資料DP1尚未備妥。在延遲時間DP1後，中斷信號RDY/BY#被拉高至邏輯高準位，主機可接收記憶裝置第一頁的讀出資料DP1。

在圖7B中，連續的第1頁至第n頁的讀出資料DP1-DPn可依據糾正後塊資料來依序被送出，而不需要額外的讀出延遲。讀出資料DP2-DPn可在沒有延遲時間的情況下被送出。圖7B中的中斷信號RDY/BY#維持在邏輯高準位。

在圖6C中，在讀出資料DPn+1被送出後，第n+2頁的讀出資料DPn+2由糾正後頁資料來獲得，且中斷信號RDY/BY#被拉低。在延遲時間t2後，中斷信號RDY/BY#被重新拉高，主機可依據時脈信號SLCK來獲得讀出資料DPn+2。

綜上所述，本發明使頁資料區分為多個塊資料以降低執行錯誤糾正動作的資料的尺寸。並且，透過高速且具有低錯誤糾正位元數的第一錯誤糾正動作來針對各個塊資料進行錯誤糾正動作。如此一來，在記憶體的讀取動作中，因為錯誤糾正動作所產生的讀出資料的傳輸延遲可以被避免，有效提升記憶體的工作效率。並且，透過提供指示信號，可在因不同ECC動作的條件而具有不同資料延遲的條件下，來確定讀出資料可被獲得。如此，主機可正確的依據指示信號來獲得讀出資料。

210、410:記憶胞陣列 220、310、420:頁緩衝器 230、340、470:傳輸介面 320、441:第一快取 330、442:第二快取 400:記憶體裝置 431:第一ECC電路 432:第二ECC電路 433:第三ECC電路 440:資料暫存器 450:控制邏輯 460:暫存器 CCH0~CCH3:糾正後塊資料 CH0~CH3:塊資料 CLK、SLCK:時脈信號 CS#:晶片選擇信號 DQS:資料擷取信號 I/O、IO[7:0]:資料或命令信號 PG0~PGn+1:記憶頁 RDY/BY#:中斷信號 t1、t2:延遲時間 RD:資料讀取命令 Addr:位址資訊 DP1~DPn+2:讀出資料 S110~S150、S310~S3110:讀取步驟

圖1繪示本發明一實施例的記憶體的讀取方法的流程圖。 圖2繪示本發明實施例的記憶體的讀取方法的動作示意圖。 圖3A以及圖3B繪示本發明另一實施例的記憶體的讀取方法的流程圖。 圖4繪示本發明一實施例的記憶體裝置的示意圖。 圖5A至圖7C分別繪示本發明不同實施例的記憶體裝置的讀取動作的波形圖。

S110~S150:讀取步驟

Claims (19)

1. 一種記憶體的讀取方法，包括：讀取一記憶胞陣列，藉以獲得一頁資料；區分該頁資料為多個塊資料；依序針對各該塊資料執行一第一錯誤糾正動作以分別產生多個糾正後塊資料；透過參照一指示信號以輸出該些糾正後塊資料；以及當該第一錯誤糾正動作生失敗時，針對該資料執行一第二錯誤糾正動作以產生一第二糾正後頁資料。
2. 如請求項1所述的讀取方法，其中針對各塊資料的錯誤糾正速度快於針對該頁資料的錯誤糾正速度。
3. 如請求項1所述的讀取方法，其中針對各塊資料的錯誤能力低於針對該頁資料的錯誤糾正能力。
4. 如請求項1所述的讀取方法，其中透過參照該指示信號以輸出該些糾正後塊資料或該頁資料的步驟包括：當該些糾正後塊資料均為正確時，輸出該些糾正後塊資料直到一無法被糾正的塊資料出現；以及在該第二錯誤糾正動作完成後，輸出剩餘塊資料。
5. 如請求項1所述的讀取方法，其中該第一錯誤糾正動作與該第二錯誤糾正動作同時被執行。
6. 如請求項1所述的讀取方法，其中該第一錯誤糾正動作與該第二錯誤糾正動作依序被執行。
7. 如請求項1所述的讀取方法，其中該第一錯誤糾正動作的一第一糾錯位元數為1位元。
8. 如請求項1所述的讀取方法，其中該指示信號為獨立信號。
9. 如請求項1所述的讀取方法，其中該指示信號等同於晶片選擇信號、資料擷取信號或中斷信號。
10. 如請求項1所述的讀取方法，更包括：針對該第二錯誤糾正動作中無法被糾正頁資料執行一第三錯誤糾正動作以獲得該糾正後頁資料；以及參照該指示信號以輸出該第二糾正後頁資料以作為該讀出資料，其中，該第三錯誤糾正動作的錯誤糾正能力高於該第二錯誤糾正動作的錯誤糾正能力。
11. 一種記憶體裝置，包括：一記憶胞陣列；一頁緩衝器，耦接該記憶胞陣列，該頁緩衝器儲存一頁資料，其中該頁資料被區分為多個塊資料；一資料暫存器，用以暫存該些塊資料；一傳輸介面，耦接至該資料暫存器，參照一指示信號以輸出多個糾正後塊資料；一第一錯誤糾正電路，耦接該資料暫存器，依序針對各該塊資料執行一第一錯誤糾正動作以分別產生該些糾正後塊資料， 一第二錯誤糾正電路，當該第一糾正動作失敗時，針對該頁資料執行一第二錯誤糾正動作以分別產生一糾正後頁資料；一控制邏輯，耦接該第一錯誤糾正電路以及該第二錯誤糾正電路，用以控制該第一錯誤糾正電路以及該第二錯誤糾正電路以分別執行該第一錯誤糾正動作以及該第二錯誤糾正動作。
12. 如請求項11所述的記憶體裝置，其中該資料暫存器包括：一第一快取，用以暫存該些塊資料；以及一第二快取，用以暫存該些糾正後塊資料或該糾正後頁資料。
13. 如請求項11所述的記憶體裝置，其中該傳輸介面在該些糾正後塊資料輸出該些糾正塊資料直到無法被糾正塊資料出現，該傳輸介面在該第二錯誤動作完成後輸出該糾正後頁資料。
14. 如請求項11所述的記憶體裝置，其中該第一錯誤糾正電路執行該第一錯誤糾正動作的速度快於該第二錯誤糾正電路執行該第二錯誤糾正動作的速度。
15. 如請求項11所述的記憶體裝置，其中該第一錯誤糾正電路的錯誤糾正能力低於該第二錯誤糾正電路的錯誤糾正能力。
16. 如請求項11所述的記憶體裝置，其中該控制邏輯使該第一錯誤糾正動作以及該第二錯誤糾正動作同時執行或依序執行。
17. 如請求項11所述的記憶體裝置，更包括： 一第三錯誤糾正電路，針對該頁資料以執行一第三錯誤糾正動作來產生一第二糾正後頁資料。
18. 如請求項11所述的記憶體裝置，其中該控制邏輯依產生該指示信號以指示讀出資料是否已備妥。
19. 如請求項11所述的記憶體裝置，其中該指示信號等同於晶片選擇信號、資料擷取信號或中斷信號。

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