TWI527045B

TWI527045B - 移位暫存器電路

Info

Publication number: TWI527045B
Application number: TW104102921A
Authority: TW
Inventors: 林煒力; 董哲維; 陳嘉亨
Original assignee: 友達光電股份有限公司
Priority date: 2015-01-28
Filing date: 2015-01-28
Publication date: 2016-03-21
Also published as: CN104700899B; CN104700899A; TW201628011A

Description

移位暫存器電路

本發明是有關於一種移位暫存器電路，尤其是有關於一種具有較佳驅動能力的移位暫存器電路。

移位暫存器係依據其內部之一控制訊號來決定是否輸出一閘極驅動訊號，且在移位暫存器不需要輸出閘極驅動訊號的時段中，將閘極驅動訊號以及控制訊號穩定在低電位，以避免移位暫存器在錯誤的時間輸出閘極驅動訊號驅動錯誤的閘極線。然習知之控制訊號易因為外部訊號的干擾或是漏電等問題而無法正確的驅動閘極驅動訊號，造成移位暫存器無法正常操作。

為了解決上述之缺憾，本發明提出了一種移位暫存器電路實施例，其包括一第一上拉電路、一第二上拉電路、一第一下拉控制電路、一第一下拉電路、一第二下拉控制電路、一第二下拉電路、一主下拉電路、以及一第一電容。

第一上拉電路係用以接收一高頻時脈訊號，並根據一第n級控制訊號決定是否輸出一第n級閘極控制訊號；第二上拉電路與第一上拉電路電性耦接，係用以輸出一第 n+m級控制訊號；第一下拉控制電路係用以接收一時脈訊號，並根據該時脈訊號與第n級控制訊號輸出一第一下拉控制訊號；第一下拉電路係用以根據第一下拉控制訊號決定是否將第n級控制訊號及第n級閘極控制訊號穩定於一低電壓準位；一第二下拉控制電路係用以接收另一時脈訊號，並根據該時脈訊號與第n級控制訊號輸出一第二下拉控制訊號；第二下拉電路係用以根據第二下拉控制訊號決定是否將第n級控制訊號及第n級閘極控制訊號穩定於低電壓準位；主下拉電路係用以根據一第n+4級閘極控制訊號來決定是否將第n級控制訊號及第n級閘極控制訊號穩定於低電壓準位；第一電容具有第一端及第二端，其第一端係用以接收一第n-p級控制訊號，其第二端係用以與第n級控制訊號電性耦接，其中，m、n以及p為正整數。

綜以上所述，由於本發明之移位暫存器電路實施例是利用電容電性耦接了第n-p級移位暫存器電路之控制訊號以及第n+m級移位暫存器電路之控制訊號，使得本級之控制訊號可以被第n-p級控制訊號以及第n+m級控制訊號所補償，因此本級控制訊號可有效避免因外部訊號干擾或者漏電等問題造成本級控制訊號驅動能力低落或者驅動錯誤等情況，進而大幅減少移位暫存器無法正常使用之狀況發生。

10‧‧‧第一上拉電路

20‧‧‧第二上拉電路

30‧‧‧第一下拉控制電路

40‧‧‧第一下拉電路

50‧‧‧第二下拉控制電路

60‧‧‧第二下拉電路

70‧‧‧主下拉電路

T11,T21,T22,T23,T31,T32,T33,T34,T41,T42,T51,T52,T53,T54,T61,T62,T71,T72‧‧‧電晶體

C1‧‧‧第一電容

C2‧‧‧第二電容

LC1‧‧‧第一時脈訊號

LC2‧‧‧第二時脈訊號

HC(n-4)‧‧‧第n-4級高頻時脈訊號

HC(n-3)‧‧‧第n-3級高頻時脈訊號

HC(n-2)‧‧‧第n-2級高頻時脈訊號

HC(n-1)‧‧‧第n-1級高頻時脈訊號

HC(n)‧‧‧第n級高頻時脈訊號

HC(n+1)‧‧‧第n+1級高頻時脈訊號

HC(n+2)‧‧‧第n+2級高頻時脈訊號

HC(n+3)‧‧‧第n+3級高頻時脈訊號

Q(n-2)‧‧‧第n-2級控制訊號

Q(n-1)‧‧‧第n-1級控制訊號

Q(n)‧‧‧第n級控制訊號

Q(n+2)‧‧‧第n+2級控制訊號

Q(n+4)‧‧‧第n+4級控制訊號

G(n)‧‧‧第n級閘極控制訊號

G(n+2)‧‧‧第n+2級閘極控制訊號

G(n+4)‧‧‧第n+4級閘極控制訊號

VSS1‧‧‧低電壓準位

P(n)‧‧‧第一下拉控制訊號

K(n)‧‧‧第二下拉控制訊號

圖1A為本發明實施例一示意圖。

圖1B為本發明實施例二示意圖。

圖1C為本發明實施例三示意圖。

圖2A為本發明實施例一2D顯示之高頻時脈訊號示意圖。

圖2B為本發明實施例一2D顯示之控制訊號補償示意圖。

圖3A為本發明實施例一3D顯示之高頻時脈訊號示意圖。

圖3B為本發明實施例一3D顯示之控制訊號補償示意圖。

圖4A為本發明實施例四示意圖。

圖4B為本發明實施例五示意圖。

圖4C為本發明實施例六示意圖。

圖5為本發明實施例四以點反轉方式驅動之高頻時脈訊號及控制訊號補償示意圖。

圖6為本發明實施例四以行反轉方式驅動之高頻時脈訊號及控制訊號補償示意圖。

為了更明確的說明本發明內容，以下將配合圖式進行說明。

請參閱圖1A，圖1A為本發明移位暫存器電路實施例一，其包括一第一上拉電路10、一第二上拉電路20、一第一下拉控制電路30、一第一下拉電路40、一第二下拉控制電路50、一第二下拉電路60、一主下拉電路70、以及一第一電容C1，本實施例並可同時應用於2D顯示方式或者3D顯示方式。

第一上拉電路10包括一電晶體T11，其具有第一端、第二端以及控制端，其第一端係用以接收一第n級高頻時脈訊號HC(n)，其控制端係用以接收一第n級控制訊號Q(n)，其第二端則是根據控制端所接收之第n級控制訊號Q(n)來決定是否輸出一第n級閘極控制訊號G(n)。此外，第一上拉電路10更包括一第二電容C2，第二電容C2之第一端與電晶體T11之第二端電性耦接，第二電容C2之第二端則與電晶體T11之控制端電性耦接，因此當電晶體T11之第二端輸出第n級閘極控制訊號G(n)時，第二電容C2可將第n級閘極控制訊號G(n)補償至第n級控制訊號Q(n)，以增加第n級控制訊號Q(n)的驅動能力。

第二上拉電路20包括一電晶體T21以及一電晶體T22，電晶體T21以及電晶體T22皆具有第一端、第二端以及控制端，電晶體T21之第一端係用以接收前述之第n級高頻時脈訊號HC(n)，電晶體T21之控制端係用以接收第n級控制訊號Q(n)，電晶體T21之第二端係用以與電晶體T22之控制端電性耦接，電晶體T22之第一端係用以接收第n級閘極控制訊號G(n)，電晶體T22之第二端係用以輸出一第n+4級控制訊號Q(n+4)。因此，當電晶體T21因第n級控制訊號Q(n)而開啟，並將第n級高頻時脈訊號HC(n)傳送至電晶體T22之控制端時，電晶體T22即將其第一端所接收之第n級閘極控制訊號G(n)傳送至第二端並輸出為第n+4級控制訊號Q(n+4)，也就是說本實施例為1傳5之移位暫存器電路，同理可知，前述之第n級控制訊號Q(n)係由第n-4級移位暫存器電路所提供。

第一下拉控制電路30包括一電晶體T31、一電晶體T32、一電晶體T33以及一電晶體T34。電晶體T31包括第一端、第二端以及控制端，其第一端與控制端電性耦接，係用以接收一第一時脈訊號LC1；電晶體T32包括第一端、第二端以及控制端，其第一端與電晶體T31之第一端電性耦接，其控制端與電晶體T31的第二端電性耦接，其第二端則是用以輸出一第一下拉控制訊號P(n)；電晶體T33包括第一端、第二端以及控制端，其第一端與電晶體T31之第二端電性耦接，其控制端係用以接收第n級控制訊號Q(n)，其第二端與一低電壓準位VSS1電性耦接；電晶體T34包括第一端、第二端以及控制端，其第一端係用以接收第一下拉控制訊號P(n)，其控制端係用以接收第n級控制訊號Q(n)，其第二端係用以與前述之低電壓準位VSS1電性耦接。因此，當不需要輸出第n級閘極控制訊號G(n)時，電晶體T33以及電晶體T34為關閉，因此電晶體T31以及電晶體T32可根據所接收之第一時脈訊號LC1輸出前述之第一下拉控制訊號P(n)，而當要輸出第n級閘極控制訊號G(n)時，此時電晶體T33以及電晶體T34會因為第n級控制訊號Q(n)為開啟，因此與電晶體T33電性耦接之電晶體T31的第二端以及與電晶體T34電性耦接之第一下拉控制訊號P(n)將會被電晶體T33以及電晶體T34下拉至低電壓準位VSS1，以避免第一下拉電路40在錯誤的時間被開啟。

第一下拉電路40包括一電晶體T41以及一電晶體T42，電晶體T41包括第一端、第二端以及控制端，其第一端係用以與第n級控制訊號Q(n)電性耦接，其控制端係用以接收第一下拉控制訊號P(n)，其第二端係用以與低電壓準位VSS1電性耦接；電晶體T42包括第一端、第二端以及控制端，其第一端係用以與第n級閘極控制訊號G(n)電性耦接，其控制端係用以接收第一下拉控制訊號P(n)，其第二端係用以與低電壓準位VSS1電性耦接，因此第一下拉電路40係用以根據第一下拉控制訊號P(n)來決定是否開啟電晶體T41以及電晶體T42，以將第n級控制訊號Q(n)以及第n級閘極控制訊號G(n)下拉至低電壓準位VSS1。

第二下拉控制電路50包括一電晶體T51、一電晶體T52、一電晶體T53以及一電晶體T54。電晶體T51包括第一端、第二端以及控制端，其第一端與控制端電性耦接，係用以接收一第二時脈訊號LC2；電晶體T52包括第一端、第二端以及控制端，其第一端與電晶體T51之第一端電性耦接，其控制端與電晶體T51的第二端電性耦接，其第二端則是用以輸出一第二下拉控制訊號K(n)；電晶體T53包括第一端、第二端以及控制端，其第一端與電晶體T51之第二端電性耦接，其控制端係用以接收第n級控制訊號Q(n)，其第二端與一低電壓準位VSS1電性耦接；電晶體T54包括第一端、第二端以及控制端，其第一端係用以接收第二下拉控制訊號K(n)，其控制端係用以接收第n級控制訊號Q(n)，其第二端係用以與前述之低電壓準位VSS1電性耦接。因此，當不需要輸出第n級閘極控制訊號G(n)時，電晶體T53以及電晶體T54為關閉，因此電晶體T51以及電晶體T52可根據所接收之第二時脈訊號LC2使第二下拉控制訊號K(n)為工作電壓準位，而當要輸出第n級閘極控制訊號G(n)時，此時電晶體T33以及電晶體T34為開啟，因此與電晶體T33電性耦接之電晶體T31的第二端以及與電晶體T34電性耦接之第二下拉控制訊號K(n)將會被下拉至低電壓準位VSS1，以避免第二下拉電路60在錯誤的時間被開啟。

第二下拉電路60包括一電晶體T61以及一電晶體T62，電晶體T61包括第一端、第二端以及控制端，其第一端係用以與第n級控制訊號Q(n)電性耦接，其控制端係用以接收第二下拉控制訊號K(n)，其第二端係用以與低電壓準位VSS1電性耦接；電晶體T62包括第一端、第二端以及控制端，其第一端係用以與第n級閘極控制訊號G(n)電性耦接，其控制端係用以接收第二下拉控制訊號K(n)，其第二端係用以與低電壓準位VSS1電性耦接，因此第二下拉電路60係用以根據第二下拉控制訊號K(n)來決定是否開啟電晶體T61以及電晶體T62，以將第n級控制訊號Q(n)以及第n級閘極控制訊號G(n)下拉至低電壓準位VSS1。

主下拉電路70包括一電晶體T71以及一電晶體T72，電晶體T71包括第一端、第二端以及控制端，其第一端係用以與第n級控制訊號Q(n)電性耦接，其控制端係用以接收第n+4級閘極控制訊號G(n+4)，其第二端係用以與低電壓準位VSS1電性耦接；電晶體T72包括第一端、第二端以及控制端，其第一端係用以與第n級閘極控制訊號G(n)電性耦接，其控制端係用以接收第n+4級閘極控制訊號G(n+4)，其第二端係用以與低電壓準位VSS1電性耦接，因此，當電晶體T71以及電晶體T72開啟時，與電晶體T71電性耦接之第n級控制訊號Q(n)以及與電晶體T72電性耦接之第n級閘極控制訊號G(n)將會被下拉至低電壓準位VSS1。

電容C1具有第一端以及第二端，其第一端係用以接收第n-2級控制訊號Q(n-2)，其第二端則與第n級控制訊號Q(n)電性耦接，因此可以第n-2級控制訊號Q(n-2)來補償第n級控制訊號Q(n)，也可以本級之第n級控制訊號Q(n)來補償第n-2級控制訊號Q(n-2)，同理可知，本級之第n級控制訊號Q(n)也可透過第n+2級之移位暫存器電路之電容來補償第n+2級控制訊號Q(n+2)或藉由第n+2級控制訊號Q(n+2)補償第n級控制訊號Q(n)，詳細之補償方式將會配合圖式於圖2B及圖3B進一步說明。

請參考圖1B，圖1B為本發明移位暫存器電路之實施例二，圖1B與圖1A之差別在於，第二上拉電路20之電晶體T22之第一端可與電晶體T22之控制端電性耦接，也就是當電晶體T21開啟時，電晶體T22將根據控制端所接收之第n級高頻時脈訊號HC(n)，將電晶體T22第一端所接收之第n級高頻時脈訊號HC(n)輸出為第n+4級控制訊號Q(n+4)。

請參考圖1C，圖1C為本發明移位暫存器電路之實施例三，圖1C與圖1A之差別在於，第二上拉電路20可包括一電晶體T23，電晶體T23包括第一端、第二端以及控制端，其第一端以及控制端電性耦接，皆係用以接收第n級閘極控制訊號G(n)，因此電晶體T23係根據第n級閘極控制訊號G(n)來將第一端所接收之第n級閘極控制訊號G(n)輸出為第n+4級控制訊號Q(n+4)。

圖2A為實施例一之移位暫存器電路使用於2D顯示方式之高頻時脈訊號實施例，其包括第n-4級高頻時脈訊號HC(n-4)、第n-3級高頻時脈訊號HC(n-3)、第n-2級高頻時脈訊號HC(n-2)、第n-1級高頻時脈訊號HC(n-1)、第n級高頻時脈訊號HC(n)、第n+1級高頻時脈訊號HC(n+1)、第n+2級高頻時脈訊號HC(n+2)以及第n+3級高頻時脈訊號HC(n+3)，且第n-4級高頻時脈訊號HC(n-4)、第n-3級高頻時脈訊號HC(n-3)、第n-2級高頻時脈訊號HC(n-2)、第n-1級高頻時脈訊號HC(n-1)、第n級高頻時脈訊號HC(n)、第n+1級高頻時脈訊號HC(n+1)、第n+2級高頻時脈訊號HC(n+2)以及第n+3級高頻時脈訊號HC(n+3)具有相同的致能時間，第n+3級高頻時脈訊號HC(n+3)並落後第n+2級高頻時脈訊號HC(n+2)一預設時間、第n+2級高頻時脈訊號HC(n+2)並落後第n+1級高頻時脈訊號HC(n+1)一預設時間、第n+1級高頻時脈訊號HC(n+1)並落後第n級高頻時脈訊號HC(n)一預設時間、第n級高頻時脈訊號HC(n)並落後第n-1級高頻時脈訊號HC(n-1)一預設時間、第n-1級高頻時脈訊號HC(n-1)並落後第n-2級高頻時脈訊號HC(n-2)一預設時間、第n-2級高頻時脈訊號HC(n-2)並落後第n-3級高頻時脈訊號HC(n-3)一預設時間、第n-3級高頻時脈訊號HC(n-3)並落後第n-4級高頻時脈訊號HC(n-4)一預設時間。

接著請參考圖2B，並配合圖2A以第n級控制訊號Q(n)為主來說明其補償方式。第n-2級控制訊號Q(n-2)、第n級控制訊號Q(n)以及第n+2級控制訊號Q(n+2)皆包括第一工作電壓準位I、第二工作電壓準位Ⅱ、第三工作電壓準位Ⅲ以及第四工作電壓準位Ⅳ。而根據圖1A所示，第n級移位暫存器電路會輸出第n+4級控制訊號Q(n+4)，同理可知，第n-4級移位暫存器電路則會輸出第n級控制訊號Q(n)，因此當第n-4級移位暫存器電路之本級高頻訊號，也就是第n-4級高頻時脈訊號HC(n-4)為高電壓準位時，此時第n級控制訊號Q(n)會相應抬升至第一工作電壓準位I；接著，在第n級控制訊號Q(n)的本級高頻時脈訊號，也就是第n級高頻時脈訊號HC(n)尚未為高電壓準位時，由於此時第n-2級控制訊號Q(n-2)被抬升至第三工作電壓準位Ⅲ，第n+2級控制訊號Q(n+2)被抬升至第一工作電壓準位I，因此第n-2級控制訊號Q(n-2)可藉由圖1A中所述之第一電容C1、第n+2級控制訊號Q(n+2)可藉由第n+2級移位暫存器電路中之電容個別補償至第n級控制訊號Q(n)，因此此時的第n級控制訊號Q(n)被第n-2級控制訊號Q(n-2)以及第n+2級控制訊號Q(n+2)抬升至第二工作電壓準位Ⅱ；當第n級高頻時脈訊號HC(n)為高電壓準位時，由於第n級閘極控制訊號G(n)可藉由圖1A之第二電容C2補償至第n級控制訊號Q(n)，因此將第n級控制訊號Q(n)抬升至第三工作電壓準位Ⅲ，雖然此時之第n-2級控制訊號Q(n-2)為較低之第四工作電壓準位Ⅳ，會稍微下拉第n級控制訊號Q(n)，但由於在前一階段第n級控制訊號Q(n)已提升至較高之第二工作電壓準位Ⅱ，因此第n級控制訊號Q(n)之第三工作電壓準位Ⅲ仍高於習知之第n級控制訊號Q(n)之電壓準位；而當第n-2級控制訊號Q(n-2)回復至低電壓準位、且第n+2級控制訊號Q(n+2)為第三工作電壓準位Ⅲ時，雖然第n-2級控制訊號Q(n-2)已回復至低電壓準位，然第n+2級控制訊號Q(n+2)之第三工作電壓準位Ⅲ大於第n-2級控制訊號Q(n-2)之低電壓準位，因此第n+2級控制訊號Q(n+2)仍可補償第n級控制訊號Q(n)之電壓準位，使第n級控制訊號Q(n)維持較高之第四工作電壓準位Ⅳ。

由於本發明之移位暫存器實施例可藉由第n-2級控制訊號Q(n-2)以及第n+2級控制訊號Q(n+2)來對第n級控制訊號Q(n)進行補償，因此在第n級控制訊號Q(n)抬升為第一工作電壓準位I後且在第n級高頻時脈訊號HC(n)為高電壓準位前的浮動(floating)階段時，第n級控制訊號Q(n)可藉由第n-2級控制訊號Q(n-2)以及第n+2級控制訊號Q(n+2)的補償抬升為第二工作電壓準位Ⅱ，可有效降低漏電以及雜訊對第n級控制訊號Q(n)的影響，此外，又因為第n+2級控制訊號Q(n+2)可在第n級高頻時脈訊號HC(n)回復為低電壓準位後補償第n級控制訊號Q(n)，使第n級控制訊號Q(n)在第n級高頻時脈訊號HC(n)回復為低電壓準位後可維持在較高的第四工作電壓準位Ⅳ，使第n級控制訊號Q(n)仍可保有較佳的驅動能力，因此第n級閘極控制訊號G(n)可透過電晶體T11快速下拉至低電壓準位。

而圖3A為實施例一之移位暫存器電路使用於3D顯示方式之高頻時脈訊號實施例，其包括第n-4級高頻時脈訊號HC(n-4)、第n-3級高頻時脈訊號HC(n-3)、第n-2級高頻時脈訊號HC(n-2)、第n-1級高頻時脈訊號HC(n-1)、第n級高頻時脈訊號HC(n)、第n+1級高頻時脈訊號HC(n+1)、第n+2級高頻時脈訊號HC(n+2)以及第n+3級高頻時脈訊號HC(n+3)，且第n-4級高頻時脈訊號HC(n-4)、第n-3級高頻時脈訊號HC(n-3)、第n-2級高頻時脈訊號HC(n-2)、第n-1級高頻時脈訊號HC(n-1)、第n級高頻時脈訊號HC(n)、第n+1級高頻時脈訊號HC(n+1)、第n+2級高頻時脈訊號HC(n+2)以及第n+3級高頻時脈訊號HC(n+3)具有相同的致能時間，第n+3級高頻時脈訊號HC(n+3)與第n+2級高頻時脈訊號HC(n+2)相同並落後第n+1級高頻時脈訊號HC(n+1)與第n級高頻時脈訊號HC(n)一預設時間、第n+1級高頻時脈訊號HC(n+1)與第n級高頻時脈訊號HC(n)相同並落後第n-1級高頻時脈訊號HC(n-1)與第n-2級高頻時脈訊號HC(n-2)一預設時間、第n-1級高頻時脈訊號HC(n-1)與第n-2級高頻時脈訊號HC(n-2)相同並落後第n-3級高頻時脈訊號HC(n-3)與第n-4級高頻時脈訊號HC(n-4)一預設時間。

接著請參考圖3B，並配合圖3A說明第n級控制訊號Q(n)之補償方式。第n-2級控制訊號Q(n-2)、第n級控制訊號Q(n)以及第n+2級控制訊號Q(n+2)皆包括第一工作電壓準位I、第二工作電壓準位Ⅱ、第三工作電壓準位Ⅲ以及第四工作電壓準位Ⅳ。當第n-4級移位暫存器電路之本級高頻訊號，也就是第n-4級高頻時脈訊號HC(n-4)為高電壓準位時，此時第n級控制訊號Q(n)會相應抬升至第一工作電壓準位I；接著，在第n級控制訊號Q(n)的本級高頻時脈訊號，也就是第n級高頻時脈訊號HC(n)尚未為高電壓準位時，由於此時第n-2級控制訊號Q(n-2)被抬升至第三工作電壓準位Ⅲ，第n+2級控制訊號Q(n+2)被抬升至第一工作電壓準位I，因此第n-2級控制訊號Q(n-2)可藉由圖1中所述之電容C1、第n+2級控制訊號Q(n+2)可藉由第n+2級移位暫存器電路中之電容個別補償至第n級控制訊號Q(n)，因此此時的第n級控制訊號Q(n)被第n-2級控制訊號Q(n-2)以及第n+2級控制訊號Q(n+2)抬升至更高之第二工作電壓準位Ⅱ；當第n級高頻時脈訊號HC(n)為高電壓準位時，由於第n級閘極控制訊號G(n)可藉由圖1A之第二電容C2補償至第n級控制訊號Q(n)，因此將第n級控制訊號Q(n)抬升至第三工作電壓準位Ⅲ，而此時之第n-2級控制訊號Q(n-2)為由第三工作電壓準位Ⅲ下降至較低之第四工作電壓準位Ⅳ的階段，第n+2級控制訊號Q(n+2)為由第二工作電壓準位Ⅱ上升至第三工作電壓準位Ⅲ的階段，因此此時第n級控制訊號Q(n)之第三工作電壓準位Ⅲ只會受到第n-2級控制訊號Q(n-2)以及第n+2級控制訊號Q(n+2)微小的影響，且由於第n級控制訊號Q(n)先前已抬升至較高之第二工作電壓準位Ⅱ，故第n級控制訊號Q(n)之第三工作電壓準位Ⅲ仍高於習知之第n級控制訊號Q(n)之第三工作電壓準位Ⅲ；而第n級控制訊號Q(n)於第四工作電壓準位Ⅳ的階段時，由於第n級控制訊號Q(n)會因第n+4級閘極控制訊號G(n+4)而快速下拉至低電壓準位，因此不受第n-2級控制訊號Q(n-2)以及第n+2級控制訊號Q(n+2)的影響。

在3D顯示方式時，由於本發明之移位暫存器實施例可藉由第n-2級控制訊號Q(n-2)以及第n+2級控制訊號Q(n+2)來對第n級控制訊號Q(n)進行補償，因此在第n級控制訊號Q(n)抬升為第一工作電壓準位I後且在第n級高頻時脈訊號HC(n)為高電壓準位前的浮動階段，第n級控制訊號Q(n)可藉由第n-2級控制訊號Q(n-2)以及第n+2級控制訊號Q(n+2)的補償抬升為較高的第二工作電壓準位Ⅱ，因此能提升整體第n級控制訊號Q(n)的驅動能力，有效降低漏電以及雜訊對第n級控制訊號Q(n)的影響。

請參考圖4A，圖4A為本發明之實施例四，本實施例可應用於2D顯示方式，圖4A與圖1之差別在於，圖4A之第二上拉電路20係用以輸出第n+2級控制訊號Q(n+2)，也就是本實施例為1傳3之移位暫存器電路。此外，本實施例之主下拉電路70之電晶體T71以及電晶體T72之控制端係用以接收第n+2級閘極控制訊號G(n+2)，以根據第n+2級閘極控制訊號G(n+2)來將第n級控制訊號Q(n)以及第n級閘極控制訊號G(n)下拉至低電壓準位。又，本實施例之電容C1之第一端係用以接收第n-1級控制訊號Q(n-1)，也就是本實施例可以第n-1級控制訊號Q(n-1)來補償本級之第n級控制訊號Q(n)，也可以第n級控制訊號Q(n)來補償第n-1級控制訊號Q(n-1)，同理可知，本級之第n級控制訊號Q(n) 也可透過第n+1級之移位暫存器電路之電容來補償第n+1級控制訊號Q(n+1)或藉由第n+1級控制訊號Q(n+1)補償第n級控制訊號Q(n)，詳細之補償方式將會配合圖式進一步說明。

請參考圖4B，圖4B為本發明移位暫存器電路之實施例五，圖4B與圖4A之差別在於，第二上拉電路20之電晶體T22之第一端可與電晶體T22之控制端電性耦接，也就是當電晶體T21開啟時，電晶體T22將根據控制端所接收之第n級高頻時脈訊號HC(n)，將電晶體T22第一端所接收之第n級高頻時脈訊號HC(n)輸出為第n+2級控制訊號Q(n+2)。

請參考圖4C，圖4C為本發明移位暫存器電路之實施例六，圖4C與圖4A之差別在於，第二上拉電路20可包括電晶體T23，電晶體T23包括第一端、第二端以及控制端，其第一端以及控制端電性耦接，皆係用以接收第n級閘極控制訊號G(n)，因此電晶體T23係根據第n級閘極控制訊號G(n)來將第一端所接收之第n級閘極控制訊號G(n)輸出為第n+2級控制訊號Q(n+2)。

圖5為實施例四之移位暫存器電路以點反轉方式來驅動液晶顯示器之高頻時脈訊號實施例，其包括第n-2級高頻時脈訊號HC(n-2)、第n-1級高頻時脈訊號HC(n-1)、第n級高頻時脈訊號HC(n)、第n+1級高頻時脈訊號HC(n+1)，且第n-2級高頻時脈訊號HC(n-2)、第n-1級高頻時脈訊號HC(n-1)、第n級高頻時脈訊號HC(n)以及第n+1級高頻時脈訊號HC(n+1)具有相同的致能時間，第n+1級高頻時脈訊號HC(n+1)並落後第n級高頻時脈訊號HC(n)一預設時間、第n級高頻時脈訊號HC(n)並落後第n-1級高頻時脈訊號HC(n-1)一預設時間、第n-1級高頻時脈訊號HC(n-1)並落後第n-2級高頻時脈訊號HC(n-2)一預設時間。

接著將以第n級控制訊號Q(n)為主來說明其補償方式。第n-1級控制訊號Q(n-1)、第n級控制訊號Q(n)以及第n+1級控制訊號Q(n+1)皆包括第一工作電壓準位I、第二工作電壓準位Ⅱ、第三工作電壓準位Ⅲ以及第四工作電壓準位Ⅳ。而根據圖4A所示，第n級移位暫存器電路會輸出第n+2級控制訊號Q(n+2)，同理可知，第n-2級移位暫存器電路則會輸出第n級控制訊號Q(n)，因此當第n-2級移位暫存器電路之本級高頻訊號，也就是第n-2級高頻時脈訊號HC(n-2)為高電壓準位時，此時第n級控制訊號Q(n)會相應抬升至第一工作電壓準位I；接著，在第n級控制訊號Q(n)的本級高頻時脈訊號，也就是第n級高頻時脈訊號HC(n)尚未為高電壓準位時，由於此時第n-1級控制訊號Q(n-1)被抬升至第三工作電壓準位Ⅲ，第n+1級控制訊號Q(n+1)被抬升至第一工作電壓準位I，因此第n-1級控制訊號Q(n-1)可藉由圖4A中所述之第一電容C1、第n+1級控制訊號Q(n+1)可藉由第n+1級移位暫存器電路中之電容個別補償至第n級控制訊號Q(n)，因此此時的第n級控制訊號Q(n)被第n-1級控制訊號Q(n-1)以及第n+1級控制訊號Q(n+1)抬升至第二工作電壓準位Ⅱ；當第n級高頻時脈訊號HC(n)為高電壓準位時，由於第n級閘極控制訊號G(n)可藉由圖4A之第二電容C2補償至第n級控制訊號Q(n)，因此將第n級控制訊號Q(n)抬升至第三工作電壓準位Ⅲ，雖然此時之第n-1級控制訊號Q(n-1)為較低之第四工作電壓準位Ⅳ，會稍微下拉第n級控制訊號Q(n)，但由於在前一階段第n級控制訊號Q(n)已提升至較高之第二工作電壓準位Ⅱ，因此第n級控制訊號Q(n)之第三工作電壓準位Ⅲ仍高於習知之第n級控制訊號Q(n)之電壓準位；而當第n-1級控制訊號Q(n-1)回復至低電壓準位、且第n+1級控制訊號Q(n+1)為第三工作電壓準位Ⅲ時，雖然第n-1級控制訊號Q(n-1)已回復至低電壓準位，然第n+1級控制訊號Q(n+1)之第三工作電壓準位Ⅲ大於第n-1級控制訊號Q(n-1)之低電壓準位，因此第n+1級控制訊號Q(n+1)仍可補償第n級控制訊號Q(n)之電壓準位，使第n級控制訊號Q(n)維持較高之第四工作電壓準位Ⅳ。

據以上所述，在以點反轉方式驅動液晶顯示器時，由於本實施例可藉由第n-1級控制訊號Q(n-1)以及第n+1級控制訊號Q(n+1)來對第n級控制訊號Q(n)進行補償，因此在第n級控制訊號Q(n)抬升為第一工作電壓準位I後且在第n級高頻時脈訊號HC(n)為高電壓準位前之浮動狀態，第n級控制訊號Q(n)可藉由第n-1級控制訊號Q(n-1)以及第n+1級控制訊號Q(n+1)的補償而抬升為第二工作電壓準位Ⅱ，有效降低漏電以及雜訊對第n級控制訊號Q(n)的影響，此外，又因為第n+1級控制訊號Q(n+1)可在第n級高頻時脈訊號HC(n)回復為低電壓準位後補償第n級控制訊號Q(n)，使第n級控制訊號Q(n)在第n級高頻時脈訊號HC(n)回復為低電壓準位後可維持在第四工作電壓準位Ⅳ，使第n級控制訊號Q(n)保持較佳的驅動能力，因此第n級閘極控制訊號G(n)可透過電晶體T11快速下拉至低電壓準位。

圖6為實施例四之移位暫存器電路以行反轉方式來驅動液晶顯示器之高頻時脈訊號，其包括第n-2級高頻時脈訊號HC(n-2)、第n-1級高頻時脈訊號HC(n-1)、第n級高頻時脈訊號HC(n)以及第n+1級高頻時脈訊號HC(n+1)，且第n-2級高頻時脈訊號HC(n-2)、第n-1級高頻時脈訊號HC(n-1)、第n級高頻時脈訊號HC(n)以及第n+1級高頻時脈訊號HC(n+1)具有相同的致能時間，第n+1級高頻時脈訊號HC(n+1)落後第n級高頻時脈訊號HC(n)一預設時間、第n級高頻時脈訊號HC(n)落後第n-1級高頻時脈訊號HC(n-1)一預設時間、第n-1級高頻時脈訊號HC(n-1)落後第n-2級高頻時脈訊號HC(n-2)一預設時間。

接著說明第n級控制訊號Q(n)之補償方式。第n-1級控制訊號Q(n-1)、第n級控制訊號Q(n)以及第n+1級控制訊號Q(n+1)皆包括第一工作電壓準位I、第二工作電壓準位Ⅱ、第三工作電壓準位Ⅲ以及第四工作電壓準位Ⅳ。當第n-2級移位暫存器電路之本級高頻訊號，也就是第n-2級高頻時脈訊號HC(n-2)為高電壓準位時，此時第n級控制訊號Q(n)會相應抬升至第一工作電壓準位I；接著，在第n級控制訊號Q(n)的本級高頻時脈訊號，也就是第n級高頻時脈訊號HC(n)尚未為高電壓準位時，由於此時第n-1級控制訊號Q(n-1)被抬升至第三工作電壓準位Ⅲ，第n+1級控制訊號Q(n+1)被抬升至第一工作電壓準位I，因此第n-1級控制訊號Q(n-1)可藉由圖4A中所述之第一電容C1、第n+1級控制訊號Q(n+1)可藉由第n+1級移位暫存器電路中之第一電容個別補償至第n級控制訊號Q(n)，因此此時的第n級控制訊號Q(n)被第n-1級控制訊號Q(n-1)以及第n+1級控制訊號Q(n+1)抬升至更高之第二工作電壓準位Ⅱ；當第n級高頻時脈訊號HC(n)為高電壓準位時，由於第n級閘極控制訊號G(n)可藉由圖4A之第二電容C2補償至第n級控制訊號Q(n)，因此將第n級控制訊號Q(n)抬升至第三工作電壓準位Ⅲ，而此時之第n-1級控制訊號Q(n-1)會由第三工作電壓準位Ⅲ下降至較低之第四工作電壓準位Ⅳ，第n+1級控制訊號Q(n+2)會由第二工作電壓準位Ⅱ上升至第三工作電壓準位Ⅲ，因此此時第n級控制訊號Q(n)之第三工作電壓準位Ⅲ只會受到第n-1級控制訊號Q(n-1)以及第n+1級控制訊號Q(n+1)微小的影響，且由於第n級控制訊號Q(n)先前已抬升至較高之第二工作電壓準位Ⅱ，故第n級控制訊號Q(n)之第三工作電壓準位Ⅲ仍為高於習知之第n級控制訊號Q(n)之第三工作電壓準位Ⅲ；而第n級控制訊號Q(n)於第四工作電壓準位Ⅳ的階段時，由於第n級控制訊號Q(n)會因第n+2級閘極控制訊號G(n+2)而快速下拉至低電壓準位，因此不受第n-1級控制訊號Q(n-1)以及第n+1級控制訊號Q(n+1)的影響。

在以行反轉方式驅動液晶顯示器時，由於本實施例可藉由第n-1級控制訊號Q(n-1)以及第n+1級控制訊號Q(n+1)來對第n級控制訊號Q(n)進行補償，因此在第n級控制訊號Q(n)抬升為第一工作電壓準位I後且在第n級高頻時脈訊號HC(n)為高電壓準位前，第n級控制訊號Q(n)可藉由第n-1級控制訊號Q(n-1)以及第n+1級控制訊號Q(n+1)的補償抬升為較高的第二工作電壓準位Ⅱ，因此能提升整體第n級控制訊號Q(n)的驅動能力，有效降低漏電以及雜訊對第n級控制訊號Q(n)的影響。

綜以上所述，由於本發明之移位暫存器電路實施例可利用電容電性耦接了第n-p級移位暫存器電路之控制訊號以及第n+m級移位暫存器電路之控制訊號，使得本級之控制訊號不管是在2D顯示方式或者3D顯示方式的情況下，皆可以被第n-p級控制訊號以及第n+m級控制訊號所補償，提高本級控制訊號之驅動能力，更可有效避免因外部訊號干擾或者漏電等因素造成本級控制訊號驅動能力低落或者驅動錯誤等情況，進而大幅減少移位暫存器無法正常使用之狀況發生。

然上述之內容僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，凡依本發明申請專利範圍及說明書內容所做之等效變化或修飾，皆仍屬本發明專利涵蓋之範圍內。