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TWI460896B - 非揮發性阻值變化元件 - Google Patents

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TWI460896B
TWI460896B TW101109501A TW101109501A TWI460896B TW I460896 B TWI460896 B TW I460896B TW 101109501 A TW101109501 A TW 101109501A TW 101109501 A TW101109501 A TW 101109501A TW I460896 B TWI460896 B TW I460896B
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electrode
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resistance change
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metal element
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Inventor
Hidenori Miyagawa
Akira Takashima
Shosuke Fujii
Original Assignee
Toshiba Kk
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Publication date
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Description

非揮發性阻值變化元件 交叉參照相關申請書
本申請書係基於並主張於2011/7/21來自先前之日本專利申請書第2011-160209號之優先權，特此須合併參考其全部內容。
本文所述之實施例係關於一種非揮發性阻值變化元件。
近幾年來，一直廣泛地進行如ReRAM(電阻式隨機存取記憶體)之兩端非揮發性阻值變化元件的發展。這種非揮發性阻值變化元件能進行低電壓操作及高速切換且能以較小尺寸來設計，而因此為取代了浮閘型NAND快閃記憶體之下一代大容量記憶體的首選。尤其是，使用非晶矽作為阻值變化層的非揮發性阻值變化元件在基於低電流操作、資料保持、耐久性、及小型化之觀點下是大有可為的。
已提出一種具有交叉點結構的記憶體作為大容量記憶體裝置，其使用此非揮發性阻值變化元件作為記憶格。在此交叉點記憶體中，當對已選取格進行寫入、讀取、或抹除時，會產生寄生到未經選取格的寄生電流。
若產生此寄生電流，則大容量記體裝置中的耗電量增 加，且對已選取格寫入和抹除變得困難。此外，因為電流增加導致互連斷開或之類，陣列本身可能不再運作。因此，在交叉點結構中，兩端非揮發性阻值變化元件必須藉由結合二極體來提供整流功能。
不幸地，結合非揮發性阻值變化元件和二極體會增加元件大小，而使得整合困難。為了解決這些問題，具有整流功能的非揮發性阻值變化元件係有必要的，且目前已出現對於元件發展的要求。
非揮發性阻值變化元件包括一阻值變化層、一金屬電極、及一作為金屬電極之相反電極的半導體層。從金屬電極增長的導電細絲對相反電極會發生短路且在金屬電極中恢復，因此改變電極之間的阻值並達到切換特性。在此阻值變化元件中，導電細絲係直接與半導體層接觸。因此，在介面中的化學反應可能會改變肖特基特性，或擴散至半導體層的導電細絲(金屬)可能會形成複合中心並改變電流，即，裝置特性會改變。
以下將參照附圖來說明實施例之非揮發性阻值變化元件。請注意在下列說明中，相同的參考數字表示具有相同功能及配置的組成元件，且只在必要時才會作重覆說明。
一般來說，根據一實施例，一種非揮發性阻值變化元件包括一第一電極、一第二電極和一第一層。第一電極包括一金屬元素。第二電極包括一n型半導體。第一層係在 第一電極和第二電極之間形成，並包括一半導體元素。第一層包括一以金屬元素製成的導體部分。導體部分和第二電極係分開的。
一實施例之非揮發性阻值變化元件包括一第一電極、一在第一電極對面的第二電極、及一在第一和第二電極之間形成的阻值變化層。第一電極含有一金屬元素，且第二電極包含一n型半導體。阻值變化層係以半導體層製成。
阻值變化層具有一以第一電極中所含之金屬元素製成的導體部分(以下稱為細絲)。阻值變化層的細絲和第二電極係分開的。
反擴散層也可在阻值變化層和第二電極之間形成。反擴散層防止細絲從阻值變化層擴散至第二電極。這形成了細絲和第二電極之間的間隔。
因為細絲從第一電極延伸且縮回到第一電極，因此阻值變化層的阻值是可逆地變化的。阻值變化層的細絲和第二電極之間的間隔係藉由電控第一和第二電極，或者在阻值變化層和第二電極之間插入反擴散層來形成。
以下將說明實施例之非揮發性阻值變化元件(包括反擴散層)之結構及能帶圖。
第1A及2A圖顯示實施例之非揮發性阻值變化元件之結構。第1A圖顯示高阻值狀態，且第2A圖顯示低阻值狀態。
如第1A及2A圖所示，阻值變化層3在第一電極1和第二電極2之間形成，且反擴散層4在阻值變化層3和第二電極2之間形成。在第1A圖所示之高阻值狀態中，在阻值變化層3中不會形成細絲，所以非揮發性阻值變化元件係設在高阻值狀態。在第2A圖所示之低阻值狀態中，從第一電極1延伸至反擴散層4的細絲3a在阻值變化層3中形成，所以非揮發性阻值變化元件係設在低阻值狀態。第一電極1係以金屬製成，且第二電極2係以n型矽(Si)製成。
第1B、1C、1D、及1E圖係顯示第1A圖所示之高阻值狀態中的能帶圖。第2B、2C、2D、及2E圖係顯示第2A圖所示之低阻值狀態中的能帶圖。
當施加正電壓到第一電極1作為第1A圖(沒有形成細絲)所示之高阻值狀態中的離子供應源時，第二電極2的n型Si便設在儲存狀態(第1B圖)。對照之下，當施加負電壓到第一電極1時，便在第二電極2中形成空乏層(第1D圖)。當又施加高負電壓時，便發生反向(第1E圖)。
甚至在第2A圖(有形成細絲3a)所示之低阻值狀態中，當施加負電壓到第一電極1時，因為形成了反擴散層4，故形成細絲3a的金屬和第二電極2的n型Si彼此不會直接耦接，所以空乏層係形成在高阻值狀態中(第2D圖)。當形成空乏層時，電流不會流過。因此，透過甚至在低阻值狀態中形成空乏層的結構來得到使電流-電壓曲 線不對稱的整流效應。當又施加高負電壓到第一電極1時，便發生反向。由於同樣亦施加足夠的電壓到阻值變化層3，因此會發生將低阻值狀態切換成高阻值狀態的重置操作(第2E圖)。
另一方面，當阻值變化層3和第二電極2之間沒有形成反擴散層，且細絲3a和第二電極2之間沒有形成間隔時的能帶圖如下。
當施加正電壓到第一電極1作為第3A圖(沒有形成細絲)所示之高阻值狀態中的離子供應源時，第二電極2的n型Si便設在儲存狀態(第3B圖)。對照之下，當施加負電壓到第一電極1時，便在第二電極2中形成空乏層(第3D圖)，且當施加高負電壓時，便發生反向(第3E圖)。
然而，當施加負電壓到第4A圖(有形成細絲)所示之低阻值狀態中之第一電極1時，形成第一電極1的金屬(細絲3a)和第二電極2的n型Si彼此會直接耦接。尤其是當第一電極1之金屬的功函數小於n型Si的功函數時，便得到歐姆接觸。因此，即便施加負電壓到第一電極1，也不會形成空乏層，且不會獲得整流效應(第4D圖)。
由於結合了使用n型半導體作為第二電極以及在阻值變化層之細絲和第二電極之間形成間隔，於是相較於傳統結構，有可能形成能夠降低裝置特性之變形及變化並具有整流功能的非揮發性阻值變化元件。
[第一實施例] [1]非揮發性阻值變化元件的結構
第5圖係顯示根據第一實施例之非揮發性阻值變化元件之結構剖面圖。
如第5圖所示，非揮發性阻值變化元件10包括上部電極(第一電極)1、下部電極(第二電極)2、及阻值變化層(第一層)3。阻值變化層3係形成在上部電極1和下部電極2之間。上部電極1中所含之以金屬元素製成的細絲係形成在阻值變化層3中。形成在阻值變化層3中的細絲和下部電極2係分開的。換言之，阻值變化層3的細絲和下部電極2係隔絕的。
上部電極1係含有金屬的電極。適合用來作為上部電極1的材料例子是Ag、Co、Ni、Ti、Cu、Al、Au、Fe、Cr、W、Hf、Ta、Pt、Ru、Zr、Ir、及其氮化物、碳化物、氧化物、及矽化物。也可能使用含有任何這些金屬的合金材料作為上部電極1。
下部電極2係以例如n型半導體層製成。n型半導體層中的n型雜質濃度希望是1018 cm-3 以下，在此濃度下之n型半導體的空乏會變得顯著。又，下部電極2的電阻值希望是0.01Ω以上。再者，也可使用摻雜大量雜質的矽作為下部電極2。
阻值變化層3係以例如半導體層製成。半導體層中所包含之半導體元素可從例如Si、Ge、SiGe、GaAs、InP、 GaP、GaInAsP、GaN、和SiC中選取。阻值變化層3也可以是非晶半導體、多晶半導體、或單晶半導體。例如，可使用非晶矽、多晶矽、或單晶矽作為阻值變化層3。另外，可添加氮(N)或氧(O)到阻值變化層3中所包含之半導體元素內。舉例為氮化矽(SiNx )和氧化矽(SiOx )。
阻值變化層3的膜厚度一般為1到300 nm。膜厚度最好要小以縮小阻值變化元件10。然而，膜厚度較佳是2到50 nm，因為若膜厚度太小，則不能獲得均勻的膜。阻值變化層3的最理想膜厚度係由阻值變化層的材料和電阻值所決定。
下部電極2係當形成可變阻值層3時當作底層的電極。上部電極1係在形成可變阻值層3之後而形成的電極。
[2]非揮發性阻值變化元件的製造方法
接下來，將說明第一實施例中所揭露之非揮發性阻值變化元件的製造方法。
首先，以30keV之加速電壓和4×1013 cm-2 之劑量將磷(P)離子植入到半導體基板中，例如矽單晶基板。之後，在矽基板上進行活化退火，以形成n型矽層作為下部電極2。
然後，藉由CVD法(化學氣相沉積法)在下部電極2上沉積作為阻值變化層3的非晶矽。在本實施例中，係藉由使用PE-CVD法(電漿增強化學氣相沉積法)以250℃ 的沉積溫度來形成非晶矽膜。
接著，藉由濺射法之類在阻值變化層3上形成作為上部電極1的Ag。第5圖所示之非揮發性阻值變化元件10係如上所述來製造。
[3]非揮發性阻值變化元件的特性
將參考第6A及6B圖來說明藉由上述製造方法來製造的阻值變化元件10之切換原理。
第6A圖係顯示第5圖所示之非揮發性阻值變化元件10的低阻值狀態之剖面圖。
在阻值變化層3中形成的細絲3a係如下增長。藉由設定上部電極1的電位大於下部電極2的電位來將設定電壓施加到上部電極1。當施加設定電壓到上部電極1時，上部電極1中的金屬元素便被離子化，且被離子化的金屬元素(金屬離子)3b會進入阻值變化層3，如第6A圖所示。同時，經由下部電極2提供電子到阻值變化層3。
因為金屬離子3b與阻值變化層3中的電子耦接，於是以上部電極1之金屬元素製成的細絲3a增長到阻值變化層3中。細絲3a朝向下部電極2在阻值變化層3中增長，但不會到達下部電極2，且因此具有細絲3a和下部電極2分開的結構。由於這樣會減少上部電極1和下部電極2之間的阻值，因此非揮發性阻值變化元件10係設在低阻值狀態。
第6B圖係顯示第5圖所示之非揮發性阻值變化元件 10的高阻值狀態之剖面圖。
在阻值變化層3中形成的細絲3a會如下消失。藉由設定上部電極1的電位小於下部電極2的電位來將重置電壓施加到上部電極1。當施加重置電壓到上部電極1時，便經由下部電極2提供電洞到阻值變化層3，並離子化形成阻值變化層3中的細絲3a之金屬元素。由於細絲3a的金屬元素被聚集到上部電極1，故阻值變化層3中的細絲3a會消失。因此，非揮發性阻值變化元件10被重置到高阻值狀態。
透過電壓極性的應用，能可逆地控制上述之低阻值狀態和高阻值狀態。在此控制中，使高阻值狀態和低阻值狀態分別對應至OFF狀態和ON狀態。當施加給定電壓時，係藉由讀取流經非揮發性阻值變化元件10之電流值來判斷非揮發性阻值變化元件10是在ON狀態或是OFF狀態。這使得非揮發性阻值變化元件10能當作記憶體。又，因為高阻值狀態和低阻值狀態之間的轉換只在施加電壓時發生，因此能實作非揮發性記憶體。
請注意如第6A及6B圖所示，說明了藉由阻值變化層3中的細絲3a之增長和消失來形成低阻值狀態和高阻值狀態的實例。然而，低阻值狀態和高阻值狀態也可藉由在整個阻值變化層3中擴散上部電極1的金屬元素來形成。
第7圖係顯示第5圖所示之非揮發性阻值變化元件10的電流-電壓特性之圖示，且表現非揮發性阻值變化元件10的切換特性。
在本實施例中，為了形成細絲3a和下部電極2之間的間隔，係透過藉由DC方法設定上限電流限制(限制電流)來執行電控。在本實施例中，限制電流為500nA。細絲3a之控制並不受限於上限電流限制，而也可以是脈衝控制。脈衝控制方法之實例係最佳化脈衝寬度、脈衝時間、及脈衝應用之次數的控制方法。
如第7圖所示，當待施加到非揮發性阻值變化元件的上部電極1之電壓往正方向增加時，高阻值狀態就變成低阻值狀態。另一方面，當待施加到在低阻值狀態中之非揮發性阻值變化元件的上部電極1之電壓往負方向偏移時，則存在無高達約1V之大電流流過的區域。當電壓更往負方向偏移時，電流便驟降，且低阻值狀態變成高阻值狀態。
在待施加到上部電極1的電壓在某程度上高於重置電壓Vreset的範圍內之高阻值狀態中，關於此電壓幾乎沒有電流流過。當待施加到上部電極1的電壓從此狀態更往正方向轉換時，高阻值狀態就變成低阻值狀態。
也就是說，此非揮發性阻值變化元件係可逆地改變於高阻值狀態和低阻值狀態之間，且可儲存一位元資料。
另外，第7圖所示之電流-電壓特性顯示當將上部電極1和下部電極2之間的電壓從0V換成重置電壓時，在0V和重置電壓之1/2電壓之間的電流變化量之最大值會小於在重置電壓之1/2電壓和重置電壓之間的電流變化量之最大值。
第8圖係顯示另一非揮發性阻值變化元件的電流-電壓特性之圖示。
如第8圖所示，當將待施加到作為離子供應源的上部電極之電壓從0V換成正電壓時，便在阻值變化層中形成細絲，且非揮發性阻值變化元件從高阻值狀態變成低阻值狀態(箭頭A)。因為阻值變化元件係在低阻值狀態，故若有大電流流過，則會破壞元件。因此，為了防止這種情況，藉由使用測量裝置的電流限制功能來防止大於設定電流的電流。
然後，進行從正電壓轉換到0V(箭頭B)。另外，在從0V施加負電壓之後(箭頭C)，進行從負電壓轉換到0V(箭頭D)。當施加負電壓時，便在下部電極中形成空乏層，並阻止電流流過上部和下部電極之間。在此電流-電壓曲線上，當形成空乏層時，則發生將低阻值狀態變成高阻值狀態之重置操作。因為元件的阻值狀態可逆地變化於高阻值狀態和低阻值狀態之間，因此甚至於具有此電流-電壓特性的非揮發性阻值變化元件也能儲存一位元資料。
另外，第8圖所示之電流-電壓特性當將上部電極1和下部電極2之間的電壓從0V換成重置電壓時，在重置電壓之1/10的電壓和重置電壓之間的電流變化量之最大值係一量級或更小。
在本實施例之非揮發性阻值變化元件中，係在細絲3a和下部電極2之間形成間隔，並使用n型半導體作為下部 電極2。因為使用這種組合，所以當施加正電壓到上部電極1時，n型半導體會設在儲存狀態。對照之下，當施加負電壓到上部電極1時，便在n型半導體中形成空乏層，且施加高電壓之後立刻發生反向。作為下部電極2的n型半導體之狀態係依照電壓極性和電壓量之間的差異來變化。藉由將此作為電極的n型半導體結合到非揮發性阻值變化元件本身中，元件本身的電流-電壓特性會依據極性而變得不對稱，所以實作出具有整流功能的非揮發性阻值變化元件。
又，在ON狀態中，細絲3a既沒有直接接觸到，也沒有進入到下部電極2中。若金屬擴散到下部電極2中，則金屬形成複合中心，且電流在施加負電壓到上部電極1時會增加，而導致裝置特性退化。本實施例可避免這種情況。
[第二實施例]
第二實施例之非揮發性阻值變化元件包括一在阻值變化層3和下部電極2之間的反擴散層4。其餘的配置係與第一實施例相同。
[1]非揮發性阻值變化元件的結構
第9圖係顯示根據第二實施例之非揮發性阻值變化元件之結構剖面圖。
如第9圖所示，非揮發性阻值變化元件20包括上部 電極(第一電極)1、下部電極(第二電極)2、阻值變化層(第一層)3、及反擴散層(第二層)4。阻值變化層3係形成在上部電極1和下部電極2之間。反擴散層4係形成在阻值變化層3和下部電極2之間。上部電極1中所包含之以金屬元素製成的細絲係在阻值變化層3中形成。反擴散層4防止細絲擴散至下部電極2。換言之，反擴散層係形成在阻值變化層3和第二電極2之間，以在阻值變化層3的細絲和第二電極2之間形成間隔。
反擴散層4希望係以形成細絲之金屬的擴散係數小於阻值變化層3的擴散係數之材料製成。又，最好是在金屬被離子化的狀態中具有移動性小於阻值變化層3之移動性的材料。例如，使用具有高介電常數(high-k)的材料作為反擴散層4。再者，係使用氧化矽膜(SiOX )、氧氮化矽膜(SiOX NY )、氮化矽膜(SiNX )或之類作為反擴散層4。例如，最好使用氧化矽膜或氮化矽膜作為抗Ag、Ni、或Co的反擴散層。
阻值變化層3係以例如半導體層製成。阻值變化層3的材料例子是Si、Ge、SiGe、GaAs、InP、GaP、GaInAsP、GaN、SiC、及其氧化物、氮化物、氧氮化物、和碳化物。這些材料也可以是非晶、多晶、或單晶的。例如，可使用非晶矽、多晶矽、或單晶矽。因為在反擴散層4和阻值變化層3中係使用具有相同成分的材料，於是反擴散層4和阻值變化層3的材料係由這兩層的組合而定。
[2]非揮發性阻值變化元件的製造方法
接下來，將說明第二實施例中所揭露之非揮發性阻值變化元件的製造方法。
首先，以30keV之加速電壓和4×1013 cm-2 劑量將磷(P)離子植入到半導體基板中，例如矽單晶基板。之後，在矽基板上進行活化退火，以形成n型矽層作為下部電極2。
然後，藉由CVD法在下部電極2上沉積反擴散層4(例如，氮化矽膜)。此外，藉由CVD法在反擴散層4上沉積作為阻值變化層3的非晶矽。在本實施例中，係藉由使用PE-CVD法(電漿增強化學氣相沉積法)以250℃的沉積溫度來形成非晶矽膜。
接著，藉由濺射法之類在阻值變化層3上形成作為上部電極1的Ag。第9圖所示之非揮發性阻值變化元件20係如上所述來製造。
[3]非揮發性阻值變化元件的特性
第10A圖係顯示第9圖所示之非揮發性阻值變化元件20的低阻值狀態之剖面圖。
以使細絲3a比在阻值變化層3中移動和擴散更困難的材料製成之反擴散層4係在下部電極2和阻值變化層3之間形成。因此，當施加設定電壓到上部電極1時，細絲3a因此在反擴散層4和阻值變化層3之間的介面中或反擴散層4內部中停止增長。即便使用n型半導體作為下部電 極2且在阻值變化層3中形成細絲3a，仍有可能在細絲3a和下部電極2之間形成間隔。
當使用絕緣材料作為反擴散層4時，細絲3a、反擴散層4、及下部電極(n型半導體)2形成MIS(金屬-絕緣體-矽)結構。當施加正電壓到此MIS結構上的上部電極1時，作為下部電極2的n型半導體便設在儲存狀態。另一方面，當施加負電壓到上部電極1時，便耗盡下部電極2的n型半導體。當又施加高負電壓時，便發生反向。因為在耗盡狀態中幾乎沒有電流流過，所以當施加電位到上部電極1且當施加電位到下部電極2時，在流過上部電極1和下部電極2之間的電流值之間會產生差異。結果，不需添加任何二極體就能對阻值變化元件20提供整流功能。
第10C圖係顯示第9圖所示之非揮發性阻值變化元件20的電流-電壓特性之圖示，且表現非揮發性阻值變化元件20的切換特性。
在非揮發性阻值變化元件20中，係使用具有n型雜質濃度為1018 cm-3 的n型矽電極作為下部電極2，使用氮化矽膜作為反擴散層4，使用非晶矽作為阻值變化層3，且使用Ag作為上部電極1。
如第10C圖所示，當待施加到非揮發性阻值變化元件20的上部電極1之電壓往正方向增加時，高阻值狀態就變成低阻值狀態。另一方面，當將待施加到低阻值狀態中之非揮發性阻值變化元件20的上部電極1之電壓往負方向 偏移時，便存在無大電流流過的區域。當電壓更往負方向移動時，則電流會驟降，且低阻值狀態變成高阻值狀態。
又，第10C圖所示之電流-電壓特性顯示當將上部電極1和下部電極2之間的電壓從0V換成重置電壓時，在0V和重置電壓之1/2電壓之間的電流變化量之最大值會小於在重置電壓之1/2電壓和重置電壓之間的電流變化量之最大值。
在如上所述之本實施例之非揮發性阻值變化元件中，反擴散層(絕緣體)4形成細絲3a和下部電極2之間的間隔，並使用n型半導體作為下部電極2。因為使用這種組合，所以當施加正電壓到上部電極1時，n型半導體會設在儲存狀態。對照之下，當施加負電壓到上部電極1時，便在n型半導體中形成空乏層，且在施加高電壓之後立刻發生反向。作為下部電極2的n型半導體之狀態係依照電壓極性和電壓量之間的差異而改變。藉由將此作為電極的n型半導體結合到非揮發性阻值變化元件本身中，元件本身的電流-電壓特性會依據極性而變得不對稱，所以實作出具有整流功能的非揮發性阻值變化元件。
[第三實施例]
第三實施例之非揮發性阻值變化元件包括兩種在不同沉積條件下形成的非晶矽膜作為阻值變化層3。其餘的配置係與第一實施例相同。
[1]非揮發性阻值變化元件的結構
第11圖係顯示根據第三實施例之非揮發性阻值變化元件之結構剖面圖。
如第11圖所示，非揮發性阻值變化元件30包括上部電極(第一電極)1、下部電極(第二電極)2、及阻值變化層(半導體層)3。阻值變化層3包括第一阻值變化層3-1和第二阻值變化層3-2。在下部電極2和上部電極1之間，第一和第二阻值變化層3-1和3-2係依第一阻值變化層3-1和第二阻值變化層3-2的順序堆疊在下部電極2上。上部電極1中所包含之以金屬元素製成的細絲係形成在第二阻值變化層3-2中。第一阻值變化層3-1防止細絲擴散至下部電極2。換言之，第一阻值變化層3-1係形成在第二阻值變化層3-2和下部電極2之間，以在第二阻值變化層3-2的細絲和下部電極2之間形成間隔。
在本實施例中，將以使用n型Si層作為下部電極2、使用兩種在不同沉積條件下形成的非晶矽膜作為阻值變化層3、及使用Ag作為上部電極1之配置為例。
[2]非揮發性阻值變化元件的製造方法
接下來，將說明本實施例中所揭露之非揮發性阻值變化元件的製造方法。
首先，以30keV之加速電壓和4×1013 cm-2 劑量將磷(P)離子植入到半導體基板中，例如矽單晶基板。之後，在矽基板上進行活化退火，以形成n型矽層作為下部電極 2。
接著，在下部電極2上沉積作為第一阻值變化層3-1的第一非晶矽層和作為第二阻值變化層3-2的第二非晶矽層。亦即，藉由使用LP-CVD法(低壓化學氣相沉積法)以400℃的沉積溫度在下部電極2上沉積第一非晶矽層3-1。之後，藉由使用PE-CVD法以250℃的沉積溫度在第一非晶矽層3-1上沉積第二非晶矽層3-2。
第一非晶矽層3-1包含與第二非晶矽層3-2相同的元素，但與第二非晶矽層3-2的密度、懸空鍵數量、或瑕疵數量不同。即便使用相同的非晶矽，若膜品質依據沉積條件而改變，則阻值變化元件30中的切換條件會改變。例如，第一非晶矽層3-1最好比第二非晶矽層3-2具有更高密度、更多懸空鍵數量、及更多瑕疵數量。
[3]非揮發性阻值變化元件的特性
第12A圖係顯示第11圖所示之非揮發性阻值變化元件30的低阻值狀態之剖面圖。第12B圖顯示非揮發性阻值變化元件30的高阻值狀態，其中的細絲已消失。
如第12A圖所示，當細絲3a增長時，第一非晶矽層3-1當作抗細絲3a的反擴散層。因此，在細絲3a和下部電極2之間能形成間隔。這使得能得到與第二實施例相同的效果。
[第四實施例]
在第四實施例中，將說明適用本實施例之非揮發性阻值變化元件的記憶格陣列。
第13A圖係顯示根據第四實施例之記憶格陣列的排列之平面圖。第13B、13C、及13D圖係各顯示第13A圖所示之記憶格陣列的交叉點部分之結構的剖面圖。第13E、13F、13G、及13H圖係各顯示記憶格陣列中的交叉點部分之結構的剖面圖。
如第13A圖所示，記憶格陣列11包括下互連12、及貫穿下互連12的上互連13。第一、第二、或第三實施例中所揭露之非揮發性阻值變化元件10(20或30)係排列在下互連12和上互連13的交叉點部分中。亦即，如第13B圖所示，非揮發性阻值變化元件10(20或30)係形成在下互連12和上互連13之間。
第13C圖係顯示第13A圖所示之交叉點部分之另一結構之剖面圖。交叉點部分也可具有如第13C圖所示的結構。阻值變化層3(或反擴散層4和阻值變化層3)係形成在下互連12上，且上部電極1係形成在阻值變化層3上。此外，上互連13係形成在上部電極1上。在此結構中，下互連12包含n型半導體層，且下互連12、阻值變化層3(或反擴散層4和阻值變化層3)、和上部電極1形成非揮發性阻值變化元件40。非揮發性阻值變化元件40具有與第一至第三實施例中所述之非揮發性阻值變化元件相同的特性。
請注意當使用n型半導體層作為下互連12時，必須 使n型半導體層的厚度比待在n型半導體層中形成的空乏層大上許多，以維持下互連12的導電性。例如，下互連12的厚度最好是50nm以上。
第13D圖係顯示第13A圖所示之交叉點部分之又一結構的剖面圖。交叉點部分也可具有如第13D圖所示的結構。
如第13D圖所示，也有可能提供多層結構給下互連12，且在下互連12的上方或下方形成非揮發性阻值變化元件10(20或30)。更具體來說，有可能提供包括上層12-1、中間層12-2、和下層12-3的三層結構給與阻值變化層3(或反擴散層4)接觸的下互連12，使用n型半導體層作為上層12-1和下層12-3，且使用金屬層作為中間層12-2。在此結構中，n型半導體層和金屬層的電阻率有些許量級的差異，所以大部分的電流會流過金屬層。因此，即便完全耗盡n型半導體層，仍可供應電流。
另外，在第13B圖中，當上互連13與下互連12相交且下部電極(n型半導體層)2和上部電極1在上互連13和下互連12的交叉點部分中形成時，則阻值變化層(或反擴散層和阻值變化層)也可以是在整個表面上形成的平面膜。然而，阻值變化層(或反擴散層和阻值變化層)之膜厚度希望是小於上互連13之間的距離以及下互連12之間的距離。第13E及13F圖係排列第13B圖所示之複數個非揮發性阻值變化元件10之剖面圖。第13E圖顯示沿著下互連12所得到的剖面，而第13F圖顯示沿著上互連13 所得到的剖面。如第13E及13F圖所示，阻值變化層3(或反擴散層4和阻值變化層3)係在複數個非揮發性阻值變化元件上之整個表面上形成的平面膜。
再者，在第13C圖中，當上互連13與下互連12相交且上部電極1在上互連13和下互連12的交叉點部分中形成時，則阻值變化層(或反擴散層和阻值變化層)也可以是在整個表面上形成的平面膜。然而，阻值變化層(或反擴散層和阻值變化層)之膜厚度希望是小於上互連13之間的距離以及下互連12之間的距離。第13G及13H圖係排列第13C圖所示之複數個非揮發性阻值變化元件10之剖面圖。第13G圖顯示沿著下互連12所得到的剖面，而第13H圖顯示沿著上互連13所得到的剖面。如第13G及13H圖所示，阻值變化層3(或反擴散層4和阻值變化層3)係在複數個非揮發性阻值變化元件上之整個表面上形成的平面膜。
第14圖係顯示當將資料寫入第13A圖所示之記憶格陣列中的已選取格中時之電壓設定法的平面圖。
如第14圖所示，用來施加電位到下互連12和上互連13的控制器14和15係形成在記憶格陣列11的周圍。當將資料寫入已選取格10中時，施加設定電壓Vset到連接已選取格10的上互連13，並施加設定電壓Vset之1/2電壓到其他上互連。另一方面，施加0V到連接已選取格10的下互連12，並施加設定電壓Vset之1/2電壓到其他下互連12。
於是，施加設定電壓Vset到已選取格10，並將資料寫入其中。另一方面，施加設定電壓Vset之1/2電壓到由上互連13和下互連12的未經選取線路和已選取線路所指定之半選取格，藉此阻止資料寫入。又，施加0V到由上互連13和下互連12的未經選取線路所指定之未經選取格，藉此阻止資料寫入。
第15圖係顯示當從第13A圖所示之記憶格陣列中之已選取格中讀出資料時之電壓設定法的平面圖。
當如第15圖所示從已選取格10中讀出資料時，施加讀取電壓Vread之1/2電壓到連接已選取格10的上互連13，並施加0V到其他上互連。又，施加讀取電壓Vread之「-1/2」電壓到連接已選取格10的下互連12，並施加0V到其他下互連。
於是，施加讀取電壓Vread到已選取格10，並從中讀取資料。另一方面，施加讀取電壓Vread之1/2電壓到由上互連13和下互連12的未經選取線路和已選取線路所指定之半選取格，藉此阻止讀取資料。此外，施加0V到由上互連13和下互連12的未經選取線路所指定之未經選取格，藉此阻止讀取資料。
第16圖係顯示當抹除第13A圖所示之記憶格陣列中之已選取格中的資料時之電壓設定法的平面圖。
當如第16圖所示抹除已選取格10中的資料時，施加重置電壓Vreset到連接已選取格10的上互連13，並施加重置電壓Vreset之1/2電壓到其他上互連。又，施加0V 到連接已選取格10的下互連12，並施加重置電壓Vreset之1/2電壓到其他下互連。
於是，施加重置電壓Vreset到已選取格10，並從中抹除資料。另一方面，施加重置電壓Vreset之1/2電壓到由上互連13和下互連12的未經選取線路和已選取線路所指定之半選取格，藉此阻止抹除資料。此外，施加0V到由上互連13和下互連12的未經選取線路所指定之未經選取格，藉此阻止抹除資料。
當對已選取格10進行寫入、讀取、和抹除時，上互連13和下互連12的已選取線路和未經選取線路之間的電位差會經由半選取格和未選取格產生寄生電流。然而，如第一至第三實施例所述，本實施例之非揮發性阻值變化元件具有整流功能並能制止此寄生電流。
又，本實施例係一種關於單一記憶格而無關於記憶格連接法的技術，故本實施例可適用於任何電路。
如已於上所述，本實施例可提供能夠降低裝置特性之變形及變化並具有整流功能的非揮發性阻值變化元件。
儘管已說明某些實施例，但僅藉由舉例來呈現這些實施例，且不會限制本發明之範疇。更確切地說，本文所述之新穎實施例能以各種其他形式來具體化；再者，在不違背本發明之精神下可依據本文所述之實施例的形式作出各種省略、替代及變化。所附之申請專利範圍及其等效係用來涵括上述形式或修改，其會落在本發明之範疇及精神內。
1‧‧‧第一電極
2‧‧‧第二電極
3‧‧‧阻值變化層
4‧‧‧反擴散層
3a‧‧‧細絲
10‧‧‧非揮發性阻值變化元件
3b‧‧‧金屬離子
20‧‧‧非揮發性阻值變化元件
30‧‧‧非揮發性阻值變化元件
3-1‧‧‧第一阻值變化層
3-2‧‧‧第二阻值變化層
11‧‧‧記憶格陣列
12‧‧‧下互連
13‧‧‧上互連
40‧‧‧非揮發性阻值變化元件
12-1‧‧‧上層
12-2‧‧‧中間層
12-3‧‧‧下層
14‧‧‧控制器
15‧‧‧控制器
Vset‧‧‧設定電壓
Vread‧‧‧讀取電壓
Vreset‧‧‧重置電壓
第1A、1B、1C、1D、及1E圖顯示根據一實施例之非揮發性阻值變化元件之結構及能帶圖；第2A、2B、2C、2D、及2E圖顯示根據本實施例之非揮發性阻值變化元件之結構及能帶圖；第3A、3B、3C、3D、及3E圖顯示根據一對照實例之非揮發性阻值變化元件之結構及能帶圖；第4A、4B、4C、及4D圖顯示根據對照實例之非揮發性阻值變化元件之結構及能帶圖；第5圖係顯示根據第一實施例之非揮發性阻值變化元件之結構剖面圖；第6A及6B圖係分別顯示根據第一實施例之非揮發性阻值變化元件的低阻值狀態和高阻值狀態之剖面圖；第7圖係顯示根據第一實施例之非揮發性阻值變化元件的電流-電壓特性之圖示；第8圖係顯示根據第一實施例之另一非揮發性阻值變化元件的電流-電壓特性之圖示；第9圖係顯示根據第二實施例之非揮發性阻值變化元件之結構剖面圖；第10A及10B圖係分別顯示根據第二實施例之非揮發性阻值變化元件的低阻值狀態及高阻值狀態之剖面圖；第10C係圖顯示根據第二實施例之非揮發性阻值變化元件的電流-電壓特性之圖示； 第11圖係顯示根據第三實施例之非揮發性阻值變化元件之結構剖面圖；第12A及12B圖係分別顯示根據第三實施例之非揮發性阻值變化元件的低阻值狀態及高阻值狀態之剖面圖；第13A、13B、13C、13D、13E、13F、13G、及13H圖係顯示根據第四實施例之記憶格陣列的排列之圖示；第14圖係顯示當將資料寫入根據第四實施例之記憶格陣列中的已選取格中時之電壓設定法的平面圖；第15圖係顯示當從根據第四實施例之記憶格陣列中的已選取格中讀取資料時之電壓設定法的平面圖；以及第16圖係顯示當抹除根據第四實施例之記憶格陣列中的已選取格中的資料時之電壓設定法的平面圖。
1‧‧‧第一電極
2‧‧‧第二電極
3‧‧‧阻值變化層
10‧‧‧非揮發性阻值變化元件

Claims (21)

  1. 一種非揮發性阻值變化元件，包含：一第一電極，包含一金屬元素；一第二電極，包含一n型半導體；及一第一層，形成於該第一電極和該第二電極之間，並包含一半導體元素，該第一層包括一以該金屬元素製成的導體部分，且該導體部分和該第二電極係分開的，其中該第一層包括非晶矽、多晶矽、氧化矽及氮化矽之其一者。
  2. 如申請專利範圍第1項所述之元件，更包含一在該第一層和該第二電極之間形成的第二層，其阻止該導體部分入侵。
  3. 如申請專利範圍第1項所述之元件，更包含一在該第一層和該第二電極之間形成的第二層，且該第二層包括一氧化矽膜、一氧氮化矽膜、和一氮化矽膜之其一者。
  4. 如申請專利範圍第2項所述之元件，其中在該第二層中的該金屬元素之擴散係數小於在該第一層中的該金屬元素之擴散係數。
  5. 如申請專利範圍第2項所述之元件，其中該第二層包含與該第一層相同的材料，但與包含該半導體元素之該第一層的密度、懸空鍵數量、及瑕疵數量之其一者不同。
  6. 一種非揮發性阻值變化元件，包含：一第一電極，包含一金屬元素；一第二電極，包含一n型半導體；及 一第一層，形成於該第一電極和該第二電極之間，並包含一半導體元素，該第一層包括一以該金屬元素製成的導體部分，且該導體部分和該第二電極係分開的，其中該第二電極中所包含之該n型半導體的雜質濃度不大於1×1018 cm-3 。
  7. 如申請專利範圍第6項所述之元件，其中該第一電極中所包含之該金屬元素包括Ag、Co、Ni、Ti、Cu、和Al的至少一者。
  8. 如申請專利範圍第6項所述之元件，更包含：一互連層，形成於該第二電極的表面上，其相對於形成了包含該半導體元素之該第一層的表面；及一第三電極，形成於該互連層的表面上，其相對於形成該第二電極的表面，並包含一n型半導體。
  9. 一種非揮發性阻值變化元件，包含：一第一電極，包含一金屬元素；一第二電極；及一第一層，包含一在該第一電極和該第二電極之間形成的半導體元素，其中該第一層包括非晶矽、多晶矽、氧化矽及氮化矽之其一者，其中藉由施加到該第一電極和該第二電極之間的一重置電壓來進行將一低阻值狀態變成一高阻值狀態的一重置操作，且當將該第一電極和該第二電極之間的電壓從0V換成該重置電壓時，會滿足下列至少一者： (1)在該重置電壓之1/10電壓和該重置電壓之間的電流變化量之最大值不會多於量級，及(2)在0V和該重置電壓之1/2電壓之間的電流變化量之最大值會比在該重置電壓之1/2電壓和該重置電壓之間的電流變化量之最大值小。
  10. 如申請專利範圍第9項所述之元件，其中該第二電極包含一n型半導體。
  11. 如申請專利範圍第9項所述之元件，更包含一在該第一層和該第二電極之間形成的第二層，其中該第一層包括一以該金屬元素製成的導體部分，且該第二層阻止該導體部分侵入。
  12. 如申請專利範圍第10項所述之元件，更包含一在該第一層和該第二電極之間形成的第二層，其中該第二層包括一氧化矽膜、一氧氮化矽膜、和一氮化矽膜之其一者。
  13. 如申請專利範圍第11項所述之元件，其中在該第二層中的該金屬元素之擴散係數小於在該第一層中的該金屬元素之擴散係數。
  14. 如申請專利範圍第11項所述之元件，其中該第二層包含與該第一層相同的材料，但與該第一層的密度、懸空鍵數量、及瑕疵數量之其一者不同。
  15. 一種非揮發性阻值變化元件，包含：一第一電極，包含一金屬元素；一第二電極，包含一n型半導體，其中該第二電極中 所包含之該n型半導體的雜質濃度不大於1×1018 cm-3 ；及一第一層，包含一在該第一電極和該第二電極之間形成的半導體元素，其中藉由施加到該第一電極和該第二電極之間的一重置電壓來進行將一低阻值狀態變成一高阻值狀態的一重置操作，且當將該第一電極和該第二電極之間的電壓從0V換成該重置電壓時，會滿足下列至少一者：(1)在該重置電壓之1/10電壓和該重置電壓之間的電流變化量之最大值不會多於量級，及(2)在0V和該重置電壓之1/2電壓之間的電流變化量之最大值會比在該重置電壓之1/2電壓和該重置電壓之間的電流變化量之最大值小。
  16. 如申請專利範圍第15項所述之元件，其中該第一電極中所包含之該金屬元素包括Ag、Co、Ni、Ti、Cu、和Al之至少一者。
  17. 如申請專利範圍第15項所述之元件，更包含：一互連層，係形成於該第二電極的表面上，其相對於形成該半導體層的表面；及一第三電極，係形成於該互連層的表面上，其相對於形成該第二電極的表面。
  18. 一種非揮發性阻值變化元件，包含：一第一互連層；一第二互連層，其形成以貫穿該第一互連層，且在該 第二互連層中一第一n型半導體層形成於該第一互連層之至少一側上；一第一電極，在該第一互連層和該第二互連層之間形成，並包含一金屬元素；及一第一層，其形成於該第一電極和該第二互連層之間，並包含一半導體元素，該第一層包括一以該金屬元素製成的導體部分，且該導體部分和該第二互連層係分開的，其中該第一層包括非晶矽、多晶矽、氧化矽及氮化矽之其一者。
  19. 如申請專利範圍第18項所述之元件，更包含一第二n型半導體層，係形成於該第二互連層的表面上，其相對於形成該第一n型半導體層的表面。
  20. 一種非揮發性阻值變化元件，包含：一第一電極，包含一金屬元素；一第二電極，包含一n型半導體；一在該第一電極和該第二電極之間形成的第一層，該第一層包括一以包括於該第一電極中的該金屬元素製成的導體部分，一在該第一層和該第二電極之間形成的第二層，其阻止該導體部分入侵，其中包括於該第一層中的該導體部分和該第二電極係分開的，其中該第一層係以一絕緣材料製成，且該導體部分、 該第一層以及該第二電極形成金屬-絕緣體-矽(MIS)結構。
  21. 如申請專利範圍第20項所述之元件，其中該第一層包括非晶矽、多晶矽、氧化矽及氮化矽之其一者。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102073425B1 (ko) * 2012-02-06 2020-02-04 아이엠이씨 브이제트더블유 자가 절연되는 전도성 브리지 메모리 장치
JP5937033B2 (ja) * 2013-03-22 2016-06-22 株式会社東芝 半導体装置、半導体装置の製造方法、および半導体装置の製造装置
US9018068B2 (en) * 2013-04-24 2015-04-28 Intermolecular, Inc. Nonvolatile resistive memory element with a silicon-based switching layer
US9000407B2 (en) * 2013-05-28 2015-04-07 Intermolecular, Inc. ReRAM materials stack for low-operating-power and high-density applications
JP6273184B2 (ja) 2014-09-03 2018-01-31 東芝メモリ株式会社 抵抗変化型記憶装置及びその製造方法
JP6386349B2 (ja) * 2014-11-19 2018-09-05 東芝メモリ株式会社 不揮発性記憶装置
JP2018163987A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US11532786B2 (en) * 2018-11-16 2022-12-20 Tetramem Inc. Large-scale crossbar arrays with reduced series resistance

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050247921A1 (en) * 2004-04-28 2005-11-10 Samsung Electronics Co., Ltd. Memory device using multi-layer with a graded resistance change
US20070292950A1 (en) * 2004-06-10 2007-12-20 Bijl Jacob J Support for Cultivating Biological Material
US20110049463A1 (en) * 2009-08-28 2011-03-03 Kabushiki Kaisha Toshiba Nonvolatile memory device and method of fabricating the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004281913A (ja) * 2003-03-18 2004-10-07 Sharp Corp 抵抗変化機能体およびその製造方法
JP4608875B2 (ja) * 2003-12-03 2011-01-12 ソニー株式会社 記憶装置
JP4783070B2 (ja) * 2005-06-24 2011-09-28 シャープ株式会社 半導体記憶装置及びその製造方法
US20070008865A1 (en) * 2005-07-08 2007-01-11 Nanochip, Inc. High density data storage devices with polarity-dependent memory switching media
KR20070075812A (ko) * 2006-01-16 2007-07-24 삼성전자주식회사 스토리지 노드에 비정질 고체 전해질층을 포함하는 저항성메모리 소자
KR101275800B1 (ko) 2006-04-28 2013-06-18 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
KR101159075B1 (ko) * 2006-06-27 2012-06-25 삼성전자주식회사 ｎ+ 계면층을 구비한 가변 저항 랜덤 액세스 메모리 소자
KR100738116B1 (ko) 2006-07-06 2007-07-12 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
US10134985B2 (en) * 2006-10-20 2018-11-20 The Regents Of The University Of Michigan Non-volatile solid state resistive switching devices
JP2009141225A (ja) * 2007-12-07 2009-06-25 Sharp Corp 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置
US8097902B2 (en) * 2008-07-10 2012-01-17 Seagate Technology Llc Programmable metallization memory cells via selective channel forming
JP2010165950A (ja) 2009-01-16 2010-07-29 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
CN101872836A (zh) * 2009-04-22 2010-10-27 中国科学院微电子研究所 一种电阻式非易失存储器件及其制作方法
JP2010287683A (ja) * 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP2011014640A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置
JP4908555B2 (ja) 2009-08-05 2012-04-04 株式会社東芝 情報記録再生装置
JP5543819B2 (ja) 2010-03-26 2014-07-09 株式会社東芝 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置
US8558212B2 (en) * 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
US8487289B2 (en) * 2010-10-06 2013-07-16 Hewlett-Packard Development Company, L.P. Electrically actuated device
JP5547111B2 (ja) 2011-02-15 2014-07-09 株式会社東芝 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050247921A1 (en) * 2004-04-28 2005-11-10 Samsung Electronics Co., Ltd. Memory device using multi-layer with a graded resistance change
US20070292950A1 (en) * 2004-06-10 2007-12-20 Bijl Jacob J Support for Cultivating Biological Material
US20110049463A1 (en) * 2009-08-28 2011-03-03 Kabushiki Kaisha Toshiba Nonvolatile memory device and method of fabricating the same

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