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TW202145535A - 半導體記憶體結構及其形成方法 - Google Patents

半導體記憶體結構及其形成方法 Download PDF

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TW202145535A TW109116707A TW109116707A TW202145535A TW 202145535 A TW202145535 A TW 202145535A TW 109116707 A TW109116707 A TW 109116707A TW 109116707 A TW109116707 A TW 109116707A TW 202145535 A TW202145535 A TW 202145535A
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Abstract

本發明實施例提供一種半導體記憶體結構的形成方法，包括：形成隔離結構包圍主動區於基板之中；形成第一溝槽以分隔主動區為第一主動區及第二主動區；形成位元線於第一溝槽之底部；形成字元線以包圍第一主動區及第二主動區，且位於位元線之上；自對準形成接點於第一主動區及第二主動區之頂部；以及形成電容於接點之上。

Description

半導體記憶體結構及其形成方法
本發明實施例係有關於一種半導體記憶體裝置，且特別有關於一種環繞閘極(gate all around，GAA)結構及其形成方法。
半導體積體電路產業經歷快速成長。積體電路設計與材料的科技發展生產了數世代的積體電路，其中每個世代具備比上個世代更小及更複雜的電路。在積體電路發展的進程中，幾何尺寸逐漸縮小。
隨著積體電路尺寸縮小，動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)密度增加，此時次臨界漏電流(sub-threshold leakage)、閘極引發汲極漏電流(Gate induce drain leakage，GIDL)、以及字元線與字元線之間的漏電流可能隨之增加，而造成滯留時間(retention time)的損失。
雖然現有的動態隨機存取記憶體對於原目的來說已經足夠，其並非在各個面向皆令人滿意。舉例來說，漏電流造成滯留時間的損失仍需被改善。
本發明一些實施例提供一種半導體記憶體結構的形成方法，包括：形成隔離結構包圍主動區於基板之中；形成第一溝槽以分隔主動區為第一主動區及一第二主動區；形成位元線於第一溝槽之底部；形成字元線以包圍第一主動區及第二主動區，且位於位元線之上；自對準形成接點於第一主動區及第二主動區之頂部；以及形成電容於接點之上。
本發明實施例亦提供一種半導體記憶體結構，包括：隔離結構，包圍第一主動區及第二主動區，位於基板之上；位元線，位於第一主動區及第二主動區之間的隔離結構之下；字元線，包圍第一主動區及第二主動區，且位於位元線之上；接點，位於第一主動區及第二主動區之上，且直接接觸第一主動區及第二主動區；以及電容，位於接點之上。
本發明實施例係提供一種動態隨機存取記憶體，其具有埋藏位元線，此結構可阻斷字元線之間的漏電流。環繞閘極結構可降低因短通道效應所造成的次臨界漏電流，而閘極未與源極/汲極區域重疊亦可降低閘極引發汲極漏電流。在位元線下方形成井區，可減少位元線之間的漏電流。此外，以自對準方式形成主動區上方的接點，可減少光罩及製程。所形成的電容以蜂巢狀方式排列可增加記憶體密度。
第1圖係根據一些實施例繪示出半導體記憶體結構100之透視圖。第2A-2G、2H-1、2I-2L、2M-1圖係根據一些實施例繪示出形成半導體記憶體結構100之各階段剖面圖。第2A-2G、2H-1、2I-2L、2M-1圖繪示出第1圖中沿線2-2而得的半導體記憶體結構100的剖面圖。如第1圖所示，半導體記憶體結構100包括基板102，其上形成第一主動區104a及第二主動區104b。位元線106埋藏於第一主動區104a及第二主動區104b之間，其下以半導體材料層108與基板102相接，且其上以隔離材料110分隔第一主動區104a及第二主動區104b。字元線112包圍第一主動區104a及第二主動區104b以形成環繞閘極結構，且源極/汲極區域114分別位於字元線112之上及之下。電容116位於第一主動區104a及第二主動區104b之上。
如第1及2A圖所繪示，提供基板102。基板102可為半導體基板，其可包括元素半導體，例如矽(Si)、鍺(Ge)等；化合物半導體，例如氮化鎵(GaN)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)等；合金半導體，例如矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)、磷砷銦鎵合金(GaInAsP)、或上述之組合。此外，基板102也可以是絕緣層上覆半導體(semiconductor on insulator，SOI)。
根據一些實施例，如第2A圖所繪示，毯覆性地摻雜基板102，在基板102中形成具有第一導電類型的井區118，並在井區118上方形成具有第一導電類型的第一摻雜區120a，以及具有第二導電類型的第二摻雜區120b，且第一導電類型與第二導電類型不同。在一些實施例中，第二摻雜區120b位於兩第一摻雜區120a之間。在一些實施例中，第一導電類型為N型。在一些實施例中，第一導電類型為P型。N型摻質可包括磷、砷、氮、銻離子、或上述之組合。P型摻質可包括硼、鎵、鋁、銦、三氟化硼離子(BF3 + )、或前述之組合。
接著，如第2A圖所繪示，形成一頂層122於基板102之上，並形成一墊層124於頂層122之上。頂層122可作為基板102及墊層124之間的緩衝層，墊層124可作為後續平坦化製程的蝕刻停止層。在一些實施例中，頂層122為氧化物例如氧化矽。墊層124可為SiN、SiCN、SiOC、SiOCN、其他可用的材料，或上述之組合。SiN可隔離，且可做為後續蝕刻的停止層。可以沉積製程、旋轉塗佈製程、濺鍍製程、或上述之組合形成頂層122及墊層124。
接著，如第2A圖所繪示，以圖案化製程例如微影及蝕刻製程形成溝槽126以定義主動區104。在一些實施例中，溝槽126包圍主動區104。圖案化製程可包括塗佈光阻128 (例如旋轉塗佈)、軟烤(soft baking)、罩幕對準、曝光圖案、曝光後烘烤、顯影光阻128、清洗及乾燥(例如硬烤(hard baking))、其他合適的技術、或上述之組合。
在一些實施例中，井區118位於主動區104下部的基板102中。在一些實施例中，溝槽126的底表面突出低於井區118的下表面。
接著，如第2B圖所繪示，在溝槽126的側壁及底表面順應性地形成襯層130。襯層130可用以保護主動區104，使其在後續製程中(例如退火或蝕刻製程中)不受損害。在一些實施例中，襯層130以氧化物例如氧化矽製成。
接著，如第2B圖所繪示，在溝槽126中形成隔離結構110a。隔離結構110a可以氮化矽、氧化矽、其他介電材料、或上述之組合製成。在一些實施例中，基板102不同區域中的隔離結構110a以不同材料分別製成。舉例而言，基板102中不同面積大小的溝槽126以不同的隔離結構材料填充。之後，平坦化隔離結構110a以露出墊層124的頂表面(未繪示)。可以化學機械研磨(chemical mechanical polishing ，CMP)製程平坦化隔離結構110a。
接著，如第2B圖所繪示，移除墊層124。在一些實施例中，以濕蝕刻製程或乾蝕刻製程移除墊層124，濕蝕刻製程可包括使用磷酸(H3 PO4 )蝕刻溶液。
接著，如第2C圖所繪示，以圖案化製程及蝕刻製程在主動區104中形成溝槽132。在一些實施例中，溝槽132將主動區104分隔為第一主動區104a及第二主動區104b。其中，溝槽132的底表面位於井區118之中。形成溝槽132的製程與形成溝槽126的製程類似或相同，此處不重述。
接著，如第2D圖所繪示，在溝槽132的側壁及底表面、頂層122的上表面、及隔離結構110a的上表面順應性地形成阻障層134。在一些實施例中，阻障層134以氮化物例如SiN、SiCN、SiOC、SiOCN製成。SiN可做為後續所形成的位元線中金屬例如鎢的阻障層。在一些實施例中，阻障層134與隔離結構110a以相同材料製成。接著，以圖案化製程例如微影及蝕刻製程去除溝槽132底表面上的阻障層134以及部分頂層122上表面上的阻障層134，以露出溝槽132底部的基板102及部分的頂層122。蝕刻製程可包括乾蝕刻製程(例如反應離子蝕刻、非等向性電漿蝕刻、或上述之組合)。
接著，如第2E圖所繪示，在溝槽132的底部沉積半導體材料層108。在一些實施例中，半導體材料層108的底部位於井區118之中。在一些實施例中，半導體材料層108包括多晶矽(polysilicon)。多晶矽可與後續所形成的位元線中的Ti形成矽化鈦(Titanium silicide)以降低阻值、或上述之組合。然後，可進行蝕刻製程回蝕半導體材料層108至想要的高度。
之後，根據一些實施例，如第2E圖所繪示，形成位元線106於溝槽132中的半導體材料層108之上。在一些實施例中，位元線106及半導體材料層108位於溝槽132之底部。在一些實施例中，位元線106包括阻障層106a及導電層106b。在形成導電層106b之前，可於溝槽132的側壁及底部形成阻障層106a，以防止導電材料擴散至第一主動區104a及第二主動區104b。阻障層106a的材料可為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、其他合適的材料、或上述之組合。導電層106b包括金屬材料(例如鎢、鋁、或銅)、金屬合金、其他合適的材料、或上述之組合。
接著，進行蝕刻製程回蝕導電層106b阻障層106a及至想要的高度以形成位元線106。在一些實施例中，位元線106的上表面低於較低的第一摻雜區120a的上表面。在一些實施例中，半導體材料層108位於井區118及位元線106之間，且直接接觸井區118及位元線106。
在一些實施例中，部分井區118位於位元線106之下，且位元線106下方半導體材料層108的底部位於井區118之中。如此一來，井區118及隔離結構110a可減少鄰近位元線106之間的漏電流。
接著，如第2F圖所繪示，以隔離材料110b填充溝槽132。因此，位元線106位於隔離材料110b之下。在一些實施例中，隔離材料110b及隔離結構110a以相同的材料製成。因此，可將隔離材料110b及隔離結構110a視為同一隔離結構110，其包圍第一主動區104a及第二主動區104b。在一些實施例中，隔離材料110b及隔離結構110a包括氮化物例如SiN、SiCN、SiOC、SiOCN。SiN可做為位元線106中金屬例如鎢的阻障層。填充隔離材料110b的製程與隔離結構110a的製程類似或相同，此處不重述。
接著，如第2G圖所繪示，以圖案化製程例如微影及蝕刻製程形成字元線112。首先，進行蝕刻製程以去除頂層122上方的隔離材料110b以及頂層122。更進一步蝕刻第一主動區104a及第二主動區104b側壁上的部分隔離結構110，使得在第一主動區104a及第二主動區104b與隔離結構110之間形成溝槽136。在一些實施例中，溝槽136包圍第一主動區104a及第二主動區104b。在一些實施例中，如第2G圖所繪示，溝槽136的底部與第二摻雜區120b的底部齊平，且隔離結構110突出於第一主動區104a及第二主動區104b的上表面之上。可使用蝕刻製程例如濕蝕刻製程、乾蝕刻製程、其他合適的技術、或上述之組合形成溝槽136。
接著，如第2H-1圖所繪示，在溝槽136中形成字元線112。在一些實施例中，字元線112包括閘極介電層112a、阻障層112b、及導電層112c。其中，閘極介電層112a位於第一主動區104a及第二主動區104b的部分側壁上，阻障層112b順應性地形成於溝槽136之中第一主動區104a、第二主動區104b、及隔離結構110的表面上，並以導電層112c填充溝槽136之中阻障層112b之間的空間。在一些實施例中，如第2H-1圖所繪示，字元線112位於埋藏的位元線106之上。
在一些實施例中，閘極介電層112a可包括氧化矽、氮化矽、或氮氧化矽、高介電常數(high-k)(亦即介電常數大於3.9)之介電材料例如HfO2 、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 、BaTiO3 、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba、Sr)TiO3 、Al2 O3 、或上述之組合。形成字元線112的阻障層112b及導電層112c的製程與形成位元線106的阻障層106a及導電層106b的製程類似或相同，此處不重述。
第2H-2圖為第2H-1圖中半導體記憶體結構100的上視圖。如第2H-2圖所繪示，字元線112包圍第一主動區104a及第二主動區104b而形成環繞閘極結構。如此一來，可增加字元線112與通道區的接觸面積，降低因短通道效應而造成的次臨界漏電流。
應注意的是，為分辨起見，第2H-2圖中以不同樣式繪製第一主動區104a及第二主動區104b。然而，第一主動區104a與第二主動區104b的結構及材料相同。
根據一些實施例，如第2H-1圖所繪示，在填充導電層112c之後，進行蝕刻製程回蝕閘極介電層112a、阻障層112b、及導電層112c以露出第一主動區104a及第二主動區104b的頂部。如第2H-1圖所繪示，字元線112的上表面及下表面分別與第二摻雜區120b的上表面及下表面齊平。因此，在字元線112所包圍的第一主動區104a及第二主動區104b中形成通道區138，其具有第二導電類型。而在通道區138之上及之下從字元線112所露出的第一主動區104a及第二主動區104b形成源極/汲極區域114，其位於第一摻雜區120a的範圍，而具有第一導電類型。由於字元線112並未與源極/汲極區域114重疊，因此可降低閘極引發汲極漏電流。此外，因位元線106埋藏於字元線112之間隔離結構110的下方，鄰近字元線112以隔離結構110相隔，因此，可降低字元線112之間的漏電流。
接著，如第2I-2J圖所繪示，以隔離材料110填充溝槽136，並進行平坦化製程如化學機械研磨製程蝕刻隔離材料110，以露出第一主動區104a及第二主動區104b的頂表面。
此後，如第2K圖所繪示，以蝕刻製程回蝕第一主動區104a及第二主動區104b的頂部以形成凹槽140。蝕刻製程可包括乾蝕刻製程(例如反應離子蝕刻、非等向性電漿蝕刻)、濕蝕刻製程、或上述之組合。
接著，選擇性地在第一主動區104a及第二主動區104b的頂部形成金屬半導體化合物層(未繪示)。金屬半導體化合物層可降低源極/汲極區域114與後續形成的接點之間的阻值。金屬半導體化合物層可包括TiSi2 、NiSi、CoSi、其他合適的材料、或上述之組合。可先在源極/汲極區域114上形成金屬層，再以退火製程使金屬層與源極/汲極區域114反應而產生金屬半導體化合物層。此後，以蝕刻製程移除未反應的金屬層，而留下金屬半導體化合物層。
此後，如第2L圖所繪示，在凹槽140中形成接點142。在一些實施例中，接點142包括阻障層142a及導電材料142b。如第2L圖所繪示，接點142的底表面低於隔離結構110的頂表面。在一些實施例中，接點142位於第一主動區104a及第二主動區104b之上，且與第一主動區104a及第二主動區104b的源極/汲極區域114直接接觸。
形成接點142的阻障層142a及導電材料142b的材料與製程與形成位元線106的阻障層106a及導電層106b的材料與製程類似或相同，此處不重述。藉由第2K-2L圖的方法，可自對準形成接點142於第一主動區104a及第二主動區104b之上，而不需要額外的光罩及圖案化製程。
接著，如第2M-1圖所繪示，形成介電層144於第一主動區104a、第二主動區104b及隔離結構110之上。接著，以圖案化製程例如微影及蝕刻製程在介電層144中形成溝槽(未繪示)。在一些實施例中，介電層144中的溝槽對準接點142。
接著，在介電層144中的溝槽形成電容116。因此，形成了電容116於接點142之上。電容116可包括底電極、頂電極、及夾於其中的介電質(未繪示)。底電極及頂電極可包括TiN、TaN、TiAlN、TiW、WN、Ti、Au、Ta、Ag、Cu、AlCu、Pt、W、Ru、Al、Ni、金屬氮化物、其他合適的電極材料、或上述之組合。介電質可包括高介電常數介電材料例如HfO2 、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 、BaTiO3 、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba、Sr)TiO3 、Al2 O3 、或上述之組合。
第2M-2圖為第2M-1圖中半導體記憶體結構100的上視圖。如第2M-2圖所繪示，位元線106將主動區104分隔為第一主動區104a及第二主動區104b，鄰近的第一主動區104a及第二主動區104b大抵上平行排列。於第一主動區104a及第二主動區104b上形成了電容116。在一些實施例中，如第2M-1圖所繪示，電容116為蜂巢狀排列。如此一來，可增加電容116的密度。
如上所述，藉由以埋藏式位元線分隔主動區，可降低字元線之間的漏電流。環繞閘極結構可增加字元線與通道區的接觸面積，降低因短通道效應而造成的次臨界漏電流。位元線下方的井區及隔離結構可降低相鄰位元線之間的漏電流。字元線未與源極/汲極結構重疊可降低閘極引發汲極漏電流。降低漏電流可改善滯留時間的損失。此外，可自對準形成主動區上方的接點，而不需額外的光罩及製程。以此方法形成的電容為蜂巢狀排列，可增加電容的密度。
第3圖係根據其他一些實施例繪示出半導體記憶體結構200的上視圖。其中與前述實施例相同或相似的製程或元件將沿用相同的元件符號，其詳細內容將不再贅述。與前述實施例的差別在於，如第3圖所示，鄰近的第一主動區104a及第二主動區104b大抵上垂直排列。亦即，在一些實施例中，鄰近的第一主動區104a及第二主動區104b之夾角θ介於約80度至約100度之範圍。換言之，鄰近的主動區104之間的夾角θ介於約80度至約100度之範圍。此外，在一些實施例中，第一主動區104a及第二主動區104b之連線與位元線的夾角θ1介於約20度至約40度的範圍。
藉由以圖案化製程定義主動區104的圖案，再由位元線106分隔主動區104為第一主動區104a及第二主動區104b，可決定形成於第一主動區104a及第二主動區104b之上電容116的分布圖案。在一些實施例中，如第3圖所示，電容116平行排列。因此，可視製程及設計需求採用不同的主動區104的圖案。
綜上所述，藉由以埋藏式位元線分隔主動區，可降低字元線之間的漏電流。環繞閘極結構可降低因短通道效應而造成的次臨界漏電流。位元線下方的井區及隔離結構可降低鄰近位元線之間的漏電流。字元線未與源極/汲極結構重疊可降低閘極引發汲極漏電流。降低漏電流可改善滯留時間的損失。此外，自對準形成主動區上方的接點可減少額外的光罩及製程。並可視製程及設計需求採用不同的主動區圖案，以形成不同的電容排列。
100,200:半導體記憶體結構 102:基板 104:主動區 104a:第一主動區 104b:第二主動區 106:位元線 106a:阻障層 106b:導電層 108:半導體材料層 110:隔離結構 110a:隔離結構 110b:隔離材料 112:字元線 112a:閘極介電層 112b:阻障層 112c:導電層 114:源極/汲極區域 116:電容 118:井區 120a:第一摻雜區 120b:第二摻雜區 122:頂層 124:墊層 126:溝槽 128:光阻 130:襯層 132:溝槽 134:阻障層 136:溝槽 138:通道區 140:凹槽 142:接點 142a:阻障層 142b:導電材料 144:介電層 2-2:線 θ:夾角 θ1:夾角
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。 第1圖係根據一些實施例繪示出半導體記憶體結構之透視圖。 第2A-2G、2H-1、2I-2L、2M-1圖係根據一些實施例繪示出形成半導體記憶體結構之各階段剖面圖。 第2H-2、2M-2圖係根據一些實施例繪示出半導體記憶體結構之上視圖。 第3圖係根據另一些實施例繪示出半導體記憶體結構之上視圖。
100:半導體記憶體結構
102:基板
104a:第一主動區
104b:第二主動區
106:位元線
108:半導體材料層
110a:隔離結構
110b:隔離材料
112:字元線
114:源極/汲極區域
116:電容
118:井區
120a:第一摻雜區
120b:第二摻雜區
130:襯層
138:通道區
142:接點
144:介電層
2-2:線

Claims (10)

  1. 一種半導體記憶體結構的形成方法，包括： 形成一隔離結構包圍一主動區於一基板之中； 形成一第一溝槽以分隔該主動區為一第一主動區及一第二主動區； 形成一位元線於該第一溝槽之一底部； 形成一字元線以包圍該第一主動區及該第二主動區，且位於該位元線之上； 自對準形成一接點於該第一主動區及該第二主動區之上；以及 形成一電容於該接點之上。
  2. 如請求項1之半導體記憶體結構的形成方法，更包括： 在形成該第一溝槽之後，順應性地形成一阻障層於該第一溝槽的一側壁及一底表面； 移除該第一溝槽之該底表面上的該阻障層； 沉積一半導體材料層於該第一溝槽之該底部；以及 形成該位元線於該溝槽中的該半導體材料層之上。
  3. 如請求項1之半導體記憶體結構的形成方法，更包括： 在形成該位元線後，以一隔離材料填充該第一溝槽，其中該隔離材料與該隔離結構以相同材料製成; 回蝕該隔離材料及該隔離結構以形成一第二溝槽包圍該第一主動區及該第二主動區； 在該第二溝槽中形成該字元線； 在形成該字元線後，以該隔離材料填充該第二溝槽； 平坦化該隔離材料以露出該第一主動區及該第二主動區的一上表面； 回蝕該第一主動區及該第二主動區以形成一凹槽；以及 填入一導電材料於該凹槽中以形成該接點。
  4. 如請求項3之半導體記憶體結構的形成方法，其中形成該字元線包括： 在該第二溝槽中的該第一主動區及該第二主動區的一側壁上形成一閘極介電層； 順應性地形成一阻障層於該第二溝槽之中； 以一導電層填充該第二溝槽；以及 回蝕該閘極介電層、該阻障層，及該導電層以露出該第一主動區及該第二主動區的一頂部。
  5. 如請求項1之半導體記憶體結構的形成方法，更包括： 毯覆性地摻雜該第一主動區及該第二主動區之一下部，以形成具一第一導電類型的一井區; 摻雜該第一主動區及該第二主動區，使從該字元線露出的該第一主動區及該第二主動區具有一第一導電類型，且該字元線包圍的該第一主動區及該第二主動區具有一第二導電類型， 其中該第一導電類型與該第二導電類型不同。
  6. 一種半導體記憶體結構，包括： 一隔離結構，包圍一第一主動區及一第二主動區，位於一基板之上； 一位元線，位於該第一主動區及該第二主動區之間的該隔離結構之下； 一字元線，包圍該第一主動區及該第二主動區，且位於該位元線之上； 一接點，位於該第一主動區及該第二主動區之上，且直接接觸該第一主動區及該第二主動區；以及 一電容，位於該接點之上。
  7. 如請求項6之半導體記憶體結構，其中該第一主動區及該第二主動區更包括： 一通道區，被該字元線包圍；以及 一對源極/汲極區域，分別位於該通道區之上及之下， 其中該對源極/汲極區域具有一第一導電類型，該通道區具有一第二導電類型，且該第一導電類型與該第二導電類型不同，其中該接點直接接觸該對源極/汲極區域，且該接點的底表面低於該隔離結構的頂表面。
  8. 如請求項6之半導體記憶體結構，更包括： 一阻障層，位於該位元線及該第一主動區及該第二主動區之間， 其中該阻障層與該隔離結構以相同材料製成; 一井區，位於該第一主動區及該第二主動區之下部，且部分位於該位元線之下；以及 一半導體材料層，位於該井區及該位元線之間，且直接接觸該井區及該位元線。
  9. 如請求項6之半導體記憶體結構，其中該字元線包括： 一閘極介電層，形成於該第一主動區及該第二主動區的一側壁上； 一阻障層，順應性地形成於該第一主動區、該第二主動區、及該隔離結構的表面上； 一導電層，位於該阻障層之間。
  10. 如請求項6之半導體記憶體結構，其中於一上視圖中該第一主動區及該第二主動區與鄰近之該第一主動區及該第二主動區大抵上垂直排列。
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