RU2212101C1 - Noise-immune recurrent-code encoder - Google Patents
Noise-immune recurrent-code encoder Download PDFInfo
- Publication number
- RU2212101C1 RU2212101C1 RU2002107166A RU2002107166A RU2212101C1 RU 2212101 C1 RU2212101 C1 RU 2212101C1 RU 2002107166 A RU2002107166 A RU 2002107166A RU 2002107166 A RU2002107166 A RU 2002107166A RU 2212101 C1 RU2212101 C1 RU 2212101C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- code
- information part
- codeword
- modulo
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
Description
Изобретение относится к области техники связи и может быть использовано в системах передачи данных, а также в системах телеизмерения и телеуправления для передачи информации без предварительного фазирования. The invention relates to the field of communication technology and can be used in data transmission systems, as well as in telemetry and telecontrol systems for transmitting information without prior phasing.
Кодек или кодирующее и декодирующее устройства, описанные в настоящей заявке, применимы для кодирования и декодирования линейных циклических помехоустойчивых кодов. Помимо кодирования и декодирования информации осуществляется также цикловая синхронизация помехоустойчивого кода. Причем синхронизирующие признаки передаются словами помехоустойчивого кода и для синхронизации не требуется передача дополнительных синхронизирующих символов, а используется избыточность самого помехоустойчивого кода. После установления синхронизации, признаки синхронизации снимаются с помехоустойчивого кода, не уменьшая корректирующую способность кода. The codec or encoding and decoding devices described in this application are applicable for encoding and decoding linear cyclic error-correcting codes. In addition to encoding and decoding information, cyclic synchronization of the error-correcting code is also carried out. Moreover, the synchronizing signs are conveyed by the words of the error-correcting code, and for synchronization, the transmission of additional synchronizing symbols is not required, but the redundancy of the error-correcting code itself is used. After the establishment of synchronization, the signs of synchronization are removed from the error-correcting code, without reducing the corrective ability of the code.
При этом актуальной является задача сокращения количества операций при синхронизации, а также кодировании и декодировании помехоустойчивого кода и упрощение кодека. In this case, the urgent task is to reduce the number of operations during synchronization, as well as coding and decoding of error-correcting code and simplifying the codec.
Известен кодек циклического помехоустойчивого кода, содержащий на передающей стороне формирователь информационной части кодового слова, состоящий из регистра сдвига, соединенного с сумматором по модулю два, и формирователь синхронизирующей части кодового слова, причем выходы формирователей соединены с сумматором по модулю два частей кодового слова, а на приемной стороне содержащий двоичный фильтр информационной части кодового слова, состоящий из регистра сдвига, соединенного с сумматорами по модулю два, и дешифратор [1]. A known codec of a cyclic error-correcting code, comprising on the transmitting side a shaper of the information part of the code word, consisting of a shift register connected to the adder modulo two, and the shaper of the synchronizing part of the code word, the outputs of the shapers connected to the adder modulo two parts of the code word, and the receiving side containing a binary filter of the information part of the codeword, consisting of a shift register connected to the adders modulo two, and a decoder [1].
Однако это устройство имеет сложную аппаратную реализацию. However, this device has a complex hardware implementation.
Наиболее близким к предлагаемому устройству является кодек помехоустойчивого кода (прототип), содержащий на передающей стороне формирователь информационной части кодового слова, состоящий из регистра сдвига, соединенного с сумматором по модулю два, и формирователь синхронизирующей части кодового слова, причем выходы формирователей соединены с сумматором по модулю два частей кодового слова, а на приемной стороне содержащий двоичный фильтр информационной части кодового слова, состоящий из регистра сдвига, соединенного с сумматорами по модулю два, и накопитель, блок коррекции ошибок, дешифратор, при этом накопитель подключен к выходу сумматора по модулю два двоичного фильтра, а выход дешифратора соединен с управляющим входом блока коррекции ошибок [2]. Closest to the proposed device is a codec error-correcting code (prototype), containing on the transmitting side the shaper of the information part of the code word, consisting of a shift register connected to the adder modulo two, and the shaper of the synchronizing part of the code word, the outputs of the shapers connected to the adder modulo two parts of the codeword, and on the receiving side containing a binary filter of the information part of the codeword, consisting of a shift register connected to the adders modulo two and the drive block error correction decoder, wherein the drive is connected to the output of the adder modulo two binary filter, and the output of the decoder is connected to the control input of the error correction unit [2].
Недостатком этого устройства является высокая сложность, поскольку для выделения информационной и синхронизирующей частей кода требуется дополнительное количество операций и значительные аппаратные затраты при реализации. The disadvantage of this device is its high complexity, because the allocation of information and synchronizing parts of the code requires an additional number of operations and significant hardware costs during implementation.
Цель предлагаемого изобретения - упрощение кодека циклического помехоустойчивого кода за счет того, что информационная и синхронизирующая части кодового слова разделены и для их выделения не требуется дополнительных операций, а значит и устройств. The purpose of the invention is to simplify the codec of a cyclic error-correcting code due to the fact that the information and synchronizing parts of the code word are separated and no additional operations, and hence devices, are required for their isolation.
Для достижения цели предложен кодек помехоустойчивого кода, содержащий на передающей стороне формирователь информационной части кодового слова, состоящий из регистра сдвига, соединенного с сумматором по модулю два, и формирователь синхронизирующей части кодового слова, причем выходы формирователей соединены с сумматором по модулю два частей кодового слова, а на приемной стороне содержащий двоичный фильтр информационной части кодового слова, состоящий из регистра сдвига, соединенного с сумматорами по модулю два, и накопитель, блок коррекции ошибок, дешифратор, при этом накопитель подключен к выходу сумматора по модулю два двоичного фильтра, а выход дешифратора соединен с управляющим входом блока коррекции ошибок. Новым является то, что на передающей стороне введен переключатель, первый вход которого подключен к выходу сумматора по модулю два частей кодового слова, а второй вход подключен к выходу формирователя информационной части кодового слова, на приемной стороне введен регистр информационной части кодового слова, вход которого подключен к выходу регистра сдвига двоичного фильтра, при этом выходы накопителя подключены к входам дешифратора и блока коррекции ошибок, выходы которого соединены с инвертирующими входами регистра информационной части кодового слова. To achieve the goal, a noiseless codec is proposed, comprising on the transmitting side a shaper of the information part of the codeword, consisting of a shift register connected to the adder modulo two, and a shaper of the synchronizing part of the code word, the outputs of the shapers connected to the adder modulo two parts of the code word, and on the receiving side, containing a binary filter of the information part of the codeword, consisting of a shift register connected to the adders modulo two, and a drive, block error recovery, a decoder, while the drive is connected to the adder output modulo two binary filters, and the decoder output is connected to the control input of the error correction block. What is new is that a switch is introduced on the transmitting side, the first input of which is connected to the output of the adder modulo two parts of the codeword, and the second input is connected to the output of the generator of the information part of the codeword, the register of the information part of the codeword, the input of which is connected to the output of the shift register of the binary filter, while the outputs of the drive are connected to the inputs of the decoder and the error correction block, the outputs of which are connected to the inverting inputs of the register of the information clock Asti codeword.
На чертеже приведена структурная схема предлагаемого устройства. The drawing shows a structural diagram of the proposed device.
На передающей стороне кодек циклического помехоустойчивого кода (кодирующее устройство) содержит формирователь информационной части кодового слова 1, состоящий из регистра сдвига 2, соединенного с сумматором по модулю два 3, формирователь синхронизирующей части кодового слова 4, сумматор по модулю два частей кодового слова 5 и переключатель 6. On the transmitting side, the cyclic error-correcting codec codec (encoder) contains the generator of the information part of the codeword 1, consisting of a shift register 2 connected to the adder modulo two 3, the generator of the synchronizing part of the codeword 4, the adder modulo two parts of the codeword 5 and a switch 6.
На приемной стороне кодек циклического помехоустойчивого кода (декодирующее устройство) содержит двоичный фильтр 7, состоящий из регистра сдвига 8, соединенного с сумматорами по модулю два 9 и 10, накопитель 11, блок коррекции ошибок 12, регистр информационной части кодового слова 13 и дешифратор 14. On the receiving side, the cyclic error-correcting codec (decoding device) contains a binary filter 7 consisting of a shift register 8 connected to adders modulo two 9 and 10, a drive 11, an error correction block 12, a register of the information part of the codeword 13 and a decoder 14.
Предлагаемое устройство работает следующим образом. The proposed device operates as follows.
На передающей стороне линии связи формирователь информационной части кодового слова 1 генерирует кодовое слово циклического помехоустойчивого кода. С этой целью в цепи обратной связи регистра сдвига 2 включен сумматор по модулю два регистра сдвига 2, включен сумматор по модулю два 3. Отводы регистра сдвига 2 на сумматор по модулю два 3 соответствуют ненулевым коэффициентам образующего многочлена циклического помехоустойчивого кода g(x). On the transmitting side of the communication line, the generator of the information part of the codeword 1 generates a code word of a cyclic error-correcting code. For this purpose, an adder modulo two shift registers 2 is turned on in the feedback register of shift register 2, an adder modulo two 3 is turned on. The taps of shift register 2 to an adder modulo two 3 correspond to nonzero coefficients of the polynomial generating the cyclic error-correcting code g (x).
В начале работы k бит исходной информации записывается в k разрядный регистр сдвига 2. Затем в течение n тактов, где n - блоковая длина кода, осуществляется сдвиг этой информации. При этом в течение первых k тактов на выходе регистра сдвига 2 будут символы исходной информации, а в течение последующих n-k тактов - проверочные символы кода. At the beginning of the work, k bits of the initial information are written into the k bit shift register 2. Then, for n clock cycles, where n is the block length of the code, this information is shifted. In this case, during the first k clock cycles, the output of shift register 2 will contain symbols of the initial information, and during the next n-k clock cycles, there will be code verification symbols.
Переключатель 6 в течение первых k тактов пропускает k символов исходной информации с выхода формирователя информационной части кодового слова 1 в линию связи. В течение последующих n-k тактов осуществляется суммирование на сумматоре по модулю два 5 проверочных символов кода с символами синхронизирующей последовательности. При этом переключатель 6 подключает выход сумматора по модулю два 5 к линии связи. В качестве синхронизирующей последовательности может использоваться любая двоичная последовательность длины n-k символов с хорошими синхронизирующими свойствами, например, последовательность Баркера или последовательность максимальной длины (М - последовательность). Switch 6 during the first k clock passes k characters of the source information from the output of the shaper of the information part of the code word 1 into the communication line. Over the next n-k clocks, the summation is performed on an adder modulo two 5 verification code symbols with symbols of the synchronization sequence. In this case, switch 6 connects the output of the adder modulo two 5 to the communication line. As a synchronization sequence, any binary sequence of length n-k characters with good synchronizing properties can be used, for example, a Barker sequence or a sequence of maximum length (M is a sequence).
Синхронизирующая последовательность генерируется формирователем синхронизирующей части кодового слова 4. Формирователь синхронизирующей части кодового слова 4 может быть выполнен, например, в виде регистра сдвига, имеющего n-k разрядов, в который по сигналу начальной установки записывается постоянная синхронизирующая последовательность. The synchronizing sequence is generated by the generator of the synchronizing part of the code word 4. The generator of the synchronizing part of the code word 4 can be performed, for example, in the form of a shift register having n-k bits into which a constant synchronizing sequence is written according to the initial setting signal.
Таким образом, на выход передающей части кодека поступает n-битное кодовое слово, первые k бит которого составляет исходная информация в неизменном виде, а следующие n-k бит представляют собой сумму по модулю два проверочных символов кодового слова и символов синхронизирующей последовательности. Thus, an n-bit codeword is received at the output of the transmitting part of the codec, the first k bits of which constitute the original information unchanged, and the next n-k bits represent the sum modulo two verification symbols of the code word and symbols of the synchronization sequence.
На приемной стороне кодовые слова поступают на вход двоичного фильтра 7, который содержит регистр сдвига 8 и сумматоры по модулю два 9 и 10, включенные в соответствии с образующим многочленом кода g(x). При этом двоичный фильтр 7 вычисляет синдром циклического помехоустойчивого кода, т. е. сумму по модулю два проверочных символов кода, вычисленных по принятым информационным символам и принятых проверочных символов. При поступлении безошибочного кодового слова синдром кода равен нулю и в результате вычисления синдрома будет получена передаваемая синхронизирующая последовательность. При поступлении на вход слова с ошибками будет вычислена комбинация из некоторого множества двоичных комбинаций, соответствующая сумме ненулевого синдрома кода и синхронизирующей последовательности. On the receiving side, the code words are input to the binary filter 7, which contains a shift register 8 and adders modulo two 9 and 10, included in accordance with the generatrix of the code polynomial g (x). In this case, the binary filter 7 calculates the syndrome of the cyclic error-correcting code, i.e., the sum modulo two code verification symbols calculated from the received information symbols and received verification symbols. Upon receipt of an error-free code word, the code syndrome is equal to zero and as a result of the calculation of the syndrome, a transmitted synchronization sequence will be obtained. When a word with errors arrives at the input, a combination of some set of binary combinations corresponding to the sum of the non-zero code syndrome and the synchronization sequence will be calculated.
Синхронизирующая последовательность с наложенным синдромом с выхода двоичного фильтра 7 поступает в накопитель 11, а информационная последовательность с выхода регистра сдвига 8 - в регистр информационной части кодового слова 13. The synchronizing sequence with the superimposed syndrome from the output of the binary filter 7 enters the drive 11, and the information sequence from the output of the shift register 8 - into the register of the information part of the code word 13.
К накопителю 11 подключен дешифратор 14, настроенный на структуру синхронизирующей последовательности с учетом синдрома кода, соответствующего комбинации ошибок допустимой кратности. При этом допустимая кратность ошибок определяется исправляющей способностью помехоустойчивого кода или минимальным кодовым расстоянием помехоустойчивого кода. Выбор подмножества дешифрируемых ошибок проводится с учетом эффекта размножения канальных ошибок, вызванных прохождением последовательности через двоичный фильтр 7. A decryptor 14 connected to the drive 11 is configured for the structure of the synchronization sequence taking into account the code syndrome corresponding to a combination of errors of admissible multiplicity. In this case, the permissible error rate is determined by the correcting ability of the error-correcting code or the minimum code distance of the error-correcting code. The selection of a subset of decryptable errors is carried out taking into account the effect of the multiplication of channel errors caused by the passage of the sequence through the binary filter 7.
Срабатывание дешифратора 14 свидетельствует о приеме синхронизирующей последовательности с допустимой кратностью ошибок. При этом в регистре информационной части кодового слова 13 будет находиться принятая информация. The operation of the decoder 14 indicates the reception of a synchronizing sequence with an acceptable error rate. In this case, the received information will be in the register of the information part of the codeword 13.
Место расположения ошибок локализуется блоком коррекции ошибок 12 при определении комбинации синдрома кода с наложенной синхронизирующей последовательностью. Блок коррекции ошибок может быть выполнен, например, в виде постоянного запоминающего устройства (ПЗУ), в которое записаны таблицы ошибок. Входом этих таблиц является двоичная комбинация, соответствующая комбинации синдрома с наложенной синхронизирующей последовательностью, а выходом - соответствующая двоичная комбинация ошибок в информационной части кодового слова. The location of the errors is localized by the error correction unit 12 when determining the combination of the code syndrome with the superimposed synchronization sequence. The error correction unit can be performed, for example, in the form of a read-only memory (ROM), in which error tables are recorded. The input of these tables is the binary combination corresponding to the combination of the syndrome with the superimposed synchronizing sequence, and the output is the corresponding binary combination of errors in the information part of the codeword.
Это позволяет произвести исправление ошибочных знаков в регистре информационной части кодового слова 13. Исправление ошибок в регистре информационной части кодового слова 13 осуществляется путем инверсии соответствующих разрядов в принятой информации. This allows the correction of erroneous characters in the register of the information part of the code word 13. Correction of errors in the register of the information part of the code word 13 is carried out by inverting the corresponding digits in the received information.
Далее откорректированная информация поступает на выход кодека. Further, the corrected information is output to the codec.
Наложение синхронизирующей последовательности на кодовые слова придает словам помехоустойчивого кода свойство самосинхронизируемости и не требует введения дополнительной избыточности для целей синхронизации. The superposition of the synchronization sequence on the code words gives the words of the error-correcting code the property of self-synchronization and does not require the introduction of additional redundancy for synchronization purposes.
В предлагаемом изобретении, в отличие от известного устройства, информационная и синхронизирующая части кодового слова разделены между собой, поэтому не требуется дополнительных устройств для выделения информационной части кодового слова. Кроме того, информационная часть кодового слова передается в неизменном виде и отпадает необходимость в специальном формирователе информационной части кодового слова, как в известном устройстве. In the present invention, in contrast to the known device, the information and synchronizing parts of the code word are divided among themselves, therefore, no additional devices are needed to highlight the information part of the code word. In addition, the information part of the code word is transmitted unchanged and there is no need for a special shaper of the information part of the code word, as in the known device.
Достигаемым техническим результатом предлагаемого кодека циклического помехоустойчивого кода является уменьшение его сложности и аппаратных затрат на реализацию. Achievable technical result of the proposed codec cyclic error-correcting code is to reduce its complexity and hardware costs for implementation.
Источники информации
1. Авторское свидетельство СССР 365033, кл. Н 03 К 13/04, опубл. 21.11.73.Sources of information
1. USSR author's certificate 365033, cl. H 03 K 13/04, publ. 11/21/73.
2. Авторское свидетельство СССР 809550, кл. Н 03 К 13/04, опубл. 28.02.81. 2. Copyright certificate of the USSR 809550, cl. H 03 K 13/04, publ. 02/28/81.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2002107166A RU2212101C1 (en) | 2002-03-20 | 2002-03-20 | Noise-immune recurrent-code encoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2002107166A RU2212101C1 (en) | 2002-03-20 | 2002-03-20 | Noise-immune recurrent-code encoder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2212101C1 true RU2212101C1 (en) | 2003-09-10 |
Family
ID=29777560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2002107166A RU2212101C1 (en) | 2002-03-20 | 2002-03-20 | Noise-immune recurrent-code encoder |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2212101C1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2309537C1 (en) * | 2006-04-07 | 2007-10-27 | ЗАО "Региональный научно-исследовательский экспертный центр" | Method for decoding cyclic interference-resistant code |
| RU2340088C2 (en) * | 2006-11-23 | 2008-11-27 | Андрей Николаевич Хмельков | Syndrome decoding method of decoding recurrent code (versions) |
| RU2706171C1 (en) * | 2019-01-25 | 2019-11-14 | Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации | Method for decoding block noise-immune codes based on the criterion of minimum average risk |
| RU2721937C1 (en) * | 2020-01-31 | 2020-05-25 | Валерий Владимирович Золотарев | Method for decoding a noise-immune code |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU365033A1 (en) * | 1971-03-22 | 1972-12-28 | DECODER | |
| SU809550A1 (en) * | 1979-03-12 | 1981-02-28 | Пензенский Завод-Втуз При Заводевэм (Филиал Пензенского Политехни-Ческого Института) | Decoding device |
| EP0200124A3 (en) * | 1985-05-02 | 1990-01-17 | Hitachi, Ltd. | Decoding method and encoder-decoder for cyclic codes |
| RU2007042C1 (en) * | 1991-02-22 | 1994-01-30 | Морозов Андрей Константинович | System for encoding and decoding with error correction |
-
2002
- 2002-03-20 RU RU2002107166A patent/RU2212101C1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU365033A1 (en) * | 1971-03-22 | 1972-12-28 | DECODER | |
| SU809550A1 (en) * | 1979-03-12 | 1981-02-28 | Пензенский Завод-Втуз При Заводевэм (Филиал Пензенского Политехни-Ческого Института) | Decoding device |
| EP0200124A3 (en) * | 1985-05-02 | 1990-01-17 | Hitachi, Ltd. | Decoding method and encoder-decoder for cyclic codes |
| RU2007042C1 (en) * | 1991-02-22 | 1994-01-30 | Морозов Андрей Константинович | System for encoding and decoding with error correction |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2309537C1 (en) * | 2006-04-07 | 2007-10-27 | ЗАО "Региональный научно-исследовательский экспертный центр" | Method for decoding cyclic interference-resistant code |
| RU2340088C2 (en) * | 2006-11-23 | 2008-11-27 | Андрей Николаевич Хмельков | Syndrome decoding method of decoding recurrent code (versions) |
| RU2706171C1 (en) * | 2019-01-25 | 2019-11-14 | Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации | Method for decoding block noise-immune codes based on the criterion of minimum average risk |
| RU2721937C1 (en) * | 2020-01-31 | 2020-05-25 | Валерий Владимирович Золотарев | Method for decoding a noise-immune code |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0157413B1 (en) | Digital communication system including an error correcting encoder/decoder and a scrambler/descrambler | |
| KR100822397B1 (en) | Mapping system for transmission and reception of multiple data types | |
| CA3072857C (en) | Forward error correction with compression coding | |
| EP0103866A2 (en) | Error-correction system for two-dimensional multilevel signals | |
| JP2002043951A (en) | Parallel punctured convolutional encoder | |
| US8281207B2 (en) | Data transmission equipment and generating method for transmission code | |
| US3882457A (en) | Burst error correction code | |
| EP0944963A1 (en) | Shortened fire code error-trapping decoding method and apparatus | |
| US4055832A (en) | One-error correction convolutional coding system | |
| RU2212101C1 (en) | Noise-immune recurrent-code encoder | |
| JP2002506599A (en) | Error correction encoding method and apparatus for high bit rate digital data transmission and corresponding decoding method and apparatus | |
| RU2251210C1 (en) | Noise-immune cyclic code codec | |
| JPH05183447A (en) | Improved error detection coding system | |
| RU2197788C2 (en) | Code-type framing device | |
| RU2254676C2 (en) | Codec for noise immune cyclic code | |
| RU2214678C1 (en) | Process of noise-immune coding and decoding | |
| RU2608872C1 (en) | Method of encoding and decoding block code using viterbi algorithm | |
| KR101459176B1 (en) | Synchro-frame method based on the discrete logarithm | |
| RU2797444C1 (en) | Method for stable code framing with hard and soft decisions | |
| RU2784953C1 (en) | Stable code framing method when applying hard decisions | |
| US20030106013A1 (en) | Architecture for multi-symbol encoding and decoding | |
| JP3240155B2 (en) | Parallel data transmission method and parallel data receiving device | |
| RU1793553C (en) | Device for transmitting and receiving instructions of speed matching | |
| JP2717987B2 (en) | Phase uncertainty elimination method using shortened BCH code | |
| JPH07245630A (en) | High-speed data transmission method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20090321 |