[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20210097640A - 트랜지스터 소자 및 트랜지스터 소자의 세장형 활성 트렌치에서 필드 플레이트를 형성하는 방법 - Google Patents

트랜지스터 소자 및 트랜지스터 소자의 세장형 활성 트렌치에서 필드 플레이트를 형성하는 방법 Download PDF

Info

Publication number
KR20210097640A
KR20210097640A KR1020210011992A KR20210011992A KR20210097640A KR 20210097640 A KR20210097640 A KR 20210097640A KR 1020210011992 A KR1020210011992 A KR 1020210011992A KR 20210011992 A KR20210011992 A KR 20210011992A KR 20210097640 A KR20210097640 A KR 20210097640A
Authority
KR
South Korea
Prior art keywords
field plate
trench
etching process
insulating material
major surface
Prior art date
Application number
KR1020210011992A
Other languages
English (en)
Inventor
마티아스 크로엔키
스테판 테겐
Original Assignee
인피니언 테크놀로지스 오스트리아 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 오스트리아 아게 filed Critical 인피니언 테크놀로지스 오스트리아 아게
Publication of KR20210097640A publication Critical patent/KR20210097640A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

일 실시예에서, 트랜지스터 소자의 세장형 활성 트렌치에 필드 플레이트를 형성하는 방법이 제공된다. 세장형 활성 트렌치는 세장형 활성 트렌치를 라이닝하고 갭을 둘러싸는 제 1 절연 재료와 갭을 채우는 제 1 전도성 재료를 포함한다. 이 방법은 제 1 에칭 공정을 사용하여 제 1 절연 재료의 제 1 부분을 선택적으로 제거하는 단계와, 제 2 에칭 공정을 사용하여 제 1 전도성 재료의 일부를 선택적으로 제거하여 세장형 활성 트렌치의 하부에 필드 플레이트를 형성하는 단계, 및 제 3 에칭 공정을 사용하여 제 1 절연 재료의 제 2 부분을 선택적으로 제거하는 단계를 포함한다. 제 1 에칭 공정, 제 2 에칭 공정 및 제 3 에칭 공정이 이 순서로 수행된다.

Description

트랜지스터 소자 및 트랜지스터 소자의 세장형 활성 트렌치에서 필드 플레이트를 형성하는 방법{TRANSISTOR DEVICE AND METHOD OF FORMING A FIELD PLATE IN AN ELONGATE ACTIVE TRENCH OF A TRANSISTOR DEVICE}
전력 전자 애플리케이션에 사용되는 트랜지스터는 실리콘 반도체 재료로 제작될 수 있다. 일반적인 전력 애플리케이션용 트랜지스터 소자에는 Si CoolMOS®, Si Power MOSFET 및 Si IGBT(Insulated Gate Bipolar Transistor)가 포함된다. 전력 애플리케이션용 트랜지스터 소자는 전하 보상 원리에 기초할 수 있고, 전하 보상을 위한 필드 플레이트를 각각 포함하는 복수의 세장형 트렌치(elongate trench)를 포함하는 활성 셀 필드(active cell field)를 포함할 수 있다. 인접한 트렌치 사이에 형성된 트렌치와 메사는 각각 긴 스트라이프 구조로 구성되어 있다. DE 102011054372B4에는 복수의 트렌치를 포함하는 트랜지스터 구조체의 제조 방법이 개시되어 있고, 해당 트렌치에는 필드 플레이트 위에 위치 결정된 게이트 전극 및 필드 플레이트가 포함된다. 그러나, 이러한 유형의 트랜지스터 소자의 신뢰성을 더욱 향상시키기 위해서는 추가적인 개선이 더 바람직할 것이다.
일 실시예에서 트랜지스터 소자는 제 1 주표면, 셀 필드 및 이 셀 필드를 수평 방향으로 둘러싸는 가장자리 종단 영역(edge termination region)을 구비하는 반도체 기판을 포함한다. 셀 필드는 제 1 주표면에서 반도체 기판으로 연장되는 복수의 세장형 활성 트렌치를 포함하며, 여기서, 필드 플레이트 및 게이트 전극은 각각의 세장형 활성 트렌치에 위치 결정되며, 게이트 전극은 필드 플레이트 위에 배열되고 해당 필드 플레이트와 전기적으로 절연된다. 셀 필드는 또한 적어도 하나의 세장형 메사를 포함하고, 각각의 메사는 이웃하는 세장형 활성 트렌치 사이에 형성된다. 세장형 메사는 드리프트 영역, 드리프트 영역 상의 본체 영역 및 본체 영역 상의 소스 영역으로 이루어진다. 게이트 전극의 하면은 필드 플레이트 위의 위치에서 제 1 주표면으로부터 깊이 d1로 배열되고, 필드 플레이트에 수평 방향으로 인접한 위치에서 제 1 주 표면으로부터 깊이 d2로 배열되며, 여기서, d2>d1 및 d2/d1은 1.005:1 내지 2:1의 범위에 있다.
일부 실시예에서, 게이트 전극의 하면은 2개의 그루브(groove) 사이에 형성된 리지(ridge)로 이루어지는 외형을 포함한다.
일부 실시예에서, 게이트 전극은 수직 방향으로 필드 플레이트 위에서 두께가 d3이고 수직 방향에 대한 경사각에서의 두께가 d4인 절연층에 의해 필드 플레이트로부터 전기적으로 절연되며, 여기서, d3>d4이고 d3/d4는 1.01:1 내지 3:1의 범위에 있다.
일부 실시예에서, 세장형 활성 트렌치는 폭이 wt이고, 여기서, 1,400㎚≤wt≤1,900㎚, 및 필드 플레이트는 폭이 wfp이고, 여기서, 175㎚≤wfp≤325㎚이다.
일부 실시예에서, 게이트 전극의 깊이 d2와 세장형 활성 트렌치(15)의 폭 wt 사이의 비율은 1:2 내지 2:1의 범위, 즉, 1:2≤d2/wt≤2:1일 수 있다.
일부 실시예에서, 가장자리 종단 영역은 가장자리 필드 플레이트를 포함하는 적어도 하나의 세장형 트렌치를 포함하는 가장자리 종단 구조체를 포함한다. 가장자리 필드 플레이트에는 제 1 주표면으로부터 깊이 defp에 위치 결정된 상면이 포함되고, 활성 트렌치 내의 필드 플레이트에는 제 1 주표면으로부터 깊이 dfp에 위치 결정된 상면이 포함되며, defp<dfp이며, 여기서, 0㎚≤defp≤1,500㎚이고 800㎚≤dfp≤1,600㎚이다.
일부 실시예에서, 트랜지스터 소자는 거리 dc만큼 제 1 주표면으로부터 게이트 전극으로 연장되는 게이트 접점을 더 포함하고, dc-d1은 50㎚ 이상이다.
일 실시예에서, 트랜지스터 소자의 세장형 활성 트렌치에 필드 플레이트를 형성하는 방법이 제공된다. 세장형 활성 트렌치는 세장형 활성 트렌치를 라이닝하고 갭을 둘러싸는 제 1 절연 재료 및 갭을 채우는 제 1 전도성 재료를 포함한다. 이 방법은 제 1 에칭 공정을 사용하여 제 1 절연 재료의 제 1 부분을 선택적으로 제거하는 단계와, 제 2 에칭 공정을 사용하여 제 1 전도성 재료의 일부를 선택적으로 제거하여 세장형 활성 트렌치의 하부 부분에 필드 플레이트를 형성하는 단계, 및 제 3 에칭 공정을 사용하여 제 1 절연 재료의 제 2 부분을 선택적으로 제거하는 단계를 포함한다. 제 1 에칭 공정, 제 2 에칭 공정 및 제 3 에칭 공정이 이 순서로 수행된다.
일부 실시예에서, 제 1 에칭 공정 후, 세장형 활성 트렌치의 상부 부분의 측벽은 제 1 절연 재료에 의해 덮힌 채로 유지되고, 제 3 에칭 공정 후, 세장형 활성 트렌치의 상부 부분의 측벽은 제 1 절연 재료로부터 노출된다.
일부 실시예에서, 제 1 에칭 공정을 사용하여 제 1 절연 재료의 제 1 부분을 선택적으로 제거하는 단계는 제 1 절연 재료 및 제 1 전도성 재료의 노출 부분에 제 1 리세스를 형성하는 단계를 포함한다. 제 1 전도성 재료의 노출 부분은 제 1 리세스의 베이스 위로 돌출되고, 제 1 리세스의 측벽으로부터 이격된다. 제 1 전도성 재료의 노출 부분은, 제 2 에칭 공정 동안, 적어도 부분적으로 제거되어 제 1 주표면에 대한 필드 플레이트의 상면의 위치가 설정된다.
일부 실시예에서, 방법은, 제 1 에칭 공정 전에, 초기 에칭 공정을 사용하여 제 1 전도성 재료의 제 1 부분을 제거하는 단계를 더 포함한다. 제 1 주표면에 대한 필드 플레이트의 상면의 위치는 초기 에칭 공정 및 제 2 에칭 공정을 사용하여 설정된다.
일부 실시예에서, 제 1 절연 재료는 제 1 주표면 상에 추가로 위치 결정된다. 제 1 에칭 공정 후에, 반도체 기판의 제 1 주표면은 나머지 제 1 절연 재료에 의해 덮힌 채로 남아 있고, 제 3 에칭 공정 후에, 반도체 기판의 제 1 주표면은 제 1 절연 재료로부터 노출된다.
일부 실시예에서, 방법은, 제 3 에칭 공정 후에, 필드 플레이트를 절연하는 단계와, 트렌치의 측벽 상에 게이트 산화물을 형성하는 단계, 및 세장형 활성 트렌치 내의 절연된 필드 플레이트 위에 게이트 전극을 형성하는 단계를 더 포함한다.
일부 실시예에서, 필드 플레이트를 절연하는 단계는 트렌치의 측벽과 필드 플레이트의 노출 부분의 상면 및 측면 상에 제 2 절연 재료를 형성하는 단계와, 적어도 트렌치 측벽의 상부 부분으로부터 제 2 절연 재료를 제거하여 트렌치의 측벽의 상부 부분을 노출시키는 단계, 및 제 2 절연 재료 및 트렌치의 측벽 상에 게이트 산화물을 형성하는 단계를 포함한다.
일부 실시예에서, 제 2 절연 재료는 필드 플레이트의 노출 부분의 상면 및 측면 상에 비등각으로(non-conformally) 증착되고, 제 2 절연 재료는 2개의 그루브 사이에 형성된 리지를 포함하는 외형으로 이루어진 상면을 포함한다. 그루브의 베이스는 필드 플레이트의 상면보다 제 1 주표면에서 더 깊은 깊이에 위치 결정될 수 있다.
일부 실시예에서, 트랜지스터 소자는 복수의 세장형 활성 트렌치와, 셀 필드를 수평 방향으로 둘러싸며 적어도 하나의 가장자리 종단 트렌치를 포함하는 가장자리 종단 영역을 포함하는 셀 필드를 포함한다. 방법은, 가장자리 종단 영역에서, 단일 에칭 공정을 사용하여 제 1 주표면에 대해 가장자리 종단 트렌치 내의 가장자리 필드 플레이트의 상면 위치를 설정하는 단계를 더 포함하며, 단일 에칭 공정은 제 2 에칭 공정이다.
다음의 상세한 설명을 읽고, 첨부 도면을 보면, 당업자는 추가적인 특징 및 이점을 인식할 것이다.
도면의 요소는 그 축척이 반드시 서로 상대적인 것은 아니다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다. 도시된 다양한 실시예의 특징은 서로 배제되지 않는 한 결합될 수 있다. 예시적인 실시예는 도면에 도시되어 있고, 이하의 상세한 설명에서 상세하게 설명된다.
도 1a는 세장형 트렌치를 포함하는 트랜지스터 소자의 셀 필드의 일부 단면도를 도시한다.
도 1b는 도 1a의 트랜지스터 소자의 트렌치 부분의 확대도를 도시한다.
도 1c는 도 1b의 트렌치의 다른 부분의 단면에 대한 확대도를 도시한다.
도 1d는 도 1a의 트랜지스터 소자의 상면도를 도시한다.
도 2a 내지 도 2i를 포함하는 도 2는 트랜지스터 소자의 세장형 활성 트렌치에 필드 플레이트를 형성하는 방법을 도시한다.
도 3은 트랜지스터 소자의 세장형 활성 트렌치에 필드 플레이트를 형성하는 방법의 흐름도를 도시한다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시적으로 도시한 첨부 도면이 참조된다. 이와 관련하여, "상단", "하단", "전방", "후방", "선단", "후단" 등과 같은 방향성 용어는 설명되고 있는 도면의 방향을 기준으로 사용된다. 실시예의 구성 요소가 다수의 상이한 방향으로 위치될 수 있기 때문에, 방향성 용어는 예시의 목적으로 사용되는 것일 뿐, 그것으로 제한되는 것은 아니다. 본 발명의 범주를 벗어나지 않으면, 다른 실시예가 이용될 수 있고, 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 이하의 상세한 설명은 제한적인 의미로 받아들여지지 않으며, 본 발명의 범주는 첨부의 특허 청구 범위에 의해 정의된다.
다수의 예시적인 실시예가 이하에서 설명될 것이다. 이 경우, 동일한 구조적 특징은 도면에서 동일하거나 유사한 도면 부호로 식별된다. 본 명세서의 맥락에서, "수평" 또는 "수평 방향"은 반도체 재료 또는 반도체 캐리어의 수평 방향과 일반적으로 평행한 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서, 수평 방향은 일반적으로 이들 표면 또는 측면에 평행하게 연장된다. 이와는 대조적으로, "수직" 또는 "수직 방향"이라는 용어는 일반적으로 이들 표면이나 측면에 그리고 그에 따른 수평 방향에 수직인 방향을 의미하는 것으로 이해된다. 따라서, 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 이어진다.
본 명세서에서 사용되는 바와 같이, 층(layer), 영역(region) 또는 기판과 같은 소자가 다른 소자의 "위에(on)" 또는 "위로(onto)"로 언급될 때, 다른 소자상에 직접 또는 다른 소자상으로 직접 연장될 수 있거나, 또는 중간 소자도 또한 존재할 수 있다. 대조적으로, 소자가 다른 소자 “상에 직접” 존재하거나 다른 소자 “상으로 직접” 연장되는 것으로 언급된 경우에, 중간 소자가 존재하지 않는다.
본 명세서에서 사용된 바와 같이, 소자가 다른 소자에 "연결된" 또는 "커플링된" 것으로 언급될 때, 다른 소자에 직접 연결되거나 커플링될 수 있거나 중간 소자가 존재할 수 있다. 대조적으로, 소자가 다른 소자에 직접 연결되거나 직접 커플링되어 있다고 언급된 경우에는, 중간에 다른 소자가 존재하지 않는 것으로 이해되어야 할 것이다.
본 명세서에서 사용된 바와 같이, 다양한 소자 유형 및/또는 도핑된 반도체 영역은 n형 또는 p형으로 식별될 수 있지만, 이는 설명의 편의를 위한 것일 뿐, 한정하려는 것은 아니며, 이러한 식별은 "제 1 전도성" 또는 "제 2, 대향 전도성"이라는 보다 일반적인 설명으로 대체될 수 있고, 여기서, 제 1 유형은 n 또는 p형이고 제 2 유형은 p 또는 n형이다.
도면은 도핑 유형 "n" 또는 "p" 옆에 "-" 또는 "+"를 표시하여 상대적인 도핑 농도를 도시한다. 예를 들어, "n-"는 도핑 농도가 "n" 도핑 영역의 도핑 농도보다 낮다는 것을 의미하는 반면, "n+" 도핑 영역은 도핑 농도가 "n" 도핑 영역의 도핑 농도보다 높다는 것을 의미한다. 도핑 영역의 상대적 도핑 농도가 동일하다는 것은 반드시 절대적 도핑 농도가 동일하다는 것은 아니다. 예를 들어, 2개의 상이한 "n" 도핑 영역은 절대적 도핑 농도가 동일하거나 상이할 수 있다.
도 1a 내지 도 1d를 포함하는 도 1은 트랜지스터 소자(10), 특히, 트랜지스터 소자(10)의 셀 필드(11)의 일부의 단면도 및 상면도를 도시한다.
트랜지스터 소자(10)는 제 1 주표면(13)을 구비하는 반도체 기판(12)을 포함한다. 반도체 기판(12)은 실리콘으로 구성되고, 에피택셜 증착된 실리콘층으로 구성될 수 있으며, 이는 추가 실리콘 기판 상에 형성되거나 단결정 실리콘 웨이퍼와 같은 단결정 실리콘으로 형성될 수 있다. 트랜지스터 소자(10)는, 도 1d의 상면도에서 볼 수 있는 바와 같이, 셀 필드(11) 및 셀 필드(11)를 수평 방향으로 둘러싸는 가장자리 종단 영역(14)을 포함한다.
셀 필드(11)는 트랜지스터 소자(10)의 활성 영역을 제공하고, 제 1 주표면(13)으로부터 반도체 기판(12)으로 연장되는 복수의 세장형 활성 트렌치(15)를 포함한다. 각 트렌치(15)는 측벽(17) 및 베이스(28)를 포함한다. 일반적으로, 세장형 활성 트렌치(15)는 제 1 주표면(13)으로부터 반도체 기판(12)으로 실질적으로 수직 연장되고, 각각은 길이가 lt, 폭이 wt, 깊이가 dt인 긴 스트립 형태로 형성된다. 세장형 활성 트렌치(15)의 길이는 도 1a 내지 도 1c에 도시된 단면도에서 소자의 평면을 따라 연장된다.
셀 필드(11)는 또한 인접하는 세장형 활성 트렌치(15) 사이에 각각 형성되는 복수의 세장형 메사(16)를 포함한다. 따라서, 각각의 메사(16)는 서로 대향하는 2개의 인접하는 세장형 트렌치(15)의 2개의 측벽(17)과 제 1 주표면(13)에 의해 형성된 상면으로 정의된다. 각각의 메사(16)는 길이 방향이 도 1a 내지 도 1c의 단면도에서 소자의 평면을 따라 연장되는 긴 스트립형 구조로 형성된다. 메사(16)의 폭은 서로 대향하는 2개의 인접하는 세장형 트렌치(15)의 2개의 측벽(17) 사이의 간격으로 결정된다.
필드 플레이트(18) 및 게이트 전극(19)은 각각의 세장형 활성 트렌치(15)에 위치 결정된다. 게이트 전극(19)은 각각의 트렌치(15) 내의 필드 플레이트(18) 위에 배열되고, 필드 플레이트(18)와 전기적으로 절연된다. 전기 전도성 재료로 형성된 필드 플레이트(18) 및 게이트 전극(19)은, 예를 들어, 폴리실리콘으로 각각 형성될 수 있다. 필드 플레이트(18) 및 게이트 전극(19)의 각각은 그 길이가 세장형 활성 트렌치(15)의 길이에 실질적으로 대응하고 소자의 평면을 따라 연장되는 세장형 구조이다.
세장형 메사(16)는 각각 드리프트 영역(20), 드리프트 영역(20) 상의 본체 영역(21) 및 본체 영역(21) 상의 소스 영역(22)을 포함한다. 드리프트 영역(20)은 제 1 전도성 유형으로 이루어지고, 본체 영역(21)은 제 1 전도성 유형과는 반대되는 제 2 전도성 유형으로 이루어지며, 소스 영역(22)은 제 1 전도성 유형으로 이루어진다. 예를 들어, 제 1 전도성 유형은 n형이고, 제 2 전도성 유형은 p형일 수 있다.
각 활성 트렌치(15)의 베이스(28) 및 측벽(17)은 두께가 wi인 절연 재료(27)로 라이닝된다. 게이트 전극(19)은 게이트 전극(19)의 하면(23)과 필드 플레이트(18)의 상면(30) 사이에 위치 결정된 절연층(26)에 의해 필드 플레이트(18)로부터 전기 절연된다. 게이트 산화물(29)은 세장형 활성 트렌치(15)의 측벽(17)과 게이트 전극(19)의 측벽 사이에 위치 결정되며, 게이트 산화물(29)의 두께는 필드 플레이트(18)의 측벽과 세장형 활성 트렌치(15)의 측벽(17) 사이에 위치 결정된 절연 재료(28)의 두께보다 얇다.
게이트 전극(19)은 평평하지 않지만 2개의 세장형 그루브(groove)(25) 사이에 형성된 리지(ridge)(24)를 포함하는 외형(profile)으로 이루어진 하면(23)을 구비한다. 게이트 전극(19)은 필드 플레이트(18) 위의 위치에서 제 1 주표면(13)으로부터 깊이 d1로 배열되고 필드 플레이트(18)에 수평 방향으로 인접한 위치에서 제 1 주표면(13)으로부터 깊이 d2로 배열되는 하면(23)으로 이루어진다. 게이트 전극의 하면(23)은 필드 플레이트(18)의 2개의 대향 측면에 수평 방향으로 인접하여 깊이 d2로 배열될 수 있다. 깊이 d2는 깊이 d1보다 두꺼우므로, 깊이 d2 대 d1의 비율(d2/d1)은 1.005:1 내지 2:1, 즉, 1.005:1≤d2/d1≤2:1 또는 1.25:1≤d2/d1≤2:1의 범위에 있다. d1은 제 1 주표면(13)과 리지(24) 사이의 거리이고, d2는 제 1 주표면(13)과 그루브(25) 사이의 거리이다.
세장형 활성 트렌치(15)의 폭 wt는 트랜지스터 소자의 전압 등급에 의해 결정될 수 있다. 일부 실시예에서, 세장형 활성 트렌치(15)의 폭 wt는 1,400㎚ 내지 1,900㎚의 범위에 있다. 필드 플레이트(18)는 폭이 wfp일 수 있고, wfp는 175㎚ 내지 325㎚의 범위 내일 수 있다. 이러한 세장형 활성 트렌치(15)의 폭 wt 및 필드 플레이트(18)의 폭 wfp의 특정 조합은 120V 등급의 트랜지스터 소자에 사용될 수 있다.
제 1 주표면(13)으로부터 게이트 전극(19)의 최하면(23) 위치의 깊이 d2 및 세장형 활성 트렌치(15)의 폭 wt 사이의 비율은 1:2 내지 2:1, 즉, 1:2≤d2/wt≤2:1일 수 있다.
게이트 전극(19)의 하면(23)과 필드 플레이트(18)의 상면(30) 사이에 위치 결정된 절연 재료(26)의 두께는 세장형 활성 트렌치(15)의 폭 wt에 걸친 서로 다른 위치에서 변한다. 트렌치(15)의 길이 lt에 걸친 절연 재료(26)의 두께의 변화는 세장형 활성 트렌치(15)의 폭 wt에 대한 변화보다 상당히 작을 수 있다. 도 1b 및 도 1c의 확대 단면도에서 보다 쉽게 알 수 있는 바와 같이, 절연층(26)은 수직 방향에서 필드 플레이트(15) 위의 위치, 즉, 반도체 기판(12)의 제 1 주표면(13) 및 세장형 활성 트렌치(15)의 베이스(28)에 수직인 위치에서 두께가 d3이다. 절연층(26)은, 도 1c의 확대 단면도에 도시된 바와 같이, 수직 방향에 대한 경사각으로서 두께가 d4이며, d4는 d3보다 작다. 즉, d4<d3이다. 일부 실시예에서, d3/d4는 1.9:1 내지 3:1의 범위에 있다.
반도체 기판(12)의 제 1 주표면(13)과 메사(16)의 상면은 절연층(32)에 의해 덮일 수 있다. 하나 이상의 추가 절연층(33)이 절연층(32)의 상부에 배열될 수 있다. 금속화 구조체는 도 1d의 상면도에서 알 수 있는 소스 패드(35) 및 게이트 패드(36)를 제공하는 트랜지스터 소자(10)의 제 1 주표면(13) 상에 위치 결정된다.
도 1c는 세장형 활성 트렌치(15)의 상부 부분에 위치 결정된 게이트 전극(19)에 대한 게이트 접점(31)을 볼 수 있는 세장형 활성 트렌치(15) 위치의 단면도를 도시한다. 게이트 접점(31)은 일반적으로 세장형 게이트 전극(19)의 일단(one end) 및 세장형 활성 트렌치(15)의 일단 쪽에 위치 결정되어 단일 수직 비아 구조체가 세장형 게이트 전극(19)에 대해 전기적 연결을 제공한다.
게이트 접점(31)은 하나 이상의 금속 또는 합금을 포함할 수 있다. 게이트 접점(31)은 제 1 주표면(13)으로부터 게이트 전극(19)으로의 깊이가 dc일 수 있다. 게이트 접점(31)의 깊이 dc는 트랜지스터 소자(10)의 전압 및 게이트 전극(19)의 깊이 d1에 따라 달라질 수 있다. 일부 실시예에서, dc는, 예를 들어, 전압이 120V인 트랜지스터 소자의 경우, 400㎚ 내지 700㎚의 범위에 있을 수 있다. 다른 유형의 전압, 예를 들어, 전압이 15V 또는 20V인 트랜지스터 소자의 경우, dc는, 예를 들어, 150㎚ 내지 200㎚보다 작을 수 있다.
도 1a에 도시된 바와 같이, 전도성 비아 형태의 소스 접점(34)이 각각의 메사(16)에 제공된다. 소스 접점(34)은 제 1 주표면(13) 상에 위치 결정된 절연층(32, 33)을 통해 연장되고, 각각의 메사(16)의 본체 영역(21)에 위치 결정된 베이스를 구비한다. 각각의 메사(16)의 소스 접점(34)은 소스 금속화에 의해 제 1 주표면(13) 상의 소스 패드(35)에 상호 전기적으로 커플링되고, 이는 도 1d의 상면도에서 확인할 수 있다. 트랜지스터 소자(10)는 또한 게이트 접점(31) 사이에서 연장되는 게이트 러너(37) 및 게이트 접점(31)에 의해 활성 트렌치(15)에 위치 결정된 게이트 전극(19)에 전기적으로 커플링되는 제 1 주표면(13) 상의 게이트 패드(36)를 포함한다.
트랜지스터 소자(10)는, 도 1a에 도시된 바와 같이, 제 1 주표면(13)에 대향하는 반도체 기판(12)의 제 2 주표면(39) 상에 위치 결정되는 드레인 패드(38)를 더 포함한다. 따라서, 트랜지스터 소자(10)는 수직 드리프트 경로를 포함하기 때문에 수직 트랜지스터 소자이다. 소스 패드(35), 게이트 패드(36) 및 드레인 패드(38)는 금속 또는 합금으로 형성될 수 있으며, 하나 또는 둘 이상의 하위층을 포함할 수 있다.
트랜지스터 소자의 세장형 활성 트렌치에 필드 플레이트를 형성하는 방법이 이제 도 2a 내지 도 2i를 포함하는 도 2를 참조하여 설명될 것이다. 이 방법은, 예를 들어, 도 1에 도시된 트랜지스터 소자(10)를 제조하는 데 사용될 수 있고, 이 특정 트랜지스터 소자를 참조하여 설명되지만, 방법의 사용은 이러한 특정 트랜지스터 구조체를 제조하는 것으로 한정되는 것은 아니다.
도 2는 제 1 주표면(13)을 포함하는 반도체 기판(12)의 단면도를 도시한다. 반도체 기판(12)은 Si 에피층(epi layer) 또는 단결정 실리콘 웨이퍼를 포함할 수 있다. 반도체 기판(12)은 가장자리 종단 영역(14)에 의해 수평 방향으로 둘러싸인 셀 필드(11)를 구비하는 트랜지스터 소자(10)를 형성하도록 처리된다. 셀 필드(11)는 복수의 세장형 활성 트렌치(15)를 포함하고, 가장자리 종단 영역(14)은 하나 이상의 가장자리 종단 트렌치(40)를 포함한다. 도 2에는, 2개의 세장형 활성 트렌치(15) 및 하나의 가장자리 종단 트렌치(40)가 도시되어 있다. 세장형 활성 트렌치(15) 및 가장자리 종단 트렌치(40)는 제 1 주표면(13)으로부터 반도체 기판(12)으로 연장되고, 제 1 주표면(13)에 실질적으로 수직 연장되는 측벽(17) 및 측벽(17) 사이로 연장되는 베이스(28)에 의해 규정된다. 트렌치(15, 40)의 길이는 도 2에서 소자의 평면을 따라 연장된다.
일반적으로, 반도체 기판(12)은 하나의 트랜지스터 소자(10)를 각각 형성하는 다수의 소자를 포함하는 반도체 웨이퍼 형태로 형성된다. 웨이퍼 단계에서 트랜지스터 소자(10)의 제조가 완료된 후, 개별 트랜지스터 소자(10)는 웨이퍼로부터 분리된다.
메사(16)는 2개의 인접한 세장형 활성 트렌치(15) 사이에 형성되고, 세장형 활성 트렌치(15)의 깊이 dt에 대응하는 높이인 긴 스트립과 같은 형태로 이루어지고, 길이는 세장형 활성 트렌치(15)의 길이 lt에 대응한다. 메사(16)의 폭은 서로 대향 인접하는 2개의 세장형 활성 트렌치(15)의 측벽(17) 사이의 간격에 대응한다.
일부 실시예에서, 가장자리 종단 트렌치(40)는 셀 필드(11)에서 세장형 활성 트렌치(15)의 깊이 dt보다 더 깊은 깊이 dedge로 이루어진다. 가장자리 종단 트렌치(40)의 폭 wedge은 또한 세장형 활성 트렌치(15)의 폭 wt와 상이할 수 있고, 더 넓을 수 있다.
도 2a를 참조하면, 각각의 세장형 활성 트렌치(15) 및 가장자리 종단 트렌치(40)는 제 1 절연 재료(41)로 라이닝된다. 제 1 절연 재료(41)는 또한 제 1 주표면(13) 위로 연장되고, 따라서, 세장형 활성 트렌치(15) 사이에 형성되고 연속층을 형성하는 메사(16)의 상면 위로 연장된다. 제 1 절연 재료(41)는 세장형 활성 트렌치(15) 및 가장자리 종단 트렌치(40) 각각의 중심에 형성된 갭을 둘러싼다. 이 갭은 제 1 주표면(13) 상에 위치 결정된 제 1 절연 재료(41)의 최상면(43)까지 연장되는 전도성 재료(42)로 채워졌다. 제 1 절연 재료(41)는 실리콘 산화물일 수 있고, 전도성 재료(42)는 폴리실리콘일 수 있다.
일부 실시예에서, 제 1 절연 재료(41)는 상이한 방법을 사용하여 제조된 실리콘 산화물의 2개의 하위층을 포함한다. 예를 들어, 제 1 절연 재료(41)는 반도체 기판(12)의 열 산화에 의해 형성된 제 1 하위층과, 제 1 하위층 상에 위치 결정되는 TEOS(Tetraethyl orthosilicate) 증착 공정에 의해 형성된 제 2 하위층을 포함할 수 있다. 제 1 절연 재료(41) 및 전도성 재료(42)의 증착 후, 평탄화 공정이 수행되어 전도성 재료(42)가 제 1 절연 재료(41)과 동일 평면으로 되는 평탄화된 상면(43)을 형성할 수 있다.
도 2b는, 활성 세장형 트렌치(15)의 상부 부분의 제 1 절연 재료(41)에 만입부(indentation)(44)가 형성되도록, 세장형 활성 트렌치(15)의 상부 영역으로부터 전도성 재료(42)의 일부를 선택적으로 제거하기 위해 초기 에칭 공정이 수행된 후의 반도체 기판(12)을 도시한다. 만입부(44)는 세장형 활성 트렌치(15)의 측벽(17) 상에 위치 결정된 제 1 절연 재료(41)에 의해 형성된 측벽 및 전도성 재료(42)의 나머지에 의해 형성된 베이스로 이루어진다. 만입부(44)의 베이스는 반도체 기판(12) 내의 제 1 주표면(13)으로부터의 소정 깊이에 위치 결정된다. 제 1 절연 재료(41)는 제 1 주표면(13) 상에 남아 연속층을 형성한다.
전도성 재료(42)는, 예를 들어, 습식 에칭 공정과 같은 에칭 공정에 의해 세장형 활성 트렌치(15)에서 제 1 절연 재료(41)와 비교하여 선택적으로 제거될 수 있다. 그러나, 가장자리 종단 트렌치(40)에 위치 결정된 전도성 재료(42')는 가장자리 종단 트렌치(40) 내의 전도성 재료(42')가 제 1 절연층(41)의 상면(43)과 동일 평면으로 되도록 제거되지 않는다. 가장자리 종단 트렌치(40)는 세장형 활성 트렌치(15)로부터 전도성 재료(42)를 제거하기 위해, 초기 에칭 공정 동안, 가장자리 종단 트렌치(40) 내의 전도성 재료(42')의 제거를 방지하기 위해 마스크에 의해 덮일 수 있다.
제 1 절연 재료(41)의 재료에 대한 전도성 재료(42)의 재료의 선택비는, 예를 들어, 적어도 약 100:1일 수 있거나, 또는 약 10:1의 건식 에칭일 수 있다.
도 2c에 도시된 바와 같이, 제 1 에칭 공정이 수행되어, 세장형 활성 트렌치(15)의 상부 및 반도체 기판(12)의 제 1 주표면(13)으로부터 제 1 절연 재료(41)의 일부를 제거한다. 제 1 절연 재료(41)는 전도성 재료(42)에 대해 선택적으로 제거될 수 있다. 제 1 리세스(45)는 측벽(47)과 베이스(46)로 이루어지는 세장형 활성 트렌치(15)의 절연 재료(41)로 형성된다.
제 1 에칭 공정은 제 1 리세스(45)의 베이스(46) 위로 돌출하고 제 1 리세스(45)의 측벽(47)으로부터 이격된 전도성 재료(42)의 일부분을 제 1 절연 재료로부터 노출시킨다. 활성 트렌치(15)의 측벽(17)과 반도체 기판(12)의 제 1 주표면(13)은, 제 1 에칭 공정 후에, 제 1 절연층(41)의 일부분에 의해 덮힌 채로 남아있다. 세장형 활성 트렌치(15)의 측벽(17) 및 베이스(28) 상에 남아있는 제 1 절연 재료(41)는 트랜지스터 소자(10)의 필드 산화물(27)을 제공한다.
제 1 절연 재료(41)는 또한 가장자리 종단 트렌치(40) 위의 영역으로부터 선택적으로 제거되어, 전도성 재료(42')의 일부분이 제 1 절연 재료(41)로부터 노출되고, 가장자리 종단 트렌치(40)에서 제 1 절연층(41)의 나머지 부분 위로 돌출된다.
제 1 절연층(41)은, 예를 들어, 습식 에칭에 의해 전도성 재료(42, 42') 위에서 선택적으로 제거된다. 전도성 재료(42)의 재료에 대한 제 1 절연 재료(41)의 재료의 선택비는 적어도 약 100:1일 수 있다. 제 1 절연층(41)은 실리콘 산화물을 포함할 수 있으며, 습식 에칭에 의해 제거될 수 있다. 예를 들어, 약 100㎚의 실리콘 산화물의 두께는 제 1 에칭 공정 이후에 세장형 활성 트렌치(15)의 상부 부분에 있는 제 1 주표면(13) 및 측벽(17) 상에 남아 연속층을 형성할 수 있다.
도 2d를 참조하면, 세장형 활성 트렌치(15)의 하부 부분에 필드 플레이트(18)를 형성하기 위해 제 1 전도성 재료(42)의 일부분을 선택적으로 제거하도록 제 2 에칭 공정이 수행된다. 제 1 절연층(41)의 제 1 부분을 제거하는 제 1 에칭 공정 후, 제 1 절연층(41)의 나머지 부분은 세장형 활성 트렌치(15)뿐만 아니라 가장자리 종단 트렌치(40)로부터 전도성 재료(42, 42')을 제거할 때 마스크로 사용될 수 있다. 전도성 재료(42)는, 예를 들어, 습식 에칭에 의해 제 1 절연층(41) 위에서 선택적으로 제거된다. 제 1 절연층(27)의 재료에 대한 전도성 재료(42)의 재료 선택비는 약 100:1일 수 있거나, 또는 약 5:1의 건식 에칭일 수 있다.
따라서, 제 2 에칭 공정 후, 필드 플레이트(18)의 상면(30)은 제 1 주표면(13)으로부터의 깊이 dfp에 위치 결정되고, 이 깊이는, 도 2b를 참조하여 도시된 바와 같이, 전도성 재료(42)의 제 1 부분을 제거하는 초기 에칭 공정과 도 2d를 참조하여 도시된 바와 같은 제 2 에칭 공정의 조합을 사용하여 전도성 재료(42)의 노출 부분을 제거하도록 설정된다.
제 1 절연 재료(41)를 제거하고 제 1 리세스(45)를 형성하기 위한 제 1 에칭 공정은, 도 2c에 도시된 바와 같이, 리세스(45)의 베이스(46)로부터 돌출된 전도성 재료(42)의 일부를 노출시킨다. 제 1 에칭 공정은 초기 에칭 공정과 제 2 에칭 공정 사이에서 수행된다. 결과적으로, 초기 에칭 공정에서, 에칭 용액은, 도 2b에 도시된 바와 같이, 전도성 재료(42)의 측면이 제 1 절연층(41)과 접촉하기 때문에, 전도성 재료(42)의 상면에만 접촉하게 된다. 대조적으로, 도 2d에 도시된 바와 같은 제 2 에칭 공정에서, 에칭 용액은 전도성 재료(42)의 노출 부분의 측면 및 상면과 접촉할 수 있다.
도 2e를 참조하면, 제 3 에칭 공정은 제 1 절연층(41)의 제 2 부분을 선택적으로 제거하여 세장형 활성 트렌치(15)의 측벽(17)의 상부 부분이 제 1 절연 재료(41)로부터 노출되도록 하는 데 사용될 수 있다. 필드 플레이트(18)를 형성하는 전도성 재료(42)는, 제 1 절연 재료(41)가 측벽(47)에 추가하여 제 1 리세스(45)의 베이스(46)로부터 제거되기 때문에, 세장형 활성 트렌치(15) 내의 제 1 절연 재료(41)의 나머지 부분으로부터 돌출된다.
일부 실시예에서, 제 1 주표면(13)은 또한 제 1 절연 재료(41)로부터 노출되어, 제 1 절연 재료(41)가 더 이상 연속층을 형성하지 않게 할 수 있다. 일부 실시예에서, 가장자리 종단 트렌치(40) 내의 전도성 재료(42')가 가장자리 종단 트렌치(40)에 남아있는 절연 재료(41)의 상면 위로 돌출되도록 가장자리 종단 트렌치에 위치 결정된 제 1 절연층(41)의 최상단 부분도 제거될 수 있다.
따라서, 제 1 에칭 공정 및 제 3 에칭 공정을 이용하여 세장형 활성 트렌치(15)의 측벽(17)의 상부 부분으로부터 제 1 절연 재료(41)가 제거됨으로써, 전도성 재료(42)가 선택적으로 제거되는 제 2 에칭 공정은 제 1 에칭 공정 후와 제 3 에칭 공정 전에 수행된다.
제 1 절연 재료(41)는, 예를 들어, 습식 에칭에 의해 전도성 재료(42) 위에서 선택적으로 제거된다. 제 3 에칭 공정에서, 전도성 재료(42)의 재료에 대한 제 1 절연 재료(41)의 재료의 선택비는 적어도 100:1일 수 있다.
따라서, 전도성 재료(42)가 필드 산화물을 제공하는 제 1 절연층(41) 위에서 선택적으로 제거되는 초기 선택적 제거 공정과 전도성 재료(42)가 제 1 절연층(41)의 나머지 부분의 위에서 선택적으로 제거되는 제 2 에칭 공정에 의해, 필드 플레이트(18)의 상면(30)의 깊이 dfp가 제 1 주표면(13)에 대해 설정된다. 제 1 절연 재료(41)는 또한 적어도 트렌치(15)의 최상단 부분과, 트렌치(15)의 측벽(17) 및 반도체 기판(12)의 결정질 재료가 제 3 에칭 공정 후에 노출되도록, 제 1 및 제 3 에칭 공정의 두 단계로 제거된다.
도 2f를 참조하면, 측벽(17)의 노출 부분과 세장형 활성 트렌치(15) 내의 필드 플레이트(18)의 제 1 주표면(13) 및 노출 부분, 및 가장자리 종단 트렌치(40) 내의 가장자리 종단 필드 플레이트(51)를 형성하는 전도성 재료(42')를 덮는 제 2 절연층(50)이 형성된다. 제 2 절연층(50)은 트렌치(15, 40)에 위치 결정된 제 1 절연 재료(41) 위로 연장되도록 연속층을 형성할 수 있고, 필드 플레이트(18)와 게이트 전극(19) 사이의 전기 절연체(26)의 일부분으로 사용될 수 있으며, 이 절연체는 각각의 세장형 활성 트렌치(15)에 형성될 것이다.
제 3 에칭 공정에서, 제 1 절연층(41)의 제 2 제거 공정 이후에, 필드 플레이트(18)의 상부 부분을 형성하는 독립된 전도성 재료(freestanding conductive material)의 종횡비는 최대 1일 수 있다.
제 3 에칭 공정에서, 습식 에칭 재료가 전도성 재료(42)의 노출 부분의 상면 및 측면의 양쪽 모두와 접촉하기 때문에, 이 전도성 재료(42)는 보다 동위 원소적, 즉, 상부 및 측면의 양쪽 모두로부터 제거될 수 있으므로, 나머지 구조는 더 안정적이고 종횡비가 낮다. 이것은 또한 독립된 노출 부분이 보다 쉽게 산화되어 필드 플레이트(18)와 후속적으로 형성된 게이트 전극(19) 사이에 제 2 절연층(50) 및 전기 절연체(26)를 형성할 수 있게 하고, 또한 더 큰 종횡비를 포함하는 구조체보다 기계적으로 더 안정적으로 되는 결과를 가져온다.
일부 실시예에서, 제 2 절연층(50)은 반도체 기판(12)의 실리콘보다 필드 플레이트(18)의 폴리실리콘 재료 상에서 두께가 더 두껍다. 일부 실시예에서, 제 2 절연층(50)은 수직 방향, 즉, 제 1 주표면(13) 및 필드 플레이트(18)의 길이 방향에 실질적으로 수직인 방향에서의 제 2 절연층(50)의 두께가 필드 플레이트(18)의 노출 부분의 측면 상에 증착된 제 2 절연층(50)의 두께보다 두꺼워 지도록 필드 플레이트(18)의 노출 부분의 상면 및 측면에 비등각으로 형성될 수 있다. 일부 실시예에서, 제 2 절연층(50)은 제 2 절연층(50)의 두께가 실질적으로 균일하도록 필드 플레이트(18)의 노출 부분의 상면 및 측면 상에 균일하게 증착될 수 있다.
제 2 절연층(50)을 형성한 후에, 제 2 절연층(50)은 2개의 그루브(54) 사이에 형성된 리지(53) 또는 융기 영역을 포함하는 외형(52)으로 이루어지는 상면을 구비한다. 리지(53)는 필드 플레이트(18) 위에 수직 방향으로 형성되고, 그루브(54)는 세장형 활성 트렌치(15) 내의 필드 플레이트(18)의 대향 측면에 수평 방향으로 인접하여 형성된다. 그루브(54)의 베이스는 일부 실시예에서 필드 플레이트(18)의 상면(30)보다 제 1 주표면(13)에서 더 깊은 깊이에 위치 결정된다.
그런 다음, 도 2g를 참조하면, 제 2 절연층(50)은 상부 부분에서 세장형 활성 트렌치(15)의 측면(17)을 노출시키기 위해 제거될 수 있다. 제 2 절연 재료(50)는 또한 가장자리 종단 트렌치(40)의 상부 부분의 측벽으로부터 완전히 제거될 수 있다. 제 2 절연층(50)은 희생 산화물로 지칭될 수 있다.
일부 실시예에서, 제 2 절연층(50)은 필드 플레이트(18)의 노출 부분의 상면 및 측면에 추가하여, 트렌치(15)의 측벽(17) 및 메사(16)의 상면 상에 형성된다. 제 2 절연층(50)은 열 산화에 의해 생성되는 실리콘 산화물로 형성될 수 있으며, POLOX로 알려져 있다. 필드 플레이트(18)의 실리콘 재료가 세장형 활성 트렌치(15)의 측면(17) 및 메사(16)의 상면을 형성하는 반도체 기판(12)의 실리콘 재료보다 제 1 전도성 유형으로 더 많이 도핑되기 때문에, 이 재료는 세장형 활성 트렌치(15)의 측벽(17) 및 제 1 주표면(13)에 비해 필드 플레이트(18)의 상면 및 측면에서 더 두꺼운 두께로 성장한다. 결과적으로, 도 2g를 참조하여 도시된 제 3 에칭 공정에서 트렌치(15)의 측벽(17)의 적어도 상부 부분에서 제 2 절연층(50)을 제거한 후에, 필드 플레이트(18)의 상면 및 측면에 위치 결정된 제 2 절연층(50)의 일부분은 초기 두께가 더 두껍기 때문에 유지될 수 있다.
일부 실시예에서, 필드 플레이트(18)는 제 2 절연층(50)의 상면(52)이 필드 플레이트(18)의 양쪽에 위치하는 2개의 그루브(54)에 의해 규정된 필드 플레이트(18) 위에 형성된 리지(53)를 포함하는 외형으로 이루어지도록 제 2 절연층(50)의 나머지 부분에 의해 덮힌 채로 유지된다. 이러한 배열은 제 1 절연 재료(41)와 비교하여 필드 플레이트(18)의 폴리실리콘 재료 상의 제 2 절연층(50)의 상이한 두께로 인해 생성될 수 있다.
그런 다음, 도 2h를 참조하면, 제 3 절연층(55)이 적어도 세장형 활성 트렌치(15)의 측벽(17)의 노출 부분 상에 형성되어 게이트 산화물(29)을 형성한다. 일부 실시예에서, 제 3 절연층(55)은 제 1 주표면(13), 세장형 활성 트렌치(15)의 측벽(17), 세장형 활성 트렌치 및 가장자리 종단 트렌치(40)에 남아있는 제 2 절연층(50) 위에 연속층으로 형성된다. 필드 플레이트(18) 상에 위치 결정되고 게이트 전극(19)으로부터 필드 플레이트(18)를 절연시키는 절연 재료(26)의 전체 두께는 나머지 제 2 및 제 3 절연층(50, 55)으로 형성될 수 있다.
그런 다음, 도 2i를 참조하면, 게이트 전극(19)을 형성하기 위한 전도성 재료는 세장형 활성 트렌치(15)에 증착된다. 전도성 재료는 폴리실리콘이거나 금속 또는 합금일 수 있다. 게이트 전극(19)의 하면(23)은 2개의 그루브(25) 사이에 위치 결정된 리지(24)를 포함하는 외형으로 이루어진다. 게이트 전극(19)의 하면(23)의 외형은 제 3 절연층(55)의 기본 외형과 일치하며, 이는 필드 플레이트(18)를 덮는 제 2 절연층(50)의 기본 외형과 일치한다. 리지(24)의 상면은 제 1 주표면(13)으로부터의 거리 d1로 위치 결정되고, 그루브(25)의 가장 깊은 지점은 제 1 주표면(13)으로부터 거리 d2로 위치 결정되며, d2는 d1보다 길다.
가장자리 종단 영역(14)에서, 가장자리 종단 트렌치(40) 내의 가장자리 필드 플레이트(57) 상면(56)의 위치 defp는 단일 에칭 공정을 사용하여 제 1 주표면(13)에 대해 설정되고, 단일 에칭 공정은 제 2 에칭 공정인 반면, 셀 필드(11)에서 필드 플레이트(18) 상면(30)의 위치 dfp는 초기 에칭 공정 및 제 2 에칭 공정의 양쪽 모두를 사용하여 제 1 주표면(13)에 대해 설정된다. 따라서, 활성 트렌치(15)에 있는 필드 플레이트(18)의 상면(30)은 가장자리 종단 트렌치(40)에 있는 가장자리 필드 플레이트(57)를 제공하는 전도성 재료(42')의 상면(56)보다 제 1 주표면(13)으로부터 더 깊은 깊이에 위치 결정되어, dfp>defp로 된다.
일부 실시예에서, 게이트 전극(19)의 상면은 게이트 전극(19)의 최소 높이가 d1보다 약간 낮도록 제 1 주표면(13) 아래에 위치 결정될 수 있다. 게이트 전극(19)의 전도성 재료의 증착 후에, 예를 들어, 화학적 기계적 연마와 같은 평탄화 공정이 수행된 후, 건식 에칭이 수행될 수 있다.
이 방법은 제 2 전도 유형의 도펀트를 주입하여 메사(16)에 본체 영역(21)을 형성하고, 제 1 전도 유형의 도펀트를 주입하여 본체 영역(21) 상에 소스 영역(22)을 형성하고, 하나 이상의 절연층(32, 33)을 제 1 주표면(13) 상에 적용하고, 소스 접점(34) 및 게이트 접점(31)을 형성하는 전도성 비아를 형성하며, 소스 접점(34)을 소스 패드(35)에 그리고 게이트 접점(31)을 게이트 패드(36)에 전기적으로 커플링하는 후속 금속화 구조체를 형성함으로써 계속될 수 있다. 드레인 패드(38)는 반도체 기판(12)의 제 2 주표면(31) 상에 형성될 수 있다.
도 1a에서, 절연층(32)은 두께가 약 15㎚인 열 성장 산화물일 수 있다. 도 1b에서, 절연층(32)은 두께가 약 250㎚인 증착된 산화층, 예를 들어, TEOS 층일 수 있다.
일부 실시예에서, 기판(12)의 두께는, 드레인 패드(38)를 형성하기 위해 후면(39)에 전도층을 적용하기 전에, 예를 들어, 연마 및/또는 화학 기계적 연마에 의해 반도체 기판(12) 후면의 일부분을 제거함으로써 감소된다. 일부 실시예에서, 반도체 기판(12)의 제 2 주표면(39)에 또는 그 근처에 드레인 영역이 형성된다. 드레인 영역은 제 1 전도 유형으로 높게 도핑되고 드레인 패드(38)에 전기적으로 연결된다.
도 3은 트랜지스터 소자의 세장형 활성 트렌치에 필드 플레이트를 형성하는 방법의 흐름도(100)를 도시한다. 세장형 활성 트렌치는 세장형 활성 트렌치를 라이닝하고 갭을 둘러싸는 제 1 절연 재료 및 갭을 채우는 제 1 전도성 재료를 포함한다.
블록 101에서, 제 1 절연 재료의 제 1 부분은, 예를 들어, 제 1 에칭 공정을 사용하여 선택적으로 제거된다. 블록 102에서, 제 1 전도성 재료의 일부는, 예를 들어, 제 2 에칭 공정을 사용하여 선택적으로 제거되고, 필드 플레이트가 세장형 활성 트렌치의 하부 부분에 형성된다. 블록 103에서, 제 1 절연 재료의 제 2 부분은, 예를 들어, 제 3 에칭 공정을 사용하여 선택적으로 제거된다. 흐름도(100)에 도시된 바와 같이, 제 1 에칭 공정, 제 2 에칭 공정 및 제 3 에칭 공정이 이 순서대로 수행된다.
“밑", "아래", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 제 2 요소에 대한 하나의 요소의 위치 결정에 대한 설명을 용이하게 설명하기 위해 사용된다. 이들 용어는 도면에 도시된 것과 상이한 방향에 더하여 장치의 상이한 방향을 포함하도록 의도된다. 또한 "제 1", "제 2" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되며, 제한하려는 의도로 사용되는 것은 아니다. 동일한 용어는 상세한 설명 전반에 걸쳐 동일한 요소를 지칭한다.
본 명세서에 사용되는 바와 같이, 용어 "갖는다", "함유한다", "포함한다", "구비한다" 등은 명시된 요소나 피처의 존재를 나타내지만 추가 요소나 피처를 배제하지 않는 개방적 종결 용어이다. "a", "an" 및 "the"라는 용어는 문맥에 달리 명시되어 있지 않는 한 단수 뿐만 아니라 복수까지 포함하는 것이다. 달리 구체적으로 언급되지 않는 한, 본 명세서에 기술된 다양한 실시예의 특징은 서로 조합될 수 있음을 이해해야 한다.
본 명세서에서 특정 실시예가 도시되고 설명되었지만, 본 기술 분야의 당업자라면 다양한 대안적 및/또는 등가의 구현이 본 발명의 범주를 벗어나지 않고 도시 및 설명된 특정 실시예를 대체할 수 있음을 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 모든 개조 또는 변형을 포함하고자 한다. 따라서, 본 발명은 특허 청구 범위 및 그 균등물에 의해서만 제한되도록 의도된다.

Claims (15)

  1. 반도체 소자로서,
    제 1 주표면, 셀 필드 및 상기 셀 필드를 수평 방향으로 둘러싸는 가장자리 종단 영역(edge termination region)을 구비하는 반도체 기판을 포함하며,
    상기 셀 필드는,
    상기 제 1 주표면으로부터 상기 반도체 기판으로 연장되는 복수의 세장형 활성 트렌치 - 필드 플레이트 및 게이트 전극은, 각각의 세장형 활성 트렌치 내에 위치하고, 상기 게이트 전극은, 상기 필드 플레이트 위에 배열되고 상기 필드 플레이트로부터 전기적으로 절연됨 - 와,
    세장형 메사 - 각각의 메사는, 인접하는 세장형 활성 트렌치 사이에 형성되며, 상기 세장형 메사는, 드리프트 영역, 상기 드리프트 영역 상의 본체 영역 및 상기 본체 영역 상의 소스 영역으로 이루어짐 - 를 포함하되,
    상기 게이트 전극의 하면은, 상기 필드 플레이트 위의 위치에서 상기 제 1 주표면으로부터 깊이 d1로 배열되고, 상기 필드 플레이트에 수평 방향으로 인접한 위치에서 상기 제 1 주표면으로부터 깊이 d2로 배열되며, d2>d1이고, d2/d1은, 1.005:1 내지 2:1의 범위에 있는,
    트랜지스터 소자.
  2. 제 1 항에 있어서,
    상기 게이트 전극의 상기 하면은, 2개의 그루브(groove) 사이에 형성된 리지(ridge)로 이루어지는 외형을 포함하는,
    트랜지스터 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극은, 상기 필드 플레이트 위에서 수직 방향으로 두께가 d3이고, 경사각에서 수직 방향으로의 두께가 d4인 절연층에 의해 상기 필드 플레이트로부터 전기적으로 절연되며, d3>d4이고, d3/d4는 1.01:1 내지 3:1의 범위에 있는,
    트랜지스터 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 세장형 활성 트렌치는, 폭이 wt이고, 600㎚≤wt≤3,500㎚이며, 상기 필드 플레이트는, 폭이 wfp이며, 175㎚≤wfp≤325㎚인,
    트랜지스터 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 가장자리 종단 영역은, 가장자리 필드 플레이트를 포함하는 적어도 하나의 세장형 트렌치를 포함하는 가장자리 종단 구조체를 포함하고, 상기 가장자리 필드 플레이트는, 상기 제 1 주표면으로부터 깊이 defp에 위치 결정된 상면을 포함하고, 상기 활성 트렌치의 상기 필드 플레이트는, 상기 제 1 주표면으로부터 깊이 dfp에 위치 결정된 상면을 포함하며, defp<dfp이며, 0㎚≤defp≤1,500㎚이며, 800㎚≤dfp≤1,600㎚인,
    트랜지스터 소자.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 주표면으로부터 상기 게이트 전극 내로 거리 dc만큼 연장되는 게이트 접점을 더 포함하고, dc-d1은, 적어도 50㎚인,
    트랜지스터 소자.
  7. 트랜지스터 소자의 세장형 활성 트렌치에 필드 플레이트를 형성하는 방법으로서,
    상기 세장형 활성 트렌치는, 상기 세장형 활성 트렌치를 라이닝하고 갭을 둘러싸는 제 1 절연 재료와, 상기 갭을 채우는 제 1 전도성 재료를 포함하고,
    상기 방법은,
    제 1 에칭 공정을 사용하여 상기 제 1 절연 재료의 제 1 부분을 선택적으로 제거하는 단계와,
    제 2 에칭 공정을 사용하여 상기 제 1 전도성 재료의 일부분을 선택적으로 제거하고, 상기 세장형 활성 트렌치의 하부 부분에 필드 플레이트를 형성하는 단계와,
    제 3 에칭 공정을 사용하여 상기 제 1 절연 재료의 제 2 부분을 선택적으로 제거하는 단계를 포함하며,
    상기 제 1 에칭 공정, 상기 제 2 에칭 공정 및 상기 제 3 에칭 공정은, 이 순서로 수행되는,
    방법.
  8. 제 7 항에 있어서,
    상기 제 1 에칭 공정 후, 상기 세장형 활성 트렌치의 상부 부분의 측벽은, 상기 제 1 절연 재료에 의해 덮인 채로 유지되고, 상기 제 3 에칭 공정 후, 상기 세장형 활성 트렌치의 상기 상부 부분의 상기 측벽은, 상기 제 1 절연 재료로부터 노출되는,
    방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 에칭 공정을 사용하여 상기 제 1 절연 재료의 제 1 부분을 선택적으로 제거하는 상기 단계는,
    상기 제 1 절연 재료 및 상기 제 1 전도성 재료의 노출 부분에 제 1 리세스를 형성하는 단계를 포함하고,
    상기 제 1 전도성 재료의 상기 노출 부분은, 상기 제 1 리세스의 베이스 위로 돌출되고 상기 제 1 리세스의 측벽으로부터 이격되며,
    상기 제 1 전도성 재료의 상기 노출 부분은, 상기 제 2 에칭 공정 동안, 적어도 부분적으로 제거되어 상기 제 1 주표면에 대한 필드 플레이트의 상기 상면의 위치가 설정되는,
    방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 에칭 공정 전에, 초기 에칭 공정을 사용하여 상기 제 1 전도성 재료의 제 1 부분을 제거하는 단계를 더 포함하고,
    상기 제 1 주표면에 대한 상기 필드 플레이트의 상면의 위치는, 상기 초기 에칭 공정 및 상기 제 2 에칭 공정을 사용하여 설정되는,
    방법.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 1 절연 재료는, 상기 제 1 주표면 상에 추가로 위치하고, 상기 제 1 에칭 공정 후에, 상기 반도체 기판의 상기 제 1 주표면은, 상기 제 1 절연 재료의 나머지 부분에 의해 덮인 상태로 유지되며, 상기 제 3 에칭 공정 후에, 상기 반도체 기판의 상기 제 1 주표면은, 상기 제 1 절연층으로부터 노출되는,
    방법.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 3 에칭 공정 후에,
    상기 필드 플레이트를 절연하는 단계와,
    상기 트렌치의 측벽에 게이트 산화물을 형성하는 단계와,
    상기 세장형 활성 트렌치 내의 상기 절연된 필드 플레이트 위에 게이트 전극을 형성하는 단계
    를 더 포함하는 방법.
  13. 제 12 항에 있어서,
    상기 필드 플레이트를 절연하는 상기 단계는,
    상기 트렌치의 상기 측벽과 상기 필드 플레이트의 노출 부분의 상면 및 측면 상에 제 2 절연 재료를 형성하는 단계와,
    상기 트렌치의 상기 측벽의 적어도 상부 부분으로부터 상기 제 2 절연 재료를 제거하고, 상기 트렌치의 상기 측벽의 상기 상부 부분을 노출시키는 단계, 및
    상기 제 2 절연 재료와 상기 트렌치의 상기 측벽 상에 상기 게이트 산화물을 형성하는 단계를 포함하는,
    방법.
  14. 제 13 항에 있어서,
    상기 제 2 절연 재료는, 상기 필드 플레이트의 상기 노출 부분의 상기 상면 및 상기 측면 상에 비등각으로 증착되고, 상기 제 2 절연 재료는, 2개의 그루브(groove) 사이에 형성된 리지(ridge)를 포함하는 외형으로 이루어지는 상면을 포함하며, 상기 그루브의 베이스는, 상기 필드 플레이트의 상기 상면보다 상기 제 1 주표면으로부터 더 깊은 깊이에 위치 결정되는,
    방법.
  15. 제 7 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 트랜지스터 소자는, 복수의 세장형 활성 트렌치와 상기 셀 필드를 수평 방향으로 둘러싸며 적어도 하나의 가장자리 종단 트렌치를 포함하는 가장자리 종단 영역을 포함하는 상기 셀 필드를 포함하고,
    상기 방법은,
    상기 가장자리 종단 영역에서, 단일 에칭 공정을 사용하여 상기 제 1 주표면에 대해 상기 가장자리 종단 트렌치 내의 가장자리 필드 플레이트의 상면의 위치를 설정하는 단계를 더 포함하며, 상기 단일 에칭 공정은, 상기 제 2 에칭 공정인,
    방법.
KR1020210011992A 2020-01-29 2021-01-28 트랜지스터 소자 및 트랜지스터 소자의 세장형 활성 트렌치에서 필드 플레이트를 형성하는 방법 KR20210097640A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP20154375.8 2020-01-29
EP20154375.8A EP3859788A1 (en) 2020-01-29 2020-01-29 Transistor device and method of forming a field plate in an elongate active trench of a transistor device

Publications (1)

Publication Number Publication Date
KR20210097640A true KR20210097640A (ko) 2021-08-09

Family

ID=69400454

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210011992A KR20210097640A (ko) 2020-01-29 2021-01-28 트랜지스터 소자 및 트랜지스터 소자의 세장형 활성 트렌치에서 필드 플레이트를 형성하는 방법

Country Status (4)

Country Link
US (3) US11545568B2 (ko)
EP (1) EP3859788A1 (ko)
KR (1) KR20210097640A (ko)
CN (1) CN113270486A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11848378B2 (en) * 2020-08-13 2023-12-19 Stmicroelectronics Pte Ltd Split-gate trench power MOSFET with self-aligned poly-to-poly isolation

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004005774B4 (de) * 2004-02-05 2006-09-28 Infineon Technologies Ag Verfahren zur Herstellung von Gateelektroden in einem Feldplattentrench-Transistor sowie Feldplattentrench-Transistor
KR20050100781A (ko) * 2004-04-14 2005-10-20 삼성전자주식회사 표시장치용 어레이 패널 및 이의 제조 방법
DE102007061191B4 (de) * 2007-12-17 2012-04-05 Infineon Technologies Austria Ag Halbleiterbauelement mit einem Halbleiterkörper
US8372717B2 (en) * 2009-12-28 2013-02-12 Force Mos Technology Co., Ltd. Method for manufacturing a super-junction trench MOSFET with resurf stepped oxides and trenched contacts
DE102011054372B4 (de) 2011-10-11 2013-11-21 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleitertransistorstruktur
JP2013182935A (ja) * 2012-02-29 2013-09-12 Toshiba Corp 半導体装置およびその製造方法
US9029215B2 (en) * 2012-05-14 2015-05-12 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure
US8871593B1 (en) * 2013-07-15 2014-10-28 Infineon Technologies Austria Ag Semiconductor device with buried gate electrode and gate contacts
US11257944B2 (en) * 2015-04-27 2022-02-22 Rohm Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JP6666671B2 (ja) * 2015-08-24 2020-03-18 ローム株式会社 半導体装置
DE102016116019B4 (de) * 2016-08-29 2023-11-23 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
CN107871787B (zh) * 2017-10-11 2021-10-12 矽力杰半导体技术(杭州)有限公司 一种制造沟槽mosfet的方法
US10529845B2 (en) * 2018-03-09 2020-01-07 Infineon Technologies Austria Ag Semiconductor device
EP3637457A1 (en) * 2018-10-09 2020-04-15 Infineon Technologies Austria AG Transistor device and method for forming a recess for a trench gate electrode
TWI686903B (zh) * 2019-02-01 2020-03-01 綠星電子股份有限公司 斷閘極金氧半場效電晶體的閘極結構及其製造方法

Also Published As

Publication number Publication date
US11545568B2 (en) 2023-01-03
EP3859788A1 (en) 2021-08-04
US11824114B2 (en) 2023-11-21
US12094969B2 (en) 2024-09-17
US20230071984A1 (en) 2023-03-09
CN113270486A (zh) 2021-08-17
US20210234039A1 (en) 2021-07-29
US20240047573A1 (en) 2024-02-08

Similar Documents

Publication Publication Date Title
JP4860821B2 (ja) 半導体デバイス製造方法
KR100589252B1 (ko) 자기 정렬된 소스 및 접촉을 가진 트랜치 ｆｅｔ
US9978860B2 (en) Semiconductor device and method of manufacturing semiconductor device
US7906388B2 (en) Semiconductor device and method for manufacture
US20210384346A1 (en) Shielded gate trench mosfet having super junction surrounding lower portion of trenched gates
EP1130653A2 (en) Field-effect transistor and method of making the same
US7989884B2 (en) Structure for making a top-side contact to a substrate
KR20160054408A (ko) 탄화규소 반도체 장치 및 탄화규소 반도체 장치의 제조 방법
US9991378B2 (en) Trench power semiconductor device
US20130221431A1 (en) Semiconductor device and method of manufacture thereof
US11239376B2 (en) Diode structure
KR100342623B1 (ko) 종형 ｍｉｓｆｅｔ 및 그 제조 방법
US8564054B2 (en) Trench semiconductor power device having active cells under gate metal pad
US8017494B2 (en) Termination trench structure for mosgated device and process for its manufacture
US7671390B2 (en) Semiconductor device and method for manufacture
EP1162665A2 (en) Trench gate MIS device and method of fabricating the same
US20080042222A1 (en) Trench mosfet with copper metal connections
US12094969B2 (en) Transistor device having a field plate
US7368353B2 (en) Trench power MOSFET with reduced gate resistance
CN210006740U (zh) 功率器件和电子设备
JP2005045123A (ja) トレンチゲート型半導体装置およびその製造方法
US10326013B2 (en) Method of forming a field-effect transistor (FET) or other semiconductor device with front-side source and drain contacts
CN116741797A (zh) 半导体结构以及埋入式场板结构的制造方法
EP4362068A1 (en) Transistor device and method of fabricating contacts to a semiconductor substrate
TW201304139A (zh) 溝槽式功率半導體元件及其製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal