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KR20210085919A - 게이트 구동회로 및 이를 이용한 플렉시블 디스플레이 - Google Patents

게이트 구동회로 및 이를 이용한 플렉시블 디스플레이 Download PDF

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KR20210085919A
KR20210085919A KR1020190179497A KR20190179497A KR20210085919A KR 20210085919 A KR20210085919 A KR 20210085919A KR 1020190179497 A KR1020190179497 A KR 1020190179497A KR 20190179497 A KR20190179497 A KR 20190179497A KR 20210085919 A KR20210085919 A KR 20210085919A
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KR
South Korea
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signal
gate
voltage
node
control signal
Prior art date
Application number
KR1020190179497A
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English (en)
Inventor
오대석
홍순환
진승태
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to CN202011383668.0A priority patent/CN113129823B/zh
Priority to US17/116,852 priority patent/US11462171B2/en
Priority to GB2020466.5A priority patent/GB2592299B/en
Priority to JP2020214866A priority patent/JP7034245B2/ja
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Abstract

본 발명은 게이트 구동회로 및 이를 이용한 플렉시블 디스플레이에 관한 것으로, 이 게이트 구동회로는 위상의 순차적으로 지연되는 게이트 온 전압의 스캔 신호들을 출력하는 제1 시프트 레지스터; 클럭 라인과 캐리 신호 라인을 통해 종속적으로 연결된 복수의 EM 신호 전달부들을 가지며, 상기 EM 신호 전달부들 각각은 스타트 단자에 입력되는 EM 출력 제어신호에 따라 게이트 오프 전압의 EM 신호를 출력하는 오프 구동용 신호 전달부로 동작하거나 또는, 게이트 온 전압을 포함한 EM 신호를 출력하는 온 구동용 신호 전달부로 동작하는 제2 시프트 레지스터; 및 상기 제1 시프트 레지스터로부터의 제n(n은 자연수) 스캔신호, 상기 EM 신호 전달부들 중에서 상기 오프 구동용 신호 전달부와 상기 온 구동용 신호 전달부를 지정하는 제1 제어신호, 상기 온 구동용 신호 전달부 중에서 첫번째 온 구동용 신호 전달부를 지정하는 제2 제어신호, 및 상기 온 구동용 신호 전달부 중에서 두번째 내지 마지막번째 온 구동용 신호 전달부를 지정하는 제3 제어신호를 기반으로, 게이트 오프 전압, EM 스타트 신호, 및 제n-1 EM 신호 전달부로부터의 캐리 신호 중 어느 하나를 제n EM 출력 제어신호로 생성하여 제n EM 신호 전달부의 상기 스타트 단자에 인가하는 제n 제어부를 갖는 제어 블록;을 포함한다.

Description

게이트 구동회로 및 이를 이용한 플렉시블 디스플레이{GATE DRIVING CIRCUIT AND FLEXIBLE DISPLAY USING THE SAME}
본 발명은 게이트 구동회로와 이를 이용한 플렉시블 디스플레이에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다.
플렉시블 디스플레이는 플렉시블 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 폴더블 디스플레이(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 디스플레이는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 자동차 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.
플렉시블 디스플레이를 채용한 정보 기기는 큰 화면으로 인하여 기존의 모바일 기기에 비하여 소비 전력이 커지는 문제가 있다. 예를 들어, 폴더블 폰(foldable phone)은 7 인치 이상의 폴더블 디스플레이를 적용하기 때문에 기존 스마트 폰 대비 표시패널의 부하(Load)가 5.7배 정도 증가하여 소비 전력이 급증한다. 소비 전력 증가는 배터리 수명(Battery lifetime) 감소를 초래한다. 이로 인하여, 폴더블 폰의 경우, 기존 스마트 폰에 비하여 용량이 훨씬 큰 대용량 배터리를 필요로 한다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 화면 내에서 활성화 영역을 자유롭게 조정할 수 있는 게이트 구동회로와, 이 게이트 구동회로를 이용하여 소비 전력을 줄이고 활성화 영역의 구동 주파수를 가변할 수 있는 플렉시블 디스플레이를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 게이트 구동회로는 위상의 순차적으로 지연되는 게이트 온 전압의 스캔 신호들을 출력하는 제1 시프트 레지스터; 클럭 라인과 캐리 신호 라인을 통해 종속적으로 연결된 복수의 EM 신호 전달부들을 가지며, 상기 EM 신호 전달부들 각각은 스타트 단자에 입력되는 EM 출력 제어신호에 따라 게이트 오프 전압의 EM 신호를 출력하는 오프 구동용 신호 전달부로 동작하거나 또는, 게이트 온 전압을 포함한 EM 신호를 출력하는 온 구동용 신호 전달부로 동작하는 제2 시프트 레지스터; 및 상기 제1 시프트 레지스터로부터의 제n(n은 자연수) 스캔신호, 상기 EM 신호 전달부들 중에서 상기 오프 구동용 신호 전달부와 상기 온 구동용 신호 전달부를 지정하는 제1 제어신호, 상기 온 구동용 신호 전달부 중에서 첫번째 온 구동용 신호 전달부를 지정하는 제2 제어신호, 및 상기 온 구동용 신호 전달부 중에서 두번째 내지 마지막번째 온 구동용 신호 전달부를 지정하는 제3 제어신호를 기반으로, 게이트 오프 전압, EM 스타트 신호, 및 제n-1 EM 신호 전달부로부터의 캐리 신호 중 어느 하나를 제n EM 출력 제어신호로 생성하여 제n EM 신호 전달부의 상기 스타트 단자에 인가하는 제n 제어부를 갖는 제어 블록;을 포함한다.
본 발명은 폴더블 디스플레이에서 화면이 구동되지 않는 화면의 일부 예를 들어, 폴딩 상태에서 사용자가 바라 보지 않는 화면을 비활성화하고, 비활성화 영역에서 발광 소자의 발광을 억제하는 전압을 인가하여 소비 전력을 줄이고 배터리 수명을 늘릴 수 있으며, 비활성화 영역을 완전한 블랙으로 표시할 수 있게 한다.
본 발명은 폴더블 디스플레이의 폴딩 상태에서 비활성화 영역의 픽셀들에 데이터 전압을 인가하지 않고 게이트 구동부를 둘 이상으로 나누어 화면을 분할 구동함으로써 픽셀들이 구동되지 않는 블랭크 기간을 충분히 확보할 수 있다.
본 발명은 폴더블 디스플레이에서 사용자가 바라 보는 활성화 영역을 고속 구동할 수 있다. VR 모드의 경우에, 화면을 고속 구동함으로써 사용자의 멀미와 피로감을 줄일 수 있다.
본 발명은 스캔 신호를 출력하는 제1 시프트 레지스터와 EM 신호를 출력하는 제2 시프트 레지스터 사이에 제어 블록을 연결하고, 제어 블록을 이용하여 EM 신호의 출력 레벨을 제어함으로써, 화면의 활성화 영역과 비활성화 영역을 자유롭게 가변 하면서 주파수 분배도 가능하게 할 수 있다. 영상 변화가 적은 영역은 저속으로 구동되고, 영상 변화가 많은 영역은 고속으로 구동될 수 있다. 따라서, 본 발명은 화면 내에서 구동 주파수가 다른 영역을 자유롭게 조정할 수 있는 게이트 구동회로를 구현하고, 이 게이트 구동회로를 이용하여 소비 전력을 줄이고 화면 내에서 구동 주파수를 가변할 수 있다
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 플렉시블 디스플레이를 보여 주는 블록도이다.
도 2a 및 도 2b는 플렉시블 디스플레이가 접히는 예를 보여 주는 도면들이다.
도 3은 플렉시블 표시패널의 화면 크기가 가변되는 예를 보여 주는 도면이다.
도 4는 펜타일 픽셀 배치의 일 예를 보여 주는 도면이다.
도 5은 리얼 픽셀 배치의 일 예를 보여 주는 도면이다.
도 6은 드라이브 IC 구성을 보여 주는 블록도이다.
도 7a는 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 7b는 도 7a에 도시된 픽셀 회로의 구동 방법을 보여 주는 도면이다.
도 8은 게이트 구동부의 회로 구성을 개략적으로 보여 주는 도면이다.
도 9a 및 도 9b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면들이다.
도 10은 도 8에 도시된 제n 신호 전달부의 제1 제어 노드 전압, 제2 제어 노드 전압 및 출력 전압을 보여 주는 파형도이다.
도 11은 게이트 구동부의 제1 및 제2 시프트 레지스터를 보여 주는 도면이다.
도 12는 1 프레임 기간의 액티브 기간과 버티컬 블랭크 기간을 상세히 보여 주는 도면이다.
도 13 내지 도 15는 플렉시블 디스플레이의 폴딩 및 언폴딩시에 화면 구동 방법을 보여 주는 도면들이다.
도 16a 및 도 16b는 본 발명의 플렉시블 디스플레이에서 폴딩 상태의 화면을 보여 주는 도면들이다.
도 17은 본 발명의 플렉시블 디스플레이에서 언폴딩 상태의 화면을 보여 주는 도면이다.
도 18은 비활성화 영역의 픽셀의 동작을 보여 주는 회로도이다.
도 19는 제1 화면이 활성화될 때 게이트 신호의 일 예를 보여 주는 도면이다.
도 20은 제1 화면이 비활성화될 때 게이트 신호의 일 예를 보여 주는 도면이다.
도 21은 전체 화면이 활성화될 때 스타트 펄스를 보여 주는 파형도이다.
도 22는 제1 화면이 60Hz의 프레임 주파수로 구동될 때 스타트 펄스를 보여 주는 파형도이다.
도 23은 제1 화면이 120Hz의 프레임 주파수로 구동될 때 스타트 펄스를 보여 주는 파형도이다.
도 24는 전체 화면이 활성화될 때 데이터 신호와 수직 동기 신호를 보여 주는 파형도이다.
도 25는 제1 화면이 60Hz의 프레임 주파수로 구동될 때 데이터 신호와 수직 동기 신호를 보여 주는 파형도이다.
도 26은 제1 화면이 120Hz의 프레임 주파수로 구동될 때 데이터 신호와 수직 동기 신호를 보여 주는 파형도이다.
도 27은 본 발명의 실시예에 따른 제1 시프트 레지스터와 제2 시프트 레지스터, 및 이들을 연결하는 제어 블록을 보여주는 도면이다.
도 28은 제어 블록에 포함된 일부 제어부들을 보여주는 도면이다.
도 29는 제어 블록의 일 구동 타이밍도이다.
도 30은 제어 블록의 각 제어부에 연결된 제2 시프트 레지스터의 EM 신호 전달부를 보여주는 회로도이다.
도 31a은 활성화 영역을 구동하는 EM 신호 전달부의 일 구동 타이밍도이다.
도 31b는 비활성화 영역을 구동하는 EM 신호 전달부의 일 구동 타이밍도이다.
도 32a 내지 도 32c는 제어 블록의 EM 출력 제어신호에 의해 제2 시프트 레지스터의 EM 신호 전달부들이 선택적으로 온/오프 구동되는 것을 설명하기 위한 도면들이다.
도 33a 내지 도 36b는 제2 시프트 레지스터의 제1 및 제4 EM 신호 전달부들이 오프 구동되고, 제2 및 제3 EM 신호 전달부들이 온 구동되는 것을 순차적으로 설명하기 위한 도면들이다.
도 37 및 도 38은 폴딩 대기시와 폴딩 하프 구동시에 있어 화면의 표시 상태와 소비전력 절감을 위한 데이터 구동 타이밍을 보여주는 도면이다.
도 39 및 도 40은 멀티 폴딩시에 있어 화면의 표시 상태와 소비전력 절감을 위한 데이터 구동 타이밍을 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 플렉시블 디스플레이에서 픽셀 회로와 게이트 구동부는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
이하의 실시예에서 플렉시블 디스플레이는 폴더블 디스플레이와 롤러블 디스플레이를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
이하의 실시예에서 설명되는 활성화 영역, 비활성화 영역, 고속 구동 영역, 및 저속 구동 영역을 정의하면 다음과 같다.
폴더블 디스플레이의 화면은 접혀질 수 있다. 폴더블 디스플레이의 폴딩과 언폴딩 상태에서 화면의 해상도와 크기가 달라질 수 있다. 플렉시블 표시패널이 접혀진 폴딩 상태에서 화면의 일부가 활성화되는 반면에, 다른 부분은 비활성화될 수 있다. 활성화 영역의 픽셀들은 입력 영상을 표시한다. 비활성화 영역의 픽셀들은 블랙 계조를 표시한다. 활성화 영역은 입력 영상이 재현되는 표시 영역일 수 있다. 비활성화 영역은 입력 영상이 재현되지 못하는 비 표시 영역일 수 있다.
고속 구동 영역의 픽셀들에 높은 프레임 주파수로 입력 영상의 픽셀 데이터가 기입될 수 있다. 저속 구동 영역의 픽셀들에 상기 비활성화 영역과 같이 입력 영상과 무관한 블랙 계조가 기입될 수 있다. 또한, 저속 구동 영역의 픽셀들에 낮은 프레임 주파수로 입력 영상의 픽셀 데이터가 기입될 수도 있다.
고속 구동 영역에서 픽셀들의 스캐닝 속도 또는 데이터 어드레싱 속도는 상대적으로 빠르다. 반면, 저속 구동 영역에서 픽셀들의 스캐닝 속도 또는 데이터 어드레싱 속도는 고속 구동 영역에 비하여 상대적으로 느리거나 스캔 신호가 시프트되지 않는다.
고속 구동 영역은 활성화 영역일 수 있고, 영상 변화가 많은 동영상 또는 움직임이 빠른 영상이 표시되는 메인 화면일 수 있다. 저속 구동 영역은 비활성화 영역일 수 있고, 영상 변화가 적은 정지 영상 또는 상대적으로 움직임이 늦은 영상이 표시되는 대기 화면일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1 내지 도 6을 참조하면, 폴더블 디스플레이는 플렉시블 표시패널(100)과, 표시패널 구동부(120, 300)를 포함한다.
표시패널 구동부(120, 300)는 플렉시블 표시패널(100)이 펴질 때 플렉시블 표시패널(100)의 화면 전체가 활성화되어 최대 화면 상에 영상을 표시한다. 표시패널 구동부(120, 300)는 플렉시블 표시패널(100)이 접혀질 때 화면의 일부가 활성화되어 최대 화면 보다 작은 활성화 영역 상에 영상을 표시하고 비활성화 영역 상에 블랙(black)을 표시할 수 있다.
표시패널 구동부(120, 300)는 도 1 및 도 6에 도시된 바와 같이 플렉시블 표시패널(100)의 게이트 라인들(GL1~GL2)에 게이트 신호를 공급하는 게이트 구동부(120), 픽셀 데이터를 데이터 신호의 전압으로 변환하여 활성화된 데이터 출력 채널들을 통해 데이터 라인들에 공급하는 데이터 구동부(306), 및 데이터 구동부(306)와 게이트 구동부(120)의 동작 타이밍을 제어하는 타이밍 콘트롤러(303)을 포함한다. 데이터 구동부(306)와 타이밍 콘트롤러(303)는 드라이브 IC(Integrated Circuit, 300)에 집적될 수 있다.
플렉시블 표시패널(100)에서 입력 영상이 재현되는 화면은 데이터 라인들(DL1~DL6), 데이터 라인들(DL1~DL6)과 교차되는 게이트 라인들(GL1, GL2), 및 픽셀들(P)이 매트릭스 형태로 배치된 픽셀 어레이를 포함한다. 화면은 적어도 제1 화면(A)과, 제2 화면(B)으로 나뉘어진다. 제1 화면(A)과 제2 화면(B) 사이에 폴딩 경계부(C)가 존재할 수 있다. 플렉시블 표시패널(100)의 화면은 복수의 폴딩 경계부(C)를 포함하여 화면이 다양한 형태로 폴딩될 수 있다.
플렉시블 표시패널(100)이 도 2a 및 도 2b에 도시된 바와 같이 폴딩 경계부(C)를 경계로 하여 접힐 수 있다. 플렉시블 표시패널(100)의 폴딩/언폴딩 상태, 폴딩 각도 등에 따라 제1 화면(A), 제2 화면(B) 및 폴딩 경계부(C)가 선택적으로 구동되어 영상이나 정보를 표시하는 활성화 영역의 크기 및 해상도가 달라질 수 있다.
타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터의 인에이블 신호(EN)를 바탕으로 플렉시블 표시패널(100)의 폴딩 및 언폴딩 상태를 판단할 수 있고 나아가, 플렉시블 표시패널(100)의 폴딩 각도를 알 수 있다. 타이밍 콘트롤러(303)는 플렉시블 표시패널(100)의 언폴딩 상태에서 활성화 영역의 크기 및 해상도를 최대 화면 및 최대 해상도를 제어할 수 있다. 언폴딩 상태의 화면은 제1 및 제2 화면(A, B)이 실질적으로 같은 평면 상에 놓여진 상태이다.
플렉시블 표시패널(100)은 도 2a에 도시된 인 폴딩(infolding) 방식 또는 도 2b에 도시된 아웃 폴딩(out folding) 방식으로 접혀질 수 있다. 인폴딩 방법에서 제1 및 제2 화면(A, B)은 도 2a와 같이 접혀진 플렉시블 표시패널(100)의 안쪽면에서 서로 맞댄다. 인폴딩 방법에서 화면(A, B)은 접혀진 플렉시블 표시패널(100)의 안쪽면이기 때문에 외부에 노출되지 않는다.
아웃폴딩 방법에서 플렉시블 표시패널(100)은 도 2b와 같이 제1 화면(A)과 제2 화면(B)이 배면을 맞댄 형태로 접혀진다. 따라서, 아웃폴딩 폴더블 디스플레이가 접혀질 때 제1 및 제2 화면(A, B)은 외부로 노출된다.
폴딩 경계부(C)에 픽셀들(P)이 배치될 수 있다. 이 경우, 폴딩 경계부(C)의 픽셀들에도 입력 영상이나 정보가 표시될 수 있다. 폴딩 경계부(C)에 픽셀들(P)이 배치되기 때문에 제1 및 제2 화면(A, B)이 펼쳐진 언폴딩 상태에서 제1 및 제2 화면 (L, R) 사이에 영상이 끊기는 부분이 없다.
폴딩 경계부(C)의 폭 즉, Y 축 길이는 폴딩 경계부(C)의 곡률에 따라 결정된다. 폴딩 경계부(C)의 곡률은 플렉시블 표시패널(100)의 폴딩 각도에 따라 달라질 수 있다. 폴딩 경계부(C)의 해상도와 크기는 폴딩 경계부(C)의 곡률 반경에 비례한다.
플렉시블 표시패널(100)이 펴지고 제1 화면(A), 제2 화면(B) 및 폴딩 경계부(C) 모두가 구동되면, 화면(A, B, C)의 크기와 해상도가 최대일 수 있다. 플렉시블 표시패널(100)이 폴딩 경계부(C)를 사이에 두고 반으로 접히고 제1 화면(A) 또는 제2 화면(B) 중 어느 하나가 구동될 때, 화면의 크기와 해상도가 감소된다. 예를 들어, 제1 및 제2 화면(A, B) 중 어느 하나가 구동될 때 도 3과 같이 영상이 표시되는 활성화 영역의 크기는 6 인치(6.x″)로 작아지고 그 해상도가 2160 * 1080 일 수 있다. 반면, 전체 화면(A, B, C)이 구동되면 영상이 표시되는 화면의 크기가 7 인치(7.x″)로 확대되고, 그 해상도가 2160 * 2160으로 커질 수 있다.
픽셀들(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 도시하지 않았으나 백색 서브 픽셀이 더 포함될 수 있다. 서브 픽셀들 각각은 도 7a에 도시된 바와 같이 내부 보상 회로를 포함한 픽셀 회로로 구현될 수 있다. 픽셀 회로는 도 7a에 도시된 바와 같이 발광 소자로 이용되는 OLED, 발광 소자(OLED)를 구동하는 구동 소자, 구동 소자의 도통 조건을 프로그래밍함과 아울러 구동 소자와 발광 소자(OLED)의 전류 패스(current path)를 스위칭하는 복수의 스위치 소자, 구동 소자에 연결된 커패시터 등을 포함한다.
픽셀들(P)은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 구현될 수 있다. 펜타일 픽셀은 미리 설정된 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 도 4에 도시된 바와 같이 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(P)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 상기 픽셀 렌더링 알고리즘은 픽셀들(P) 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다.
드라이브 IC(300)는 영상이나 정보를 표시하는 화면(A,B,C)의 픽셀 어레이를 구동한다. 픽셀 어레이에서, 도 4 또는 도 5와 같이 데이터 라인들(DL1~DL6)과 게이트 라인들(GL1, GL2)이 교차된다. 픽셀 어레이는 데이터 라인들(DL1~DL6)과 게이트 라인들(GL1, GL2)에 의해 정의된 매트릭스 형태로 배치된 픽셀들(P)을 포함한다.
리얼 컬러 픽셀의 경우, 하나의 픽셀(P)이 도 5에 도시된 바와 같이 R, G 및 B 서브 픽셀로 구성된다.
도 4 및 도 5에서, 픽셀 어레이의 해상도가 m*n 일 때, 픽셀 어레이는 m 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 n 개의 픽셀 라인들(#1~#n)을 포함한다. 픽셀 컬럼은 Y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 X축 방향을 따라 배치된 픽셀들을 포함한다. 1 수평 기간(1H)은 1 프레임 기간을 n 개의 픽셀 라인 개수로 나눈 시간이다.
플렉시블 표시패널(100)은 플라스틱 OLED 패널로 구현될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 픽셀 어레이를 포함한다. 픽셀 어레이 위에 터치 센서 어레이가 형성될 수 있다.
백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트 상에 유기 박막 필름이 형성된다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다.
플렉시블 표시패널(100)의 기판에는 픽셀 어레이와 함께 게이트 구동부(120)가 실장될 수 있다. 게이트 구동부(120)는 플렉시블 표시패널(100) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다.
게이트 구동부(120)는 플렉시블 표시패널(100)의 좌우측 베젤(bezel) 중 일측 베젤에 배치되어 게이트 라인들(GL1, GL2)에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 이 경우, 도 1에서 두 개의 게이트 구동부(120) 중 하나가 필요 없다.
게이트 구동부(120)는 플렉시블 표시패널(100)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL1, GL2)에 더블 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 더블 피딩 방식에서, 하나의 게이트 라인의 양측에 연결된 게이트 구동부(120)에서 게이트 신호가 동시에 인가된다.
게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 드라이브 IC(300)로부터 공급되는 게이트 타이밍 신호에 따라 구동되어 게이트 라인들(GL1, GL2)에 게이트 신호(GATE1, GATE2)를 순차적으로 공급한다. 시프트 레지스터는 게이트 신호(GATE1, GATE2)를 시프트시킴으로써 게이트 신호(GATE1, GATE2)를 게이트 라인들(GL1, GL2)에 순차적으로 공급할 수 있다. 게이트 신호(GATE1, GATE2)는 도 7a 및 도 7b에 도시된 스캔 신호[SCAN(N-1), SCAN(N)], 발광 제어 신호[EM(N)] 등을 포함할 수 있다. 이하에서, "발광 제어 신호"를 EM 신호로 칭한다. 게이트 라인들은 스캔 신호[SCAN(N-1), SCAN(N)]가 공급되는 스캔 라인들과, EM 신호가 공급되는 EM 라인들로 나뉘어질 수 있다.
드라이브 IC(300)는 데이터 출력 채널들을 통해 데이터 라인들(DL1~DL6)에 연결되어 데이터 라인들에 데이터 신호의 전압을 공급한다. 드라이브 IC(300)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다.
드라이브 IC(300)는 도 6에 도시된 바와 같이 호스트 시스템(200), 제1 메모리(301), 및 플렉시블 표시패널(100)에 연결된다. 드라이브 IC(300)는 데이터 수신 및 연산부(308), 타이밍 콘트롤러(303), 및 데이터 구동부(306)를 포함한다.
드라이브 IC(300)는 감마 보상 전압 발생부(305), 전원부(304), 제2 메모리(302), 레벨 시프터(Level shifter, 307) 등을 더 포함할 수 있다.
드라이브 IC(300)는 타이밍 콘트롤러(303)와 레벨 시프터(307)를 통해 게이트 구동부(120)를 구동하기 위한 게이트 타이밍 신호들을 발생할 수 있다. 게이트 타이밍 신호는 스타트 펄스(Gate start pulse, VST), 시프트 클럭(Gate shift clock, CLK) 등의 게이트 타이밍 신호와, 게이트 온 전압(VGL) 및 게이트 오프 전압(VGH) 등의 게이트 전압을 포함한다. 스타트 펄스(VST)와 시프트 클럭(CLK)은 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙한다.
데이터 수신 및 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터를 수신하는 수신부(RX)와, 수신부(RX)를 통해 입력된 픽셀 데이터를 처리하여 화질을 향상시키는 데이터 연산부를 포함한다. 데이터 연산부는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부와, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.
타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(306)에 제공한다. 타이밍 콘트롤러(303)는 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(120)와 데이터 구동부(306)의 동작 타이밍을 제어한다.
데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 “DAC”라 함)를 통해 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터(디지털 신호)를 감마 보상 전압으로 변환하여 데이터 신호(DATA1~DATA6)의 전압(이하, “데이터 전압”이라 함)을 출력한다. 데이터 구동부(306)로부터 출력된 데이터 전압은 드라이브 IC(300)의 데이터 채널에 연결된 출력 버퍼(Source AMP)를 통해 픽셀 어레이의 데이터 라인들(DL1~DL6)에 공급된다.
감마 보상 전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 통해 분배하여 계조별 감마 보상 전압을 발생한다. 감마 보상 전압은 픽셀 데이터의 계조별로 전압이 설정된 아날로그 전압이다. 감마 보상 전압 발생부(305)로부터 출력된 감마 보상 전압은 데이터 구동부(306)에 제공된다.
레벨 시프터(307)는 타이밍 콘트롤러(303)로부터 수신된 게이트 타이밍 신호의 로우 레벨 전압(low level voltage)을 게이트 온 전압(VGL)으로 변환하고, 게이트 타이밍 신호의 하이 레벨 전압(high level voltage)을 게이트 오프 전압(VGH)으로 변환한다. 레벨 시프터(307)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 타이밍 신호와 게이트 전압(VGH, VGL)을 출력하여 게이트 구동부(120)에 공급한다.
전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 플렉시블 표시패널(100)의 픽셀 어레이, 게이트 구동부(120), 및 드라이브 IC(300)의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(304)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, 게이트 온 전압(VGL). 게이트 오프 전압(VGH), 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압은 감마 보상 전압 발생부(305)에 공급된다. 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 레벨 시프터(307)와 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다.
게이트 전압은 VGH = 8V, VGL = -7V로, 픽셀 전원은 ELVDD = 4.6V, ELVSS = -2 ~ -3V, Vini = -3 ~ -4V로 설정될 수 있으나 이에 한정되지 않는다. 데이터 전압(Vdata)은 Vdata = 3~6V으로 설정될 수 있으나 이에 한정되지 않는다.
초기화 전압(Vini)은 픽셀 구동 전압(ELVDD)보다 낮고 발광 소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 발광 소자(OLED)의 발광을 억제한다. 초기화 전압(Vini)은 비활성화된 픽셀에 1 프레임 기간 이상 연속으로 OLED의 애노드에 인가될 수 있다. 발광 소자(OLED)는 초기화 전압(Vini)이 애노드에 인가될 때 초기화된다.
제2 메모리(302)는 드라이브 IC(300)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다.
레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상 전압 발생부(305) 등의 동작을 정의한다. 제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.
호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(300)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC(300)에 연결될 수 있다.
호스트 시스템(200)은 플렉시블 표시패널(100)의 폴딩 여부에 따라 드라이브 IC(200)의 구동을 제어하는 인에이블 신호(EN)를 출력할 수 있다. 인에이블 신호(EN)는 플렉시블 표시패널(100)의 폴딩 여부와, 폴딩 각도를 지시하는 정보를 포함할 수 있다.
호스트 시스템(200)은 기울기 센서를 이용하여 폴더블 디스플레이의 자세 변화를 감지할 수 있다. 호스트 시스템(200)은 기울기 센서의 출력 신호에 응답하여 드라이브 IC(300)를 제어 하여 제1 및 제2 화면 각각의 온/오프(ON/OFF)를 제어할 수 있다. 기울기 센서는 자이로 센서 또는 가속도 센서를 포함할 수 있다. 호스트 시스템(200)은 폴더블 표시패널의 기울기 정보를 드라이브 IC(300)로 전송할 수 있다. 호스트 시스템(200)은 가속도 센서의 출력 신호에 응답하여 드라이브 IC(300)를 제어할 수 있다.
사용자가 폴더블 디스플레이를 접고 제1 화면(A)을 바라 보면, 드라이브 IC(300)는 호스트 시스템(200)의 제어 하에 제1 화면(A)을 활성화하여 제1 화면(A)에 영상을 표시하는 반면, 반대측의 제2 화면(B)을 비활성화하여 제1 화면을 블랙 계조를 표시하는 비활성화 영역으로 제어할 수 있다. 반대로, 사용자가 폴더블 디스플레이를 접고 제2 화면(B)을 바라 보면, 드라이브 IC(300)는 호스트 시스템(200)의 제어 하에 제2 화면(B)을 활성화하여 제2 화면(B)에 영상을 표시하는 반면, 제1 화면(A)을 블랙 계조를 표시하는 비활성화 영역으로 제어할 수 있다. 사용자가 폴더블 디스플레이를 펴고 제1 및 제2 화면(A, B)을 바라 보면, 드라이브 IC(300)는 호스트 시스템(200)의 제어 하에 제1 화면(A), 폴딩 경계부(C) 및 제2 화면(B)을 활성화하여 전체 화면(A, B, C) 에 영상을 표시할 수 있다.
호스트 시스템(200) 또는 드라이브 IC(300)는 플렉시블 표시패널(100)의 저항값 변화를 센싱하여 플렉시블 표시패널(100)의 폴딩 상태와 언폴딩 상태를 센싱할 수 있다.
도 7a는 픽셀 회로의 일 예를 보여 주는 회로도이다. 도 7b는 도 7a에 도시된 픽셀 회로의 구동 방법을 보여 주는 도면이다.
도 7a 및 도 7b를 참조하면, 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)에 전류를 공급하는 구동 소자(DT), 및 복수의 스위치 소자들(M1~M6)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 구동 소자(DT)의 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함한다. 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 트랜지스터로 구현될 수 있다.
내부 보상 회로의 동작은 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 제5 및 제6 스위치 소자들(M5, M6)이 턴-온되어 픽셀 회로를 초기화하는 초기화 기간, 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 제1 및 제2 스위치 소자들(M1, M2)이 턴-온되어 구동 소자(DT)의 문턱 전압이 샘플링되어 커패시터(Cst)에 저장되는 샘플링 기간, 제1 내지 제6 스위치 소자들(M1~M6)이 오프 상태를 유지하는 데이터 기입 기간, 및 제3 및 제4 스위치 소자들(M1, M2)이 턴-온되어 발광 소자(OLED)가 발광되는 발광 기간으로 나뉘어진다. 발광 기간은 저 계조의 휘도를 정밀하게 EM 신호[EM(N)]의 듀티비(duty ration)로 정밀하게 표현하기 위하여, EM 신호[EM(N)]가 게이트 온 저압(VGL)과 게이트 오프 전압(VGH) 사이에서 소정의 듀티비로 스윙하여 제3 및 제4 스위치 소자들(M1, M2)이 온/오프를 반복할 수 있다.
발광 소자(OLED)는 유기 발광 다이오드로 구현되거나 무기 발광 다이오드로 구현될 수 있다. 이하에서 발광 소자(OLED)가 유기 발광 다이오드로 구현된 예를 설명하기로 한다.
발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함할 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 애노드는 제4 및 제6 스위치 소자들(M4, M6) 사이의 제4 노드(n4)에 연결된다. 제4 노드(n4)는 발광 소자(OLED)의 애노드, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결된다. 발광 소자(OLED)의 캐소드는 저전위 전원 전압(VSS)이 인가되는 VSS 전극(106)에 연결된다. 발광 소자(OLED)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류(Ids)로 발광된다. 발광 소자(OLED)의 전류 패스는 제3 및 제4 스위치 소자(M3, M4)에 의해 스위칭된다.
스토리지 커패시터(Cst)는 VDD 라인(104)과 제1 노드(n1) 사이에 연결된다. 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 스토리지 커패시터(Cst)에 충전된다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에 서브 픽셀들에서 구동 소자(DT)의 특성 편차가 보상된다.
제1 스위치 소자(M1)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 제2 노드(n2)는 구동 소자(DT)의 게이트, 스토리지 커패시터(Cst)의 제1 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다. 제1 스위치 소자(M1)의 게이트는 제1 게이트 라인(31)에 연결되어 제N 스캔 신호[SCAN(N)]를 공급 받는다. 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.
제2 스위치 소자(M2)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M2)의 게이트는 제1 게이트 라인(31)에 연결되어 제N 스캔 신호[SCAN(N)]를 공급 받는다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 데이터 라인(102)에 연결된다. 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M2)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.
제3 스위치 소자(M3)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 VDD 라인(104)을 제1 노드(n1)에 연결한다. 제3 스위치 소자(M3)의 게이트는 제3 게이트 라인(33)에 연결되어 EM 신호[EM(N)]를 공급 받는다. 제3 스위치 소자(M3)의 제1 전극은 VDD 라인(104)에 연결된다. 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결된다.
제4 스위치 소자(M4)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제3 노드(n3)를 발광 소자(OLED)의 애노드에 연결한다. 제4 스위치 소자(M4)의 게이트는 제3 게이트 라인(33)에 연결되어 EM 신호[EM(N)]를 공급 받는다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
EM 신호[EM(N)]는 제3 및 제4 스위치 소자들(M3, M4)의 온/오프를 제어하여 발광 소자(OLED)의 전류 패스(current path)를 스위칭함으로써 발광 소자(OLED)의 점소등 시간을 제어한다.
제5 스위치 소자(M5)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)를 Vini 라인(105)에 연결한다. 제5 스위치 소자(M5)의 게이트는 제2a 게이트 라인(32a)에 연결되어 제N-1 스캔 신호[SCAN(N-1)]를 공급 받는다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 Vini 라인(105)에 연결된다.
제6 스위치 소자(M6)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 Vini 라인(105)을 제4 노드(n4)에 연결한다. 제6 스위치 소자(M6)의 게이트는 제2b 게이트 라인(32b)에 연결되어 제N-1 스캔 신호[SCAN(N-1)]를 공급 받는다. 제6 스위치 소자(M6)의 제1 전극은 Vini 라인(105)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류(Ids)를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
초기화 기간(Tini) 동안 제N-1 스캔 신호[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 신호[SCAN(N)]와 EM 신호[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 초기화 기간(Tini) 동안 제5 및 제6 스위치 소자들(M5, M6)이 턴-온(turn-on)되어 제2 및 제4 노드(n2, n4)가 Vini로 초기화된다. 초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에 홀드 기간(Th)이 설정될 수 있다. 홀드 기간(Th)에서 게이트 신호[SCAN(N-1), SCAN(N), EM(N)]는 이전 상태를 유지한다.
샘플링 기간(Tsam) 동안 제N 스캔 신호[SCAN(N)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 신호[SCAN(N)]의 펄스는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N-1 스캔 신호[SCAN(N-1)]와 EM 신호[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M1, M1)이 턴-온된다.
샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자(M1, M2)를 통해 흐르는 전류에 의해 상승된다. 구동 소자(DT)가 턴-오프될 때 구동 소자(DT)가 턴-오프(turn-off)되기 때문에 게이트 노드 전압(DTG)이 Vdata - |Vth|이다. 이 때, 제1 노드(n)의 전압도 Vdata - |Vth|이다. 샘플링 기간(Tsam)에 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 |Vgs| = Vdata -(Vdata-|Vth|) = |Vth|이다.
데이터 기입 기간(Twr) 동안 제N 스캔 신호[SCAN(N)]가 게이트 오프 전압(VGH)으로 반전된다. 제N-1 스캔 신호[SCAN(N-1)]와 EM 신호[EM(N)]는 데이터 기입 기간(Twr) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 데이터 기입 기간(Twr) 동안 모든 스위치 소자들(M1~M6)이 오프 상태를 유지한다.
발광 기간(Tem) 동안, EM 신호[EM(N)]가 게이트 오프 전압(VGH)으로 발생될 수 있다. 발광 기간(Tem) 동안, 저계조 표현력을 개선하기 위하여 EM 신호[EM(N)]가 소정의 듀티비로 온/오프되어 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)할 수 있다. 따라서, EM 신호[EM(N)]는 발광 기간(Tem)의 적어도 일부 기간 동안 게이트 온 전압(VGL)으로 발생될 수 있다.
EM 신호[EM(N)]가 게이트 온 전압(VGL)일 때 ELVDD와 발광 소자(OLED) 사이에 전류가 흘러 발광 소자(OLED)가 발광될 수 있다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 신호[SCAN(N-1), SCAN(N)는 게이트 오프 전압(VGH)을 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)은 EM 신호(EM)의 전압 따라 온/오프를 반복한다. EM 신호[EM(N)]가 게이트 온 전압(VGL)일 때 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(OLED)에 전류가 흐른다. 이 때, 구동 소자(DT)의 Vgs는 |Vgs| = ELVDD - (Vdata-|Vth|)이고, 발광 소자(OLED)에 흐르는 전류는 K(ELVDD-Vdata)2이다. K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수이다.
제5 및 제6 스위치 소자들(M5, M6)의 게이트들이 서로 다른 게이트 라인(32a, 32b)에 연결될 수 있다. 제6 스위치 소자(M6)의 제어 신호가 도 7a 및 도 18과 같이 활성화 영역과 비활성화 영역에서 달라질 수 있다. 활성화 영역의 경우, 도 7a에 도시된 바와 같이 제6 스위치 소자(M6)의 게이트에 제N-1 스캔 신호[SCAN(N-1)]가 인가될 수 있다. 비활성화 영역의 경우, 도 18에 도시된 바와 같이 제6 스위치 소자(M6)의 게이트에 제N 스캔 신호[SCAN(N)]가 인가될 수 있다.
활성화 영역의 픽셀에서, 제5 및 제6 스위치 소자들(M5, M6)의 게이트에는 제N-1 스캔 신호[SCAN(N-1)]가 인가된다. 반면에, 비활성화 영역의 경우에 도 18에 도시된 바와 같이 제5 스위치 소자(M5)의 게이트에 제N-1 스캔 신호[SCAN(N-1)]가 인가된 후에, 제6 스위치 소자(M6)에 제N 스캔 신호[SCAN(N)]가 인가된다.
비활성화 영역에서 제6 스위치 소자(M6)는 제N 스캔 신호[SCAN(N)]에 응답하여 발광 소자(OLED)의 애노드 전압을 초기화 전압(Vini)으로 낮추어 발광 소자(OLED)의 발광을 억제한다. 그 결과, 비활성화 영역의 픽셀들은 픽셀들이 발광하지 않기 때문에 블랙(black) 계조의 휘도를 유지한다. 본 발명은 샘플링 기간(Tsam) 동안 제6 스위치 소자(M6)를 턴-온시켜 초기화 전압(Vini)을 발광 소자(OLED)의 애노드에 인가하는 것만으로 비활성화 영역의 휘도를 블랙 계조의 휘도로 제어할 수 있다. 이 때, 발광 소자(OLED)의 애노드에 연결된 다른 노드들의 영향을 차단하기 위하여, 도 18에 도시된 바와 같이 제3 및 제4 스위치 소자(M3, M4)가 턴-오프되는 것이 바람직하다.
도 8은 게이트 구동부(120)의 회로 구성을 개략적으로 보여 주는 도면이다. 도 9a 및 도 9b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면들이다.
도 8을 참조하면, 게이트 구동부(120)는 시프트 레지스터를 포함할 수 있다. 시프트 레지스터는 종속적으로 연결된 신호 전달부들[ST(n-1)~ST(n+2)]을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 이전 신호 전달부로부터 수신된 캐리 신호(CAR1~CAR4)를 스타트 펄스로서 입력 받고 시프트 클럭(CLK1~CLK4)의 라이징 에지에 동기하여 출력(Gout(n-1))~Gout(n+2))을 발생한다. 시프트 레지스터의 출력 신호는 게이트 신호[SCAN(N-1), SCAN(N), EM(N)]이다.
시프트 레지스터의 신호 전달부들 각각은 도 9a와 같은 패스 게이트(pass-gate) 회로 또는 도 9b와 같은 에지 트리거(Edge trigger) 회로로 구현될 수 있다.
패스 게이트 회로에서, 제1 제어 노드(Q)의 전압에 따라 온/오프되는 풀업 트랜지스터(Tup)에 클럭(CLK)이 입력된다. 이에 비하여, 에지 트리거 회로의 풀업 트랜지스터(Tup)에 게이트 온 전압(VGL)이 공급되고 스타트 펄스(VST)와 시프트 클럭(CLK1~CLK4)이 입력된다. 풀다운 트랜지스터(Tdn)는 제2 제어 노드(QB)의 전압에 따라 턴-온/오프(turn-on/off)된다. 패스 게이트 회로에서, 제1 제어 노드(Q)는 스타트 신호에 따라 프리 차징(pre-charging)된 상태에서 플로팅(floating)된다. 제1 제어 노드(Q)가 플로팅된 상태에서 클럭(CLK)이 풀업 트랜지스터(Tup)에 인가될 때, 부트스트래핑(bootstrapping)에 의해 도 10에 도시된 바와 같이 제1 제어 노드(Q) 전압이 도 10에 도시된 게이트 온 전압(VGL) 보다 큰 전압(2VGL)으로 변하여 출력 신호(Gout(n))의 전압이 게이트 온 전압(VGL)의 펄스로 생성된다.
에지 트리거 회로는 클럭(CLK)의 에지에 동기되어 스타트 신호의 전압으로 출력 신호[Gout(n)]의 전압이 변하기 때문에 스타트 신호의 위상과 동일한 파형으로 출력 신호[Gout(N)]를 생성한다. 스타트 신호 파형을 변경하면, 그에 따라 출력 신호의 파형도 변경된다. 에지 트리거 회로에서 입력 신호는 출력 신호와 오버랩(overlap)될 수 있다.
도 11은 게이트 구동부(120)의 제1 및 제2 시프트 레지스터를 보여 주는 도면이다.
도 11을 참조하면, 게이트 구동부(120)는 제1 및 제2 시프트 레지스터(120G, 120E)를 포함할 수 있다. 제1 시프트 레지스터(120G)는 스타트 펄스(GVST)와 시프트 클럭(GCLK)을 입력 받아 스캔 신호(SCAN1~SCAN2160)를 순차적으로 출력할 수 있다. 제2 시프트 레지스터(120E)는 스타트 펄스(EVST)와 시프트 클럭(ECLK)을 입력 받아 EM 신호(EM1~EM2160)를 순차적으로 출력할 수 있다.
도 12는 1 프레임 기간의 액티브 기간과 버티컬 블랭크 기간을 상세히 보여 주는 도면이다.
도 12를 참조하면, 1 프레임 기간(1 Frame)은 픽셀 데이터가 입력되는 액티브 기간(Active interval, AT)과, 픽셀 데이터가 없는 버티컬 블랭크 기간(VB)으로 나뉘어진다.
액티브 기간(AT) 동안 표시패널(100)의 화면(A, B, C) 상의 모든 픽셀들에 기입될 1 프레임 분량의 픽셀 데이터가 드라이브 IC(300)에 수신되어 픽셀들(P)에 기입된다.
버티컬 블랭크 기간(VB)은 제N-1(N은 자연수) 프레임 기간의 액티브 기간(AT)과 제N 프레임 기간의 액티브 기간(AT) 사이에서 픽셀 데이터가 타이밍 콘트롤러에 수신되지 않는 블랭크 기간이다. 버티컬 블랭크 기간(VB)은 버티컬 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)를 포함할 수 있다.
버티컬 블랭크 기간(VB)은 제N-1 프레임 기간에 수신되는 데이터 인에이블 신호(DE)에서 마지막 펄스의 폴링 에지(falling edge)부터 제N 프레임 기간에 수신되는 데이터 인에이블 신호(DE)에서 제1 펄스의 라이징 에지(rising edge) 사이의 시간이다. 제N 프레임 기간의 시작 시점은 데이터 인에이블 신호(DE)의 제1 펄스의 라이징 타이밍이다.
수직 동기신호(Vsync)는 1 프레임 기간을 정의한다. 수평 동기신호(Hsync)는 1 수평 기간(Horizontal time)을 정의한다. 데이터 인에이블 신호(DE)는 화면에 표시될 픽셀 데이터를 포함한 유효 데이터의 기입 기간을 정의한다.
데이터 인에이블 신호(DE)의 펄스는 표시패널(100)의 픽셀들에 기입될 픽셀 데이터와 동기된다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간(1H)이다.
도 13 내지 도 15는 폴더블 디스플레이의 폴딩 및 언폴딩시에 화면 구동 방법을 보여 주는 도면들이다.
도 13을 참조하면, 플렉시블 표시패널(100)이 접혀질 때(folding) 드라이브 IC(300)는 작은 해상도의 화면을 구동한다(S131 및 S132). 작은 해상도의 화면은 도 16a 및 도 16b에 도시된 바와 같이 2160 * 1080 해상도의 활성화 영역일 수 있다. 작은 해상도의 화면은 제1 및 제2 화면(A, B) 중에서 사용자가 바라 보는 활성화 영역일 수 있다. 작은 해상도의 화면은 소정의 기준 주파수로 구동되거나 기준 주파수와 다른 주파수로 구동될 수 있다. 여기서, 기준 주파수와 다른 주파수는 기준 주파수 보다 높거나 작은 주파수를 의미한다. 기준 주파수는 60Hz의 프레임 주파수일 수 있다.
플렉시블 표시패널(100)의 화면이 펴진 언폴딩(Unfolding) 상태에서, 드라이브 IC(300)는 큰 해상도의 화면을 구동한다(S131 및 S133). 큰 해상도의 화면은 제1 화면(A), 폴딩 경계부(C), 및 제2 화면(B)을 합한 최대 화면의 활성화 영역일 수 있다. 큰 해상도의 화면은 도 17에 도시된 바와 같이 기준 주파수로 구동되거나 기준 주파수와 다른 주파수로 구동될 수 있다.
도 14를 참조하면, 플렉시블 표시패널(100)이 접혀질 때 드라이브 IC(300)는 작은 해상도의 화면을 구동한다(S141 내지 S144). 폴딩 상태에서, 드라이브 IC(300)에 입력되는 영상 신호의 프레임 주파수가 변할 수 있다. 이 경우, 드라이브 IC(300)는 입력 영상 신호의 프레임 주파수를 감지하여 작은 해상도의 화면을 변경된 주파수로 구동한다(S142 및 S143). 변경된 주파수는 기준 주파수와 다른 프레임 주파수를 의미한다. 폴딩 상태에서 드라이브 IC(300)의 입력 주파수가 변하지 않으면, 드라이브 IC(300)는 작은 해상도의 화면을 기준 주파수로 구동한다(S142 및 S144).
플렉시블 표시패널(100)이 접히지 않은 언폴딩(Unfolding) 상태이면, 드라이브 IC(300)는 큰 해상도의 화면을 구동한다(S145 내지 S147). 언폴딩 상태에서, 드라이브 IC(300)에 입력되는 영상 신호의 프레임 주파수가 변할 수 있다. 이 경우, 드라이브 IC(300)는 입력 영상 신호의 프레임 주파수를 감지하여 큰 해상도의 화면을 변경된 주파수로 구동한다(S145 및 S146). 언폴딩 상태에서 드라이브 IC(300)의 입력 주파수가 변하지 않으면, 드라이브 IC(300)는 큰 해상도의 화면을 기준 주파수로 구동한다(S145 및 S147).
본 발명의 폴더블 디스플레이는 폴딩 상태에서 어느 한 화면을 VR(Virtual reality) 모드로 구동할 수 있다. VR 모드에서 사용자가 멀미와 피로감을 느끼지 않도록 사용자가 움직일 때 도 15에 도시된 바와 같이 높은 프레임 주파수로 사용자의 움직임을 실시간 반영하여 영상을 이동시킬 필요가 있다.
도 15를 참조하면, 플렉시블 표시패널(100)이 폴딩되면 드라이브 IC(300)는 작은 해상도의 화면을 구동한다(S151 내지 S154).
폴딩 상태에서, 사용자가 폴더블 디스플레이를 접은 상태에서 VR 모드를 선택할 수 있다. 이 때, 호스트 시스템(200)은 사용자에 의해 선택된 VR 컨텐츠의 영상 신호를 드라이브 IC(300)로 전송한다. 호스트 시스템(2000은 기울기 센서의 출력 신호에 응답하여 사용자의 움직임을 반영하여 픽셀 데이터를 렌더링(rendering)하여 높은 프레임 주파수의 영상 신호를 발생하여 드라이브 IC(300)로 전송할 수 있다. 드라이브 IC(300)는 VR 모드에서 기준 주파수 보다 높은 주파수의 입력 영상 신호를 수신하여 높은 주파수로 작은 해상도의 화면을 구동한다. 높은 주파수는 120Hz의 프레임 주파수일 수 있다(S152 및 S153). 폴딩 상태에서, VR 모드가 아니면 드라이브 IC(300)는 작은 해상도의 화면을 기준 주파수로 구동한다(S152 및 S153).
플렉시블 표시패널(100)이 접히지 않은 언폴딩 상태이면, 드라이브 IC(300)는 큰 해상도의 화면을 기준 주파수로 구동한다(S151 내지 S155).
도 18은 비활성화 영역에 형성된 픽셀의 동작을 보여 주는 회로도이다. 비활성화 영역은 도 16a의 예에서 제2 화면(B)이고, 도 16b의 예에서 제1 화면(A)이다.
도 18을 참조하면, 비활성화 영역의 픽셀들은 발광되지 않고 블랙 표시 상태를 유지한다. 비활성화 영역은 플렉시블 표시패널(100)이 접혀질 때 사용자가 바라 보지 않는 화면일 수 있다.
비활성화 영역이 블랙 표시를 유지할 수 있도록 비활성화 영역의 픽셀 회로는 발광 소자(OLED)의 발광을 억제한다. 이를 위하여, 비활성화 영역의 제6 스위치 소자들(M6)은 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온(turn-on)되어 발광 소자(OLED)의 애노드에 초기화 전압(Vini)을 인가한다. 발광 소자(OLED)는 애노드에 초기화 전압(Vini)이 인가될 때 애노드와 캐소드 양단간 전압이 문턱 전압 보다 낮기 때문에 오프 상태를 유지하여 발광되지 않는다.
비활성화 영역의 픽셀들에 인가되는 EM 신호[EM(N)]는 도 20에 도시된 바와 같이 1 프레임 기간 이상 게이트 오프 전압(VGH)으로 인가된다. 이는 픽셀 구동 전압(ELVDD)과 구동 소자(DT) 사이의 전류 패스와, 구동 소자(DT)와 발광 소자(OLED) 사이의 전류 패스를 차단함으로써 이전 데이터 신호로 인하여 축적된 구동 소자(DT)의 잔류 전하가 발광 소자(OLED)의 애노드 전위에 영향을 주는 것을 방지하기 위함이다. 게이트 오프 전압(VGH)의 EM 신호[EM(N)]가 제3 및 제4 스위치 소자들(M3, M4)의 게이트들에 인가되면, 이 스위치 소자들(M3, M4)은 턴-오프된다.
드라이브 IC(300)는 활성화 영역이 스캐닝(scaning)되는 기간에만 데이터 전압(Vdata)을 공급한다. 게이트 구동부(120)는 데이터 전압(Vdata)에 동기하여 활성화 영역의 스캐닝 기간 동안에만 출력 신호 즉, 스캔 신호[SCAN(N-1), SCAN(N)]와 발광 제어 신호[EM(N)]의 펄스를 활성화 영역의 게이트 라인들에 순차적으로 공급한다. 활성화 영역만이 프로그레시브 스캔(progressive scan) 방식으로 스캐닝되어 1 픽셀 라인씩 순차적으로 픽셀들에 데이터 전압(Vdata)이 인가된다.
1 프레임 기간에서 활성화 영역의 스캐닝 기간을 제외한 나머지 기간 동안 데이터 구동부(306)의 출력 버퍼는 턴-오프되어 데이터 전압(Vdata)을 출력하지 않고 데이터 구동부(306)의 데이터 출력 채널은 하이 임피던스 상태(high impedance state, Hi-Z)가 된다. 데이터 출력 채널이 하이 임피던스 상태일 때, 데이터 라인으로부터 전기적으로 분리되어 데이터 출력 채널에서 소비 전력이 발생되지 않는다.
비활성화 영역의 픽셀들에서 제1 제2, 및 제6 스위치 소자들(M1, M2, M6)이 도 18과 같이 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온될 수 있다. 비활성화 영역의 픽셀들에서, 제3, 제4, 및 제5 스위치 소자들(M3, M4, M5)이 제N-1 스캔 신호[SCAN(N-1)]의 게이트 오프 전압(VGH)에 따라 턴-오프될 수 있다. 스캔 신호[SCAN(N)]가 인가될 때마다 비활성화 영역에 형성된 발광 소자(OLED)들의 애노드 전압이 초기화 전압(Vini)으로 초기화되기 때문에 발광 소자들(OLED)이 턴-오프되어 발광되지 않는다. 따라서, 비활성화 영역의 픽셀들은 별도의 블랙 데이터 전압을 공급 받지 않고 발광 소자(OLED)의 애노드에 인가되는 초기화 전압(Vini)으로 블랙 계조의 휘도를 유지할 수 있다.
도 19는 제1 화면(A)이 활성화될 때 게이트 신호의 일 예를 보여 주는 도면이다.
도 19를 참조하면, 제1 화면(A)이 활성화되어 제1 화면(A) 상에 영상이 표시될 수 있다. 드라이브 IC(300)의 데이터 출력 채널들은 활성화된 제1 화면(A)의 스캐닝 타임에 입력 영상의 데이터 전압을 출력한다. 스캔 신호(SCAN1~SCAN1080)는 데이터 전압(Vdata)에 동기되는 게이트 온 전압(VGL)의 펄스로 제1 화면(A)의 픽셀 라인들에 순차적으로 공급될 수 있다. EM 신호(EM1~EM1080)는 제N-1 및 제N 스캔 신호[SCAN(N-1), SCAN(N)]에 동기되는 게이트 오프 전압(VGH)의 펄스로 발생될 수 있다. EM 신호(EM1~EM1080)는 발광 기간에서 게이트 온 전압(VGL)으로 반전되어 픽셀 구동 전압(ELVDD)과 발광 소자(OLED) 사이의 전류 패스를 형성할 수 있다.
도 20은 제1 화면(A)이 비활성화될 때 게이트 신호의 일 예를 보여 주는 도면이다.
도 20을 참조하면, 제1 화면(A)이 비활성화되면 제1 화면(A)은 블랙을 표시한다. 이 경우, 드라이브 IC(300)의 데이터 출력 채널들이 제1 화면(A)의 스캐닝 타임에 하이 임피던스 상태로 되어 데이터 전압을 출력하지 않는다. 스캔 신호(SCAN1~SCAN1080)는 제1 화면(A)의 픽셀 라인들에 순차적으로 공급된다. 제1 화면(A)의 제6 스위치 소자(M6)는 스캔 신호(SCAN1~SCAN1080)에 응답하여 턴-온되어 발광 소자들(OLED)의 애노드에 초기화 전압(Vini)을 인가한다. EM 신호(EM1~EM1080)는 1 프레임 기간 이상 게이트 오프 전압(VGH)의 펄스로 발생될 수 있다. 그 결과, 비활성화된 제1 화면(A)은 모든 픽셀들에서 발광 소자(OLED)의 애노드에 초기화 전압(Vini)이 인가되기 때문에 블랙 계조를 표시한다.
도 21은 전체 화면(A, B, C)이 활성화될 때 스타트 펄스를 보여 주는 파형도이다. 플렉시블 표시패널(100)이 펴진 언폴딩 상태에서 전체 화면(A, B, C)에 입력 영상이 표시될 수 있다. 도 24는 전체 화면이 활성화될 때 데이터 신호와 수직 동기 신호를 보여 주는 파형도이다. 도 24에서 #1, #2?? #2160은 픽셀 라인별 데이터 신호를 나타내는 픽셀 라인 번호이다.
도 21 및 도 24를 참조하면, 제1-1 스타트 펄스(GVST1)는 1 프레임 기간의 초기에 게이트 온 전압(VGL)의 펄스로 발생된다. 제2-1 스타트 펄스(EVST1)는 1 프레임 기간의 초기에 게이트 오프 전압(VGH)의 펄스로 발생된다.
제1-2 스타트 펄스(GVST2)는 1 프레임 기간의 대략 1/2 시점에 게이트 온 전압(VGL)의 펄스로 발생된다. 제2-2 스타트 펄스(EVST2)는 1 프레임 기간의 대략 1/2 시점에 게이트 오프 전압(VGH)의 펄스로 발생된다.
전체 화면(A, B, C)이 활성화되는 동안, 제1 스타트 펄스(GVST1, EVST1)와 제2 스타트 펄스(GVST2, EVST2) 각각은 60Hz의 주파수로 발생될 수 있다.
도 22, 도 23, 도 25 및 도 26은 전체 화면 중 절반만 활성화 영역으로 구동하는 방법을 보여 주는 도면들이다.
도 22는 제1 화면(A)이 저소비 전력 모드로 설정된 60Hz의 프레임 주파수로 구동될 때 스타트 펄스를 보여 주는 파형도이다. 도 25는 제1 화면(A)이 60Hz의 프레임 주파수로 구동될 때 데이터 신호와 수직 동기 신호를 보여 주는 파형도이다.
도 22 및 도 25의 예에서, 제1 화면(A)은 활성화되어 60Hz의 주파수로 구동되어 입력 영상의 픽셀 데이터를 표시한다. 제2 화면(B)은 비활성화되어 블랙을 표시한다.
도 22 및 도 25를 참조하면, 제1 화면(A)만 활성화되는 경우, 제1 스타트 펄스(GVST1, EVST1)는 60Hz의 주파수로 발생될 수 있다. 이 때, 제2 스타트 펄스(GVST2, EVST2)는 발생되지 않는다.
제1 화면(A)은 입력 영상을 표시하는 반면에 제2 화면(B)은 최소 휘도의 블랙을 표시한다. 폴딩 경계부(C)는 활성화 영역 또는 비활성화 영역일 수 있다.
드라이브 IC(300)는 60Hz의 프레임 주파수의 1/2 프레임 기간(8.3ms) 동안 데이터 출력 채널들을 통해 제1 화면(A)의 픽셀들에 공급되는 데이터 전압(Vdata)을 출력한다. 이어서, 드라이브 IC(300)는 나머지 1/2 프레임 기간 동안 데이터 출력 채널들의 출력 버퍼를 턴-오프하여 데이터 출력 채널들을 하이 임피던스(Hi-Z)로 유지한다.
제1 화면(A)이 스캐닝된 후에, 드라이브 IC(300)로부터 픽셀 데이터의 데이터 전압(Vdata)이 출력되지 않기 때문에 제2 화면(B)의 픽셀들에 입력 영상의 픽셀 데이터가 기입되지 않는다. 게이트 구동부(120)는 데이터 전압(Vdata)이 인가되지 않는 제2 화면(B)의 게이트 라인들에 스캔 펄스[SCAN(N)]를 순차적으로 공급하고, 그 결과 도 18과 같이 초기화 전압(Vini)이 발광 소자(OLED)의 애노드에 인가되어 픽셀들의 발광이 억제된다. 따라서, 제2 화면(B)은 블랙 계조를 표시한다.
60Hz의 프레임 주파수의 1 프레임 기간(16.67ms)에서 후반부 기간은 픽셀들에 데이터 전압(Vdata)이 공급되지 않기 때문에 그 만큼 버티컬 블랭크 기간(VB = BLANK)이 확장되는 효과가 있다. 따라서, 이 구동 방법은 임펄시브(Impulsive) 또는 BDI(Black Data Inversion) 효과를 얻을 수 있다.
도 23은 제1 화면(A)이 120Hz의 프레임 주파수로 구동될 때 스타트 펄스를 보여 주는 파형도이다. 도 26은 제1 화면(A)이 120Hz의 프레임 주파수로 구동될 때 데이터 신호와 수직 동기 신호를 보여 주는 파형도이다.
도 23 및 도 26을 참조하면, 제1 화면(A)만 활성화되는 경우, 제1 스타트 펄스(GVST1, EVST1)는 120Hz의 주파수로 발생될 수 있다. 이 때, 제2 스타트 펄스(GVST2, EVST2)는 발생되지 않는다.
제1 화면(A)은 입력 영상을 표시하는 반면에 제2 화면(B)은 최소 휘도의 블랙을 표시한다. 폴딩 경계부(C)는 활성화 영역 또는 비활성화 영역일 수 있다.
드라이브 IC(300)는 120Hz의 프레임 주파수로 구동되어 1 프레임 기간(8.3ms) 동안 데이터 출력 채널들을 통해 제1 화면(A)의 픽셀들에 공급되는 데이터 전압(Vdata)을 출력한다.
도 27은 본 발명의 실시예에 따른 제1 시프트 레지스터와 제2 시프트 레지스터, 및 이들을 연결하는 제어 블록을 보여주는 도면이다. 도 28은 제어 블록에 포함된 일부 제어부들을 보여주는 도면이다. 그리고, 도 29는 제어 블록의 일 구동 타이밍도이다.
도 27 내지 도 29를 참조하면, 본 발명의 게이트 구동부는 제1 시프트 레지스터(120A)와 제2 시프트 레지스터(120C), 및 이들을 연결하는 제어 블록(120B)를 포함한다.
제1 시프트 레지스터(120A)는 도 8의 신호 전달부들[ST(n-1)~ST(n+2)]을 포함하여, 위상의 순차적으로 지연되는 게이트 온 전압의 스캔 신호들(SN)을 출력한다. 제1 시프트 레지스터(120A)는 스캔 스타트 펄스(GVST) 또는 이전 신호 전달부로부터 수신된 스캔 캐리 신호를 스타트 신호로서 입력 받고 스캔 시프트 클럭(GCLK)의 라이징 에지에 동기하여 스캔 출력(SN)을 생성한다.
제2 시프트 레지스터(120C)는 클럭 라인과 캐리 신호 라인을 통해 종속적으로 연결된 복수의 EM 신호 전달부들(EST)을 가진다. EM 신호 전달부들(EST) 각각은 스타트 단자(STR)에 입력되는 EM 출력 제어신호(Dout)에 따라 게이트 오프 전압의 EM 신호를 출력하는 오프 구동용 신호 전달부로 동작하거나 또는, 게이트 온 전압을 포함한 EM 신호를 출력하는 온 구동용 신호 전달부로 동작한다. EM 신호 전달부들(EST) 각각에는 EM 시프트 클럭(ECLK)이 인가된다.
제어 블록(120B)은 EM 신호 전달부들(EST)에 각각 연결되는 복수의 제어부들을 포함한다. 제어 블록(120B) 내에 포함된 제n(n은 자연수) 제어부는, 제1 시프트 레지스터(120A)로부터의 제n 스캔신호(SN(N))를 입력 받고, 타이밍 콘트롤러(도 6의 303)로부터 EM 스타트 신호(EVST), 제1 제어신호(COFF), 제2 제어신호(CVST), 및 제3 제어신호(CCAR)를 입력 받고, 제n-1 EM 신호 전달부(EST(N-1))로부터의 캐리 신호(CAR)를 입력받는다. 제1 제어신호(COFF)는 EM 신호 전달부들(EST) 중에서 오프 구동용 신호 전달부와 온 구동용 신호 전달부를 지정하는 역할을 한다. 제2 제어신호(CVST)는 온 구동용 신호 전달부 중에서 첫번째 온 구동용 신호 전달부를 지정하는 역할을 한다. 제3 제어신호(CCAR)는 온 구동용 신호 전달부 중에서 두번째 내지 마지막번째 온 구동용 신호 전달부를 지정하는 역할을 한다.
제n 제어부는 제n 스캔신호(SN(N)), 제1 제어신호(COFF), 제2 제어신호(CVST), 및 제3 제어신호(CCAR)를 기반으로, 게이트 오프 전압(VGH), EM 스타트 신호(EVST), 및 제n-1 EM 신호 전달부(EST(N-1))로부터의 캐리 신호(CAR) 중 어느 하나를 제n EM 출력 제어신호(Dout(N))로 생성하여 제n EM 신호 전달부(EST(N))의 스타트 단자(STR)에 인가한다.
이와 같이, 제어 블록(120B)은 제어 블록(120B)은 플렉시블 표시패널이 접혀진 폴딩 상태에서 화면의 활성화 영역과 비활성화 영역을 제어할 수 있다. 제1 제어신호(COFF)에 의해 화면의 활성화 영역과 비활성화 영역이 정해지고, 제2 제어신호(CVST)에 의해 활성화 영역의 첫번째 픽셀 라인이 정해지며, 제3 제어신호(CCAR)에 의해 활성화 영역의 두번째 내지 마지막번째 픽셀 라인들이 정해질 수 있다. 따라서, 제어 블록(120B)에 인가되는 제1 제어신호(COFF), 제2 제어신호(CVST), 및 제3 제어신호(CCAR)을 가변하면 화면의 활성화 영역과 비활성화 영역을 자유롭게 선택할 수 있기 때문에, 폴더블 디스플레이의 폴딩 횟수가 변하더라도 그에 대한 대응력(모델 호환성)이 좋아지고, 롤러블 디스플레이에서 활성화 영역(구동 영역) 변화에 따른 해상도 변화시 최적의 구동 솔루션을 제공하는 것이 가능해진다.
제1 시프트 레지스터(120A)는 화면의 활성화 영역과 비활성화 영역 모두에 게이트 온 전압(VGL)의 스캔 신호들(SN)을 출력할 수 있다. 도 18에서와 같이, 비활성화 영역에서 제6 스위치 소자(M6)는 제N 스캔 신호[SCAN(N)]에 응답하여 발광 소자(OLED)의 애노드 전압을 초기화 전압(Vini)으로 낮추어 발광 소자(OLED)의 발광을 억제한다. 그 결과, 비활성화 영역의 픽셀들은 픽셀들이 발광하지 않기 때문에 블랙(black) 계조의 휘도를 유지한다. 본 발명은 샘플링 기간(Tsam) 동안 제6 스위치 소자(M6)를 턴-온시켜 초기화 전압(Vini)을 발광 소자(OLED)의 애노드에 인가하는 것만으로 비활성화 영역의 휘도를 블랙 계조의 휘도로 제어할 수 있다.
제2 시프트 레지스터(120C)는 활성화 영역에 게이트 온 전압(VGL)의 EM 신호를 출력하고, 비활성화 영역에 게이트 오프 전압(VGH)의 EM 신호를 출력한다. 비활성화 영역에서, 게이트 오프 전압(VGH)의 EM 신호에 의해 제3 및 제4 스위치 소자(M3, M4)가 턴-오프되고, 발광 소자(OLED)의 애노드에 연결된 다른 노드들의 영향이 차단되기 때문에 구동의 안정성이 더욱 높아질 수 있다.
제어 블록(120B) 내에 포함딘 복수의 제어부들 중에서 제n 제어부의 구체적 접속 구성을 설명하면 다음과 같다.
제n 제어부는 제1 내지 제6 트랜지스터들(CT1~CT6)을 포함하며, 구동의 안정성을 위해 제1 내지 제3 커패시터들(Ca,Cb,Cc)을 더 포함할 수 있다.
제1 트랜지스터(CT1)는 제n 스캔신호(SN(N))에 따라 온 되어 제1 제어신호(COFF)를 제1 노드(Nx1)에 인가한다. 제1 트랜지스터(CT1)는 제n 스캔신호(SN(N))의 입력단에 연결된 게이트전극, 제1 제어신호(COFF)의 입력단에 연결된 제1 전극, 및 제1 노드(Nx1)에 연결된 제2 전극을 포함한다.
제2 트랜지스터(CT2)는 제1 노드(Nx1)의 제1 제어신호(COFF)에 따라 온 되어 게이트 오프 전압(VGH)을 제n EM 출력 제어신호(Dout(N))로 출력한다. 제2 트랜지스터(CT2)는 제1 노드(Nx1)에 연결된 게이트전극, 게이트 오프 전압(VGH)의 입력단에 연결된 제1 전극, 및 출력 노드(Nxo)를 통해 제n EM 신호 전달부(EST(N))의 상기 스타트 단자(STR)에 연결된 제2 전극을 포함한다.
제3 트랜지스터(CT3)는 제2 제어신호(CVST)에 따라 온 되어 제n 스캔신호(SN(N))를 제2 노드(Nx2)에 인가한다. 제3 트랜지스터(CT3)는 제2 제어신호(CVST)의 입력단에 연결된 게이트전극, 제n 스캔신호(SN(N))의 입력단에 연결된 제1 전극, 및 제2 노드(Nx2)에 연결된 제2 전극을 포함한다.
제4 트랜지스터(CT4)는 제2 노드(Nx2)의 제n 스캔신호(SN(N))에 따라 온 되어 EM 스타트 신호(EVST)를 제n EM 출력 제어신호(Dout(N))로 출력한다. 제4 트랜지스터(CT4)는 제2 노드(Nx2)에 연결된 게이트전극, EM 스타트 신호(EVST)의 입력단에 연결된 제1 전극, 및 출력 노드(Nxo)를 통해 제n EM 신호 전달부(EST(N))의 스타트 단자(STR)에 연결된 제2 전극을 포함한다.
제5 트랜지스터(CT5)는 제n 스캔신호(SN(N))에 따라 온 되어 제3 제어신호(CCAR)를 제3 노드에 인가한다. 제5 트랜지스터(CT5)는 제n 스캔신호(SN(N))의 입력단에 연결된 게이트전극, 제3 제어신호(CCAR)의 입력단에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함한다.
제6 트랜지스터(CT6)는 제3 노드의 상기 제3 제어신호(CCAR)에 따라 온 되어 제n-1 EM 신호 전달부(EST(N-1))로부터의 캐리 신호(CAR)를 제n EM 출력 제어신호(Dout(N))로 출력한다. 제6 트랜지스터(CT6)는 제3 제어신호(CCAR)의 입력단에 연결된 게이트전극, 제n-1 EM 신호 전달부(EST(N-1))로부터 캐리 신호가 입력되는 제1 전극, 및 출력 노드(Nxo)를 통해 상기 제n EM 신호 전달부(EST(N))의 스타트 단자(STR)에 연결된 제2 전극을 포함한다.
제1 커패시터(Ca)는 제1 노드(Nx1)에 연결되어 제1 제어신호(COFF)를 저장한다. 제2 커패시터(Cb)는 제2 노드(Nx2)에 연결되어 제n 스캔신호(SN(N))를 저장한다. 제3 커패시터(Cc)는 제3 노드에 연결되어 제3 제어신호(CCAR)를 저장한다.
도 29에서, ① 구간 내지 ⑦ 구간은 각각 게이트 온 전압의 제1 및 제7 스캔 신호들(SN1~SN7)에 동기된다. 도 29는 각각 제1 내지 제7 EM 신호들(EM1~EM7)을 생성하는 제1 내지 제7 EM 신호 전달부들 중에서, 제1, 제2 및 제7 EM 신호 전달부들이 게이트 오프 전압(VGH)의 EM 신호를 출력하는 오프 구동용 신호 전달부로 동작되고, 제3 내지 제6 EM 신호 전달부들이 게이트 온 전압(VGL)의 EM 신호를 출력하는 온 구동용 신호 전달부로 동작되는 예시이다.
이러한 동작을 위해, 제1 제어신호(COFF)는 ①, ② 및 ⑦ 구간들에서는 게이트 온 전압(VGL)으로 입력되고, ③내지 ⑥ 구간들에서는 게이트 오프 전압(VGH)으로 입력되어, EM 신호 전달부들 중에서 오프 구동용 신호 전달부와 온 구동용 신호 전달부를 지정한다. ①, ② 및 ⑦ 구간들에 대응되는 제1, 제2 및 제7 EM 신호 전달부들이 오프 구동용 신호 전달부로 동작되고, ③내지 ⑥ 구간들에 대응되는 제3 내지 제6 EM 신호 전달부들이 온 구동용 신호 전달부로 동작된다.
그리고, 제2 제어신호(CVST)는 ③ 구간에서만 게이트 온 전압(VGL)으로 입력되어, 온 구동용 신호 전달부들 중에서 첫번째 온 구동용 신호 전달부를 지정한다. ③ 구간에 대응되는 제3 EM 신호 전달부가 온 구동용 신호 전달부들 중에서 첫번째 온 구동용 신호 전달부가 된다.
그리고, 제3 제어신호(CCAR)는 ④, ⑤ 및 ⑥ 구간들에서 게이트 온 전압(VGL)으로 입력되어, 온 구동용 신호 전달부들 중에서 두번째 내지 마지막번째 온 구동용 신호 전달부들을 지정한다. ④, ⑤ 및 ⑥ 구간들에 대응되는 제4 내지 제6 EM 신호 전달부들이 온 구동용 신호 전달부들 중에서 두번째 내지 마지막번째 온 구동용 신호 전달부들이 된다.
도 30은 제어 블록의 각 제어부에 연결된 제2 시프트 레지스터의 EM 신호 전달부를 보여주는 회로도이다. 도 31a은 활성화 영역을 구동하는 EM 신호 전달부의 일 구동 타이밍도이다. 그리고, 도 31b는 비활성화 영역을 구동하는 EM 신호 전달부의 일 구동 타이밍도이다.
도 30을 참조하면, EM 신호 전달부(EST)는 복수의 트랜지스터들(T1~T10)과 복수의 커패시터들(CQ,CQ',CQB)을 포함한다.
제1 트랜지스터(T1)는 제2 EM 클럭(ECLK2)에 따라 온 되어 EM 출력 제어신호(Dout)를 Q 노드에 인가한다. 제1 트랜지스터(T1)는 제2 EM 클럭(ECLK2)의 입력단에 연결된 게이트 전극, 스타트 단자(STR)에 연결된 제1 전극, 및 Q 노드에 연결된 제2 전극을 포함한다.
제2 트랜지스터(T2)는 제2 EM 클럭(ECLK2)와 위상이 반대되는 제1 EM 클럭(ECLK1)에 따라 온 되어 Q 노드를 제3 트랜지스터(T3)의 일측 전극에 연결한다. 제2 트랜지스터(T2)는 제1 EM 클럭(ECLK1)의 입력단에 연결된 게이트 전극, Q 노드에 연결된 제1 전극, 및 제3 트랜지스터(T3)의 일측 전극에 연결된 제2 전극을 포함한다.
제3 트랜지스터(T3)는 Q'노드의 전압에 따라 온 되어 게이트 오프 전압(VGH)을 제2 트랜지스터(T2)의 제2 전극에 인가한다. 제3 트랜지스터(T3)는 Q' 노드에 연결된 게이트전극, 제2 트랜지스터(T2)의 제2 전극에 연결된 제1 전극, 및 게이트 오프 전압(VGH)의 입력단에 연결된 제2 전극을 포함한다.
제4 트랜지스터(T4)는 제2 EM 클럭(ECLK2)에 따라 온 되어 게이트 온 전압(VGL)을 Q'노드에 인가한다. 제4 트랜지스터(T4)는 제2 EM 클럭(ECLK2)의 입력단에 연결된 게이트 전극, 게이트 온 전압(VGL)의 입력단에 연결된 제1 전극, 및 Q' 노드에 연결된 제2 전극을 포함한다.
제5 트랜지스터(T5)는 Q 노드의 전압에 따라 온 되어 제2 EM 클럭(ECLK2)을 Q'노드에 인가한다. 제5 트랜지스터(T5)는 Q 노드에 연결된 게이트전극, 제2 EM 클럭(ECLK2)의 입력단에 연결된 제1 전극, 및 Q' 노드에 연결된 제2 전극을 포함한다.
제6 트랜지스터(T6)는 Q 노드의 전압에 따라 온 되어 게이트 온 전압(VGL)의 EM 신호를 출력 노드(No)에 인가한다. 제6 트랜지스터(T6)는 Q 노드에 연결된 게이트전극, 게이트 온 전압(VGL)의 입력단에 연결된 제1 전극, 및 출력 노드(No)에 연결된 제2 전극을 포함한다.
제7 트랜지스터(T7)는 QB 노드의 전압에 따라 온 되어 게이트 오프 전압(VGH)의 EM 신호를 출력 노드(No)에 인가한다. 제7 트랜지스터(T7)는 QB 노드에 연결된 게이트전극, 게이트 오프 전압(VGH)의 입력단에 연결된 제1 전극, 및 출력 노드(No)에 연결된 제2 전극을 포함한다.
제8 트랜지스터(T8)는 Q'노드의 전압에 따라 온 되어 제2 EM 클럭(ECLK2)을 제9 트랜지스터(T9)의 일측 전극에 인가한다. 제8 트랜지스터(T8)는 Q' 노드에 연결된 게이트전극, 제2 EM 클럭(ECLK2)의 입력단에 연결된 제1 전극, 및 제9 트랜지스터(T9)의 일측 전극에 연결된 제2 전극을 포함한다.
제9 트랜지스터(T9)는 제1 EM 클럭(ECLK1)에 따라 온 되어 제8 트랜지스터(T8)의 제2 전극을 QB 노드에 연결한다. 제9 트랜지스터(T9)는 제1 EM 클럭(ECLK1)의 입력단에 연결된 게이트전극, 제8 트랜지스터(T8)의 제2 전극에 연결된 제1 전극, 및 QB 노드에 연결된 제2 전극을 포함한다.
제10 트랜지스터(T10)는 Q 노드의 전압에 따라 온 되어 QB 노드에 게이트 오프 전압(VGH)을 인가한다. 제10 트랜지스터(T10)는 Q 노드에 연결된 게이트전극, QB 노드에 연결된 제1 전극, 및 게이트 오프 전압(VGH)의 입력단에 연결된 제2 전극을 포함한다.
제1 커패시터(CQ)는 Q 노드와 제1 EM 클럭(ECLK1)의 입력단 사이에 연결된다. 제2 커패시터(CQ')는 제8 및 제9 트랜지스터들을 연결하는 노드와 Q' 노드 사이에 연결된다. 제3 커패시터(CQB)는 QB 노드와 게이트 오프 전압(VGH)의 입력단 사이에 연결된다.
이러한 EM 신호 전달부(EST)가 화면의 활성화 영역을 구동하는 경우의 구동 타이밍도는 도 31a와 같다. 이 경우, EM 출력 제어신호(Dout)는 A,B,C 구간들에서 게이트 오프 전압(VGH)으로 입력되고, D,E,F 구간들에서 게이트 온 전압(VGL)로 입력될 수 있다. 이러한 EM 출력 제어신호(Dout)는 EM 스타트 신호(EVST) 또는 캐리 신호 일 수 있다.
도 31a를 참조하면, Q 노드의 전압은 A, C 구간들에서 제1 트랜지스터를 통해 인가되는 게이트 오프 전압(VGH)의 EM 출력 제어신호(Dout)에 의해 게이트 오프 전압(VGH)이 되고, B,D 구간들에서 제2 및 제3 트랜지스터들(T2,T3)을 통해 인가되는 게이트 오프 전압(VGH)에 의해 게이트 오프 전압(VGH)이 된다. Q 노드의 전압은 E 구간에서 제1 트랜지스터를 통해 인가되는 게이트 온 전압(VGL)의 EM 출력 제어신호(Dout)에 의해 게이트 온 전압(VGL)이 되고, F 구간에서 제1 EM 클럭(ECLK1)에 연결된 제1 커패시터(CQ)의 커플링 작용으로 인해 게이트 온 전압(VGL)보다 낮은 부스팅 전압(2VGL)이 된다. E, F 구간들에서 제6 트랜지스터(T6)가 온 되어 게이트 온 전압(VGL)의 EM 신호가 출력 노드(No)로 출력된다.
도 31a를 참조하면, Q'노드의 전압은 A,C,E 구간들에서 제4 트랜지스터(T4)를 통해 인가되는 게이트 온 전압(VGL)에 의해 게이트 온 전압(VGL)이 되고, B,D 구간들에서 제8 트랜지스터(T8)을 통해 제1 EM 클럭(ECLK1)에 연결된 제2 커패시터(CQ')의 커플링 작용으로 인해 부스팅 전압(2VGL)이 된다. 그리고, Q'노드의 전압은 F 구간에서 제5 트랜지스터(T5)를 통해 인가되는 게이트 오프 전압(VGH)의 제2 EM 클럭(ECLK2)에 의해 게이트 오프 전압(VGH)이 된다.
도 31a를 참조하면, QB 노드의 전압은 B,D 구간들에서 제8 및 제9 트랜지스터들(T8,T9)을 통해 인가되는 게이트 온 전압(VGL)의 제1 EM 클럭(ECLK1)에 의해 게이트 온 전압(VGL)이 되고, C 구간에서 제3 커패시터(CQB)에 의해 게이트 온 전압(VGL)을 유지한다. QB 노드의 전압은 E,F 구간들에서 제10 트랜지스터(T10)을 통해 인가되는 게이트 오프 전압(VGH)에 의해 게이트 오프 전압(VGH)이 된다. B,C,D 구간들에서 제7 트랜지스터(T7)가 온 되어 게이트 오프 전압(VGH)의 EM 신호가 출력 노드(No)로 출력된다.
한편, EM 신호 전달부(EST)가 화면의 비활성화 영역을 구동하는 경우의 구동 타이밍도는 도 31b와 같다. 이 경우, EM 출력 제어신호(Dout)는 A,B,C,D,E,F 구간들에서 계속해서 게이트 오프 전압(VGH)으로 입력된다.
도 31b를 참조하면, Q 노드의 전압은 A, C, E 구간들에서 제1 트랜지스터를 통해 인가되는 게이트 오프 전압(VGH)의 EM 출력 제어신호(Dout)에 의해 게이트 오프 전압(VGH)이 되고, B,D,F 구간들에서 제2 및 제3 트랜지스터들(T2,T3)을 통해 인가되는 게이트 오프 전압(VGH)에 의해 게이트 오프 전압(VGH)이 된다.
도 31b를 참조하면, Q'노드의 전압은 A,C,E 구간들에서 제4 트랜지스터(T4)를 통해 인가되는 게이트 온 전압(VGL)에 의해 게이트 온 전압(VGL)이 되고, B,D,F 구간들에서 제8 트랜지스터(T8)을 통해 제1 EM 클럭(ECLK1)에 연결된 제2 커패시터(CQ')의 커플링 작용으로 인해 부스팅 전압(2VGL)이 된다.
도 31b를 참조하면, QB 노드의 전압은 B,D,F 구간들에서 제8 및 제9 트랜지스터들(T8,T9)을 통해 인가되는 게이트 온 전압(VGL)의 제1 EM 클럭(ECLK1)에 의해 게이트 온 전압(VGL)이 되고, C,E 구간들에서 제3 커패시터(CQB)에 의해 게이트 온 전압(VGL)을 유지한다. B,C,D,E,F 구간들에서 제7 트랜지스터(T7)가 온 되어 게이트 오프 전압(VGH)의 EM 신호가 출력 노드(No)로 출력된다.
도 32a 내지 도 32c는 제어 블록의 EM 출력 제어신호에 의해 제2 시프트 레지스터의 EM 신호 전달부들이 선택적으로 온/오프 구동되는 것을 설명하기 위한 도면들이다.
도 32a를 참조하면, 제1 및 제2 EM 신호 전달부들(EST1,EST2)이 온 구동용 신호 전달부로 동작하고 제3 및 제4 EM 신호 전달부들(EST3,EST4)은 오프 구동용 신호 전달로 동작할 수 있다. 이를 위해, 제1 제어부에서 출력되는 제1 EM 출력 제어신호(Dout1)는 EM 스타트 신호(EVST)일 수 있고, 제2 제어부에서 출력되는 제2 EM 출력 제어신호(Dout2)는 제1 EM 신호 전달부(EST1)로부터의 캐리신호(CAR)일 수 있다. 그리고, 제3 제어부에서 출력되는 제3 EM 출력 제어신호(Dout3)와 제4 제어부에서 출력되는 제4 EM 출력 제어신호(Dout4)는 게이트 하이 전압(VGH)일 수 있다.
도 32b를 참조하면, 제2 및 제3 EM 신호 전달부들(EST2,EST3)이 온 구동용 신호 전달부로 동작하고 제1 및 제4 EM 신호 전달부들(EST1,EST4)은 오프 구동용 신호 전달로 동작할 수 있다. 이를 위해, 제2 제어부에서 출력되는 제2 EM 출력 제어신호(Dout2)는 EM 스타트 신호(EVST)일 수 있고, 제3 제어부에서 출력되는 제3 EM 출력 제어신호(Dout3)는 제2 EM 신호 전달부(EST2)로부터의 캐리신호(CAR)일 수 있다. 그리고, 제1 제어부에서 출력되는 제1 EM 출력 제어신호(Dout1)와 제4 제어부에서 출력되는 제4 EM 출력 제어신호(Dout4)는 게이트 하이 전압(VGH)일 수 있다.
도 32c를 참조하면, 제1 및 제2 EM 신호 전달부들(EST1,EST2)이 오프 구동용 신호 전달부로 동작하고 제3 및 제4 EM 신호 전달부들(EST3,EST4)은 온 구동용 신호 전달로 동작할 수 있다. 이를 위해, 제3 제어부에서 출력되는 제3 EM 출력 제어신호(Dout3)는 EM 스타트 신호(EVST)일 수 있고, 제4 제어부에서 출력되는 제4 EM 출력 제어신호(Dout4)는 제3 EM 신호 전달부(EST3)로부터의 캐리신호(CAR)일 수 있다. 그리고, 제1 제어부에서 출력되는 제1 EM 출력 제어신호(Dout1)와 제2 제어부에서 출력되는 제2 EM 출력 제어신호(Dout2)는 게이트 하이 전압(VGH)일 수 있다.
도 33a 내지 도 36b는 제2 시프트 레지스터의 제1 및 제4 EM 신호 전달부들이 오프 구동되고, 제2 및 제3 EM 신호 전달부들이 온 구동되는 것을 순차적으로 설명하기 위한 도면들이다.
도 33a 및 도 33b를 참조하면, ① 구간에서 제1 제어부가 동작한다. ① 구간에서 게이트 온 전압(VGL)의 제1 스캔 신호(SN1)에 의해 제1 트랜지스터(CT1)가 온 되고, 게이트 온 전압(VGL)의 제1 제어신호(COFF)에 의해 제2 트랜지스터(CT2)가 온 된다. 그러면, 게이트 오프 전압(VGH)이 제1 EM 출력 제어신호(Dout1)로서 제1 EM 신호 전달부(EST1)의 스타트 단자에 인가되고, 제1 EM 신호 전달부(EST1)가 오프 구동되어 게이트 오프 전압(VGH)의 제1 EM 신호(EM1)를 출력한다. ① 구간에서 제2 제어신호(CVST)는 게이트 오프 전압(VGH)으로 입력되어 제3 트랜지스터(CT3) 및 제4 트랜지스터(CT4)가 오프 되고, 제3 제어신호(CCAR)는 게이트 오프 전압(VGH)으로 입력되어 제6 트랜지스터(CT6)가 오프 된다.
도 34a 및 도 34b를 참조하면, ② 구간에서 제2 제어부가 동작한다. ② 구간에서 게이트 온 전압(VGL)의 제2 제어신호(CVST)에 의해 제3 트랜지스터(CT3)가 온 된다. 그러면, 게이트 오프 전압(VGH)의 EM 스타트 신호(EVST)가 제2 EM 출력 제어신호(Dout2)로서 제2 EM 신호 전달부(EST2)의 스타트 단자에 인가되고, 제2 EM 신호 전달부(EST2)가 온 구동되어 게이트 온 전압(VGL)을 포함한 제2 EM 신호(EM2)를 출력한다. ② 구간에서 게이트 온 전압(VGL)의 제2 스캔 신호(SN2)에 의해 제1 트랜지스터(CT1)가 온 되고, 게이트 오프 전압(VGH)의 제1 제어신호(COFF)에 의해 제2 트랜지스터(CT2)가 오프 된다. 그리고, 게이트 오프 전압(VGH)의 제3 제어신호(CCAR)에 의해 제6 트랜지스터(CT6)가 오프 된다.
도 35a 및 도 35b를 참조하면, ③ 구간에서 제3 제어부가 동작한다. ③ 구간에서 게이트 온 전압(VGL)의 제3 스캔 신호(SN3)에 의해 제5 트랜지스터(CT3)가 온 되고, 게이트 온 전압(VGL)의 제3 제어신호(CCAR)에 의해 제6 트랜지스터(CT6)가 온 된다. 그러면, 게이트 오프 전압(VGH)의 캐리신호(CAR)가 제3 EM 출력 제어신호(Dout3)로서 제3 EM 신호 전달부(EST3)의 스타트 단자에 인가되고, 제3 EM 신호 전달부(EST3)가 온 구동되어 게이트 온 전압(VGL)을 포함한 제3 EM 신호(EM3)를 출력한다. ③ 구간에서 게이트 온 전압(VGL)의 제3 스캔 신호(SN3)에 의해 제1 트랜지스터(CT1)가 온 되고, 게이트 오프 전압(VGH)의 제1 제어신호(COFF)에 의해 제2 트랜지스터(CT2)가 오프 된다. 그리고, 게이트 오프 전압(VGH)의 제2 제어신호(CVST)에 의해 제3 트랜지스터(CT3), 및 제4 트랜지스터(CT4)가 오프 된다.
도 36a 및 도 36b를 참조하면, ④ 구간에서 제4 제어부가 동작한다. ④ 구간에서 게이트 온 전압(VGL)의 제4 스캔 신호(SN4)에 의해 제1 트랜지스터(CT1)가 온 되고, 게이트 온 전압(VGL)의 제1 제어신호(COFF)에 의해 제2 트랜지스터(CT2)가 온 된다. 그러면, 게이트 오프 전압(VGH)이 제4 EM 출력 제어신호(Dout4)로서 제4 EM 신호 전달부(EST4)의 스타트 단자에 인가되고, 제4 EM 신호 전달부(EST4)가 오프 구동되어 게이트 오프 전압(VGH)의 제4 EM 신호(EM4)를 출력한다. ④ 구간에서 제2 제어신호(CVST)는 게이트 오프 전압(VGH)으로 입력되어 제3 트랜지스터(CT1) 및 제4 트랜지스터(CT4)가 오프 되고, 제3 제어신호(CCAR)는 게이트 오프 전압(VGH)으로 입력되어 제6 트랜지스터(CT6)가 오프 된다.
도 37 및 도 38은 폴딩 대기시와 폴딩 하프 구동시에 있어 화면의 표시 상태와 소비전력 절감을 위한 데이터 구동 타이밍을 보여주는 도면이다.
플렉서블 디스플레이에서 도 27 내지 도 36b에 도시된 게이트 구동부의 구성을 적용하면, 활성화 영역의 위치 및 해상도가 자유롭게 조절될 수 있다. 예를 들어, 도 37 및 도 38과 같이 플렉서블 디스플레이에서 폴딩 구동 영역이 3개 즉, 폴딩시 하프 구동을 위한 제1 화면 영역과 제2 화면 영역, 이들 사이의 폴딩 경계부에 마련된 제3 화면 영역이 구비될 수 있다. 폴딩 대기 상태에서 제3 화면 영역은 영상 변화가 적은 영역으로서, 기본 주파수(예컨대, 60Hz)로 구동되거나 또는, 기본 주파수보다 낮은 주파수로 구동될 수 있다. 이 영역은 저속 구동 영역일 수 있다.
반면에, 제1 화면 영역과 제2 화면 영역 중 어느 한 영역에만 영상이 표시되는 폴딩 하프 구동 상태에서 영상 표시 영역은 기본 주파수로 구동되거나 또는 기본 주파수보다 높은 주파수로 구동될 수 있다. 이 영역은 고속 구동영역일 수 있다.
도 39 및 도 40은 멀티 폴딩시에 있어 화면의 표시 상태와 소비전력 절감을 위한 데이터 구동 타이밍을 보여주는 도면이다.
플렉서블 디스플레이에서 도 27 내지 도 36b에 도시된 게이트 구동부의 구성을 적용하면, 활성화 영역의 위치 및 해상도가 자유롭게 조절될 수 있다. 예를 들어, 도 39 및 도 40과 같이 플렉서블 디스플레이에서 폴딩 구동 영역이 5개 즉, 폴딩시 하프 구동을 위한 제1 화면 영역과 제2 화면 영역과 제3 화면 영역과, 이들 사이의 폴딩 경계부들에 마련된 제4 화면 영역과 제5 화면 영역이 구비될 수 있다.
폴딩 대기 상태에서 제4 화면 영역 또는 제5 화면 영역은 영상 변화가 적은 영역으로서, 기본 주파수(예컨대, 60Hz)로 구동되거나 또는, 기본 주파수보다 낮은 주파수로 구동될 수 있다. 이 영역은 저속 구동 영역일 수 있다.
반면에, 제1 화면 영역과 제2 화면 영역과 제3 화면 영역 중에서 적어도 하나 이상의 영역에 영상이 표시되는 폴딩 하프 구동 상태에서 영상 표시 영역은 기본 주파수로 구동되거나 또는 기본 주파수보다 높은 주파수로 구동될 수 있다. 이 영역은 고속 구동영역일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 플렉시블 표시패널 200 : 호스트 시스템
300 : 드라이브 IC 301 : 제1 메모리
302 : 제2 메모리 203 : 타이밍 콘트롤러
304 : 전원부 305 : 감마 보상 전압 발생부
306 : 데이터 구동부 307 : 레벨 시프터
120A : 제1 시프트 레지스터 120B : 제어 블록
120C : 제2 시프트 레지스터

Claims (16)

  1. 위상의 순차적으로 지연되는 게이트 온 전압의 스캔 신호들을 출력하는 제1 시프트 레지스터;
    클럭 라인과 캐리 신호 라인을 통해 종속적으로 연결된 복수의 EM 신호 전달부들을 가지며, 상기 EM 신호 전달부들 각각은 스타트 단자에 입력되는 EM 출력 제어신호에 따라 게이트 오프 전압의 EM 신호를 출력하는 오프 구동용 신호 전달부로 동작하거나 또는, 게이트 온 전압을 포함한 EM 신호를 출력하는 온 구동용 신호 전달부로 동작하는 제2 시프트 레지스터; 및
    상기 제1 시프트 레지스터로부터의 제n(n은 자연수) 스캔신호, 상기 EM 신호 전달부들 중에서 상기 오프 구동용 신호 전달부와 상기 온 구동용 신호 전달부를 지정하는 제1 제어신호, 상기 온 구동용 신호 전달부 중에서 첫번째 온 구동용 신호 전달부를 지정하는 제2 제어신호, 및 상기 온 구동용 신호 전달부 중에서 두번째 내지 마지막번째 온 구동용 신호 전달부를 지정하는 제3 제어신호를 기반으로, 게이트 오프 전압, EM 스타트 신호, 및 제n-1 EM 신호 전달부로부터의 캐리 신호 중 어느 하나를 제n EM 출력 제어신호로 생성하여 제n EM 신호 전달부의 상기 스타트 단자에 인가하는 제n 제어부를 갖는 제어 블록;
    을 포함한 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 제n 제어부는,
    상기 제n 스캔신호에 따라 온 되어 상기 제1 제어신호를 제1 노드에 인가하는 제1 트랜지스터;
    상기 제1 노드의 상기 제1 제어신호에 따라 온 되어 상기 게이트 오프 전압을 제n EM 출력 제어신호로 출력하는 제2 트랜지스터;
    상기 제2 제어신호에 따라 온 되어 상기 제n 스캔신호를 제2 노드에 인가하는 제3 트랜지스터;
    상기 제2 노드의 상기 제n 스캔신호에 따라 온 되어 상기 EM 스타트 신호를 제n EM 출력 제어신호로 출력하는 제4 트랜지스터;
    상기 제n 스캔신호에 따라 온 되어 상기 제3 제어신호를 제3 노드에 인가하는 제5 트랜지스터; 및
    상기 제3 노드의 상기 제3 제어신호에 따라 온 되어 상기 제n-1 EM 신호 전달부로부터의 캐리 신호를 제n EM 출력 제어신호로 출력하는 제6 트랜지스터를 포함한 게이트 구동회로.
  3. 제 2 항에 있어서,
    상기 제n 제어부는,
    상기 제1 노드에 연결되어 상기 제1 제어신호를 저장하는 제1 커패시터;
    상기 제2 노드에 연결되어 상기 제n 스캔신호를 저장하는 제2 커패시터; 및
    상기 제3 노드에 연결되어 상기 제3 제어신호를 저장하는 제3 커패시터를 더 포함한 게이트 구동회로.
  4. 제 2 항에 있어서,
    상기 제1 트랜지스터는 상기 제n 스캔신호의 입력단에 연결된 게이트전극, 상기 제1 제어신호의 입력단에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
    상기 제2 트랜지스터는 상기 제1 노드에 연결된 게이트전극, 상기 게이트 오프 전압의 입력단에 연결된 제1 전극, 및 출력 노드를 통해 상기 제n EM 신호 전달부의 상기 스타트 단자에 연결된 제2 전극을 포함하고,
    상기 제3 트랜지스터는 상기 제2 제어신호의 입력단에 연결된 게이트전극, 상기 제n 스캔신호의 입력단에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
    상기 제4 트랜지스터는 상기 제2 노드에 연결된 게이트전극, 상기 EM 스타트 신호의 입력단에 연결된 제1 전극, 및 상기 출력 노드를 통해 상기 제n EM 신호 전달부의 상기 스타트 단자에 연결된 제2 전극을 포함하고,
    상기 제5 트랜지스터는 상기 제n 스캔신호의 입력단에 연결된 게이트전극, 상기 제3 제어신호의 입력단에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하고,
    상기 제6 트랜지스터는 상기 제3 제어신호의 입력단에 연결된 게이트전극, 상기 제n-1 EM 신호 전달부로부터 캐리 신호가 입력되는 제1 전극, 및 상기 출력 노드를 통해 상기 제n EM 신호 전달부의 상기 스타트 단자에 연결된 제2 전극을 포함한 게이트 구동회로.
  5. 제 1 항에 있어서,
    상기 제n EM 신호 전달부는,
    상기 게이트 오프 전압이 상기 제n EM 출력 제어신호로서 상기 스타트 단자에 입력될 때 상기 오프 구동용 신호 전달부로 동작하고,
    EM 스타트 신호, 및 제n-1 EM 신호 전달부로부터의 캐리 신호 중 어느 하나가 상기 제n EM 출력 제어신호로서 상기 스타트 단자에 입력될 때 상기 온 구동용 신호 전달부로 동작하는 게이트 구동회로.
  6. 복수의 데이터 라인들과, 복수의 스캔 라인들과, 복수의 EM 라인들이 교차되고, 픽셀들이 배치된 화면을 포함하는 플렉시블 표시패널; 및
    상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로;
    상기 스캔 라인들에 스캔 신호를 공급하며 상기 EM 라인들에 EM 신호를 공급하여 상기 픽셀들 중 적어도 일부에 상기 데이터 전압이 공급되도록 하는 게이트 구동회로를 포함하고,
    상기 게이트 구동회로는,
    위상의 순차적으로 지연되는 게이트 온 전압의 스캔 신호들을 출력하는 제1 시프트 레지스터;
    클럭 라인과 캐리 신호 라인을 통해 종속적으로 연결된 복수의 EM 신호 전달부들을 가지며, 상기 EM 신호 전달부들 각각은 스타트 단자에 입력되는 EM 출력 제어신호에 따라 게이트 오프 전압의 EM 신호를 출력하는 오프 구동용 신호 전달부로 동작하거나 또는, 게이트 온 전압을 포함한 EM 신호를 출력하는 온 구동용 신호 전달부로 동작하는 제2 시프트 레지스터; 및
    상기 제1 시프트 레지스터로부터의 제n(n은 자연수) 스캔신호, 상기 EM 신호 전달부들 중에서 상기 오프 구동용 신호 전달부와 상기 온 구동용 신호 전달부를 지정하는 제1 제어신호, 상기 온 구동용 신호 전달부 중에서 첫번째 온 구동용 신호 전달부를 지정하는 제2 제어신호, 및 상기 온 구동용 신호 전달부 중에서 두번째 내지 마지막번째 온 구동용 신호 전달부를 지정하는 제3 제어신호를 기반으로, 게이트 오프 전압, EM 스타트 신호, 및 제n-1 EM 신호 전달부로부터의 캐리 신호 중 어느 하나를 제n EM 출력 제어신호로 생성하여 제n EM 신호 전달부의 상기 스타트 단자에 인가하는 제n 제어부를 갖는 제어 블록을 포함한 플렉시블 디스플레이.
  7. 제 6 항에 있어서,
    상기 제n 제어부는,
    상기 제n 스캔신호에 따라 온 되어 상기 제1 제어신호를 제1 노드에 인가하는 제1 트랜지스터;
    상기 제1 노드의 상기 제1 제어신호에 따라 온 되어 상기 게이트 오프 전압을 제n EM 출력 제어신호로 출력하는 제2 트랜지스터;
    상기 제2 제어신호에 따라 온 되어 상기 제n 스캔신호를 제2 노드에 인가하는 제3 트랜지스터;
    상기 제2 노드의 상기 제n 스캔신호에 따라 온 되어 상기 EM 스타트 신호를 제n EM 출력 제어신호로 출력하는 제4 트랜지스터;
    상기 제n 스캔신호에 따라 온 되어 상기 제3 제어신호를 제3 노드에 인가하는 제5 트랜지스터; 및
    상기 제3 노드의 상기 제3 제어신호에 따라 온 되어 상기 제n-1 EM 신호 전달부로부터의 캐리 신호를 제n EM 출력 제어신호로 출력하는 제6 트랜지스터를 포함한 플렉시블 디스플레이.
  8. 제 7 항에 있어서,
    상기 제n 제어부는,
    상기 제1 노드에 연결되어 상기 제1 제어신호를 저장하는 제1 커패시터;
    상기 제2 노드에 연결되어 상기 제n 스캔신호를 저장하는 제2 커패시터; 및
    상기 제3 노드에 연결되어 상기 제3 제어신호를 저장하는 제3 커패시터를 더 포함한 플렉시블 디스플레이.
  9. 제 6 항에 있어서,
    상기 제n EM 신호 전달부는,
    상기 게이트 오프 전압이 상기 제n EM 출력 제어신호로서 상기 스타트 단자에 입력될 때 상기 오프 구동용 신호 전달부로 동작하고,
    EM 스타트 신호, 및 제n-1 EM 신호 전달부로부터의 캐리 신호 중 어느 하나가 상기 제n EM 출력 제어신호로서 상기 스타트 단자에 입력될 때 상기 온 구동용 신호 전달부로 동작하는 플렉시블 디스플레이.
  10. 제 6 항에 있어서,
    상기 플렉시블 표시패널이 접혀진 폴딩 상태에서 상기 화면은,
    상기 픽셀들에서 발광이 이뤄지는 활성화 영역; 및
    상기 픽셀들에서 발광이 이뤄지지 않는 비활성화 영역을 포함하고,
    상기 제1 시프트 레지스터는 상기 활성화 영역과 상기 비활성화 영역 모두에 게이트 온 전압의 스캔 신호들을 출력하고,
    상기 제2 시프트 레지스터는 상기 활성화 영역에 상기 게이트 온 전압을 포함한 EM 신호를 출력하고, 상기 비활성화 영역에 상기 게이트 오프 전압의 EM 신호를 출력하는 플렉시블 디스플레이.
  11. 제 10 항에 있어서,
    상기 제1 제어신호에 의해 상기 활성화 영역과 상기 비활성화 영역이 정해지고,
    상기 제2 제어신호에 의해 상기 활성화 영역의 첫번째 픽셀 라인이 정해지며,
    상기 제3 제어신호에 의해 상기 활성화 영역의 두번째 내지 마지막번째 픽셀 라인들이 정해지는 플렉시블 디스플레이.
  12. 제 10 항에 있어서,
    1 프레임 기간에서 상기 비활성화 영역에 상기 게이트 온 전압의 스캔 신호들이 공급되는 기간 동안,
    상기 데이터 구동회로의 출력 버퍼는 턴 오프 되고, 상기 데이터 구동회로의 데이터 출력 채널은 하이 임피던스 상태(high impedance state, Hi-Z)가 되는 플렉시블 디스플레이.
  13. 제 10 항에 있어서,
    상기 활성화 영역은 소정의 기준 주파수로 구동되거나 또는 상기 기준 주파수와 다른 주파수로 구동되는 플렉시블 디스플레이.
  14. 제 10 항에 있어서,
    상기 픽셀들 각각은
    발광 소자;
    픽셀 구동 전압과 상기 발광 소자 사이에 배치되어 상기 발광 소자에 전류를 공급하는 구동소자;
    상기 EM 신호에 응답하여 상기 구동 소자와 상기 발광 소자 사이의 전류 패스를 스위칭하는 제1 스위치 소자; 및
    스캔 신호에 응답하여 초기화 전압을 상기 발광 소자의 애노드에 인가하는 제2 스위치 소자를 포함하는 플렉시블 디스플레이.
  15. 제 14 항에 있어서,
    상기 활성화 영역에서,
    상기 제2 스위치 소자는 상기 제n 스캔신호보다 위상이 앞선 제n-1 스캔 신호에 응답하여 상기 데이터 전압에 앞서 상기 초기화 전압을 상기 발광 소자의 애노드에 공급하고,
    상기 비활성화 영역에서,
    상기 제2 스위치 소자는 상기 제n 스캔신호에 응답하여 상기 초기화 전압을 상기 발광 소자의 애노드에 공급하고,
    상기 초기화 전압이 상기 발광 소자의 문턱 전압 보다 낮은 직류 전압으로 설정되는 플렉시블 디스플레이.
  16. 제 15 항에 있어서,
    상기 비활성화 영역에서,
    상기 제1 스위치 소자는 상기 게이트 오프 전압의 EM 신호에 따라 오프 상태를 유지하는 플렉시블 디스플레이.

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