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KR20190122280A - 표시 장치 - Google Patents

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KR20190122280A
KR20190122280A KR1020180045497A KR20180045497A KR20190122280A KR 20190122280 A KR20190122280 A KR 20190122280A KR 1020180045497 A KR1020180045497 A KR 1020180045497A KR 20180045497 A KR20180045497 A KR 20180045497A KR 20190122280 A KR20190122280 A KR 20190122280A
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KR
South Korea
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subpixel electrode
branch portions
electrode
disposed
Prior art date
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Withdrawn
Application number
KR1020180045497A
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English (en)
Inventor
정중건
이원준
정연학
유두환
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020180045497A priority Critical patent/KR20190122280A/ko
Priority to US16/189,607 priority patent/US20190324329A1/en
Publication of KR20190122280A publication Critical patent/KR20190122280A/ko
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Abstract

본 발명은 투과율 및 측면 시인성을 향상시킬 수 있는 표시 장치에 대한 것으로, 기판; 기판 상에 배치된 박막 트랜지스터; 박막 트랜지스터 상에 배치되고, 제1 부화소 전극 및 제1 부화소 전극과 연결된 제2 부화소 전극을 포함하는 화소 전극; 및 제1 부화소 전극은 제1 방향을 따라 연장된 제1 수평 줄기부, 제1 방향과 교차하는 제2 방향을 따라 연장된 제1 수직 줄기부 및 제1 수평 줄기부 및 제1 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제1 가지부을 포함하고, 제2 부화소 전극은 제1 방향을 따라 연장된 제2 수평 줄기부, 제2 방향을 따라 연장된 제2 수직 줄기부 및 제2 수평 줄기부 및 제2 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제2 가지부을 포함하고, 복수의 제2 가지부는 복수의 제1 가지부와 실질적으로 동일한 피치로 배치되고, 복수의 제2 가지부 사이의 간격은 복수의 제1 가지부 사이의 간격보다 더 크다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 2개의 기판과 그 사이에 삽입되어 있는 액정층을 포함한다.
액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
이때, 액정 표시 장치는 액정 제어력에 따라 투과율을 조절할 수 있으며, 화소 전극과 공통 전극에 의해 형성되는 전계에 따라 액정 제어력을 조절할 수 있다.
본 발명은 투과율 및 측면 시인성을 향상시킬 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 기판;기판상에 배치된 박막 트랜지스터; 박막 트랜지스터 상에 배치되고, 제1 부화소 전극(SPE1) 및 제1 부화소 전극과 연결된 제2 부화소 전극을 포함하는 화소 전극; 및 제1 부화소 전극은 제1 방향을 따라 연장된 제1 수평 줄기부, 제1 방향과 교차하는 제2 방향을 따라 연장된 제1 수직 줄기부 및 제1 수평 줄기부 및 제1 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제1 가지부를 포함하고, 제2 부화소 전극은 제1 방향을 따라 연장된 제2 수평 줄기부, 제2 방향을 따라 연장된 제2 수직 줄기부 및 제2 수평 줄기부 및 제2 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제2 가지부를 포함하고, 복수의 제2 가지부는 복수의 제1 가지부와 실질적으로 동일한 피치(pitch)로 배치되고, 복수의 제2 가지부 사이의 간격은 복수의 제1 가지부 사이의 간격보다 더 크다.
복수의 제1 가지부 사이의 간격에 대한 복수의 제1 가지부의 폭의 비는 복수의 제2 가지부 사이의 간격에 대한 복수의 제2 가지부의 폭의 비보다 클 수 있다.
복수의 제1 가지부 사이의 간격에 대한 복수의 제1 가지부의 폭의 비는 1.2 이상 1.6 이하일 수 있다.
복수의 제2 가지부 사이의 간격에 대한 복수의 제2 가지부의 폭의 비는 0.9 이상 1.2 이하일 수 있다.
복수의 제1 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치되고 복수의 제2 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치될 수 있다.
박막 트랜지스터와 화소 전극 사이에 배치된 제1 유기막; 및 제2 부화소 전극 상에 배치된 제2 유기막;을 더 포함할 수 있다.
제1 부화소 전극과 중첩하는 제1 유기막은 제2 부화소 전극과 중첩하는 제1 유기막보다 큰 두께를 가질 수 있다.
제1 부화소 전극 상에 제2 유기막이 배치되지 않을 수 있다.
복수의 제2 가지부는 복수의 제1 가지부보다 작은 폭을 가질 수 있다.
화소 전극은 박막 트랜지스터와 연결된 제1 연결부 및 제1 부화소 전극과 제2 부화소 전극을 연결하는 제2 연결부를 더 포함할 수 있다.
제1 가지부와 제1 수평 줄기부는 제2 가지부와 제2 수평 줄기부와 서로 다른 각도를 이룰 수 있다.
제1 가지부와 제1 수평 줄기부는 40도 이상 50도 이하의 각도를 가질 수 있다.
제2 가지부와 제2 수평 줄기부는 25도 이상 40도 이하의 각도를 가질 수 있다.
제1 부화소 전극은 제1 가지부의 단부를 연결할 수 있다.
본 발명의 실시예에 따른 표시 장치는, 기판; 기판 상에 배치된 박막 트랜지스터; 박막 트랜지스터 상에 배치되고, 제1 부화소 전극 및 제1 부화소 전극과 연결된 제2 부화소 전극을 포함하는 화소 전극; 및 제1 부화소 전극은 제1 방향을 따라 연장된 제1 수평 줄기부, 제1 방향과 교차하는 제2 방향을 따라 연장된 제1 수직 줄기부 및 제1 수평 줄기부 및 제1 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제1 가지부를 포함하고, 제2 부화소 전극은 제1 방향을 따라 연장된 제2 수평 줄기부, 제2 방향을 따라 연장된 제2 수직 줄기부 및 제2 수평 줄기부 및 제2 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제2 가지부를 포함하고, 복수의 제1 가지부 사이의 간격에 대한 복수의 제1 가지부의 폭의 비는 1.2 이상 1.6 이하이고, 복수의 제2 가지부 사이의 간격에 대한 복수의 제2 가지부의 폭의 비는 0.9 이상 1.2 이하이다.
복수의 제1 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치되고 복수의 제2 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치될 수 있다.
박막 트랜지스터와 화소 전극 사이에 배치된 제1 유기막; 및 제2 부화소 전극 상에 배치된 제2 유기막;을 더 포함할 수 있다.
제1 부화소 전극과 중첩하는 제1 유기막은 제2 부화소 전극과 중첩하는 제1 유기막보다 큰 두께를 갖는 표시 장치.
제1 부화소 전극 상에 제2 유기막이 배치되지 않을 수 있다.
복수의 제2 가지부는 복수의 제1 가지부보다 작은 폭을 가질 수 있다.
본 발명의 실시예에 따르면, 기판; 기판 상에 배치된 박막 트랜지스터; 박막 트랜지스터 상에 배치되고, 제1 부화소 전극 및 제1 부화소 전극과 연결된 제2 부화소 전극을 포함하는 화소 전극; 및 제1 부화소 전극은 제1 방향을 따라 연장된 제1 수평 줄기부, 제1 방향과 교차하는 제2 방향을 따라 연장된 제1 수직 줄기부 및 제1 수평 줄기부 및 제1 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제1 가지부를 포함하고, 제2 부화소 전극은 제1 방향을 따라 연장된 제2 수평 줄기부, 제2 방향을 따라 연장된 제2 수직 줄기부 및 제2 수평 줄기부 및 제2 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제2 가지부를 포함하고, 복수의 제2 가지부는 복수의 제1 가지부와 실질적으로 동일한 피치(pitch)로 배치되고, 복수의 제2 가지부는 제2 부화소 전극의 단부보다 제2 부화소 전극의 중앙부에서 더 작은 폭을 가진다.
상기 복수의 제2 가지부의 중앙부는 복수의 제1 가지부보다 더 작은 폭을 가질 수 있다.
복수의 제1 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치되고 복수의 제2 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치될 수 있다.
박막 트랜지스터와 화소 전극(PE) 사이에 배치된 제1 유기막; 및 제2 부화소 전극 상에 배치된 제2 유기막;을 더 포함할 수 있다.
제1 부화소 전극과 중첩하는 제1 유기막은 제2 부화소 전극과 중첩하는 제1 유기막보다 큰 두께를 갖는다.
제1 부화소 전극 상에 제2 유기막이 배치되지 않을 수 있다.
본 발명은 화소 전극의 가지부의 폭과 가지부 사이의 간격에 대한 비를 조절하여 액정 제어력을 향상시켜 투과율 및 측면 시인성을 향상시킨다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치를 나타낸 개략적인 블록도이다.
도 2는 도 1에 도시된 하나의 화소에 나타낸 등가 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 하나의 화소를 나타낸 평면도이다.
도 4는 도 3의 I-I`를 따라 자른 단면도이다.
도 5는 도 3의 A에 대한 확대도이다.
도 6은 도 5의 II-II`를 따라 자른 단면도이다.
도 7은 도 3의 B에 대한 확대도이다.
도 8은 도 7의 III-III`를 따라 자른 단면도이다.
도 9는 본 발명의 제2 실시예에 따른 하나의 화소 전극을 나타낸 평면도이다.
도 10은 도 9의 C에 대한 확대도이다.
도 11은 도 9의 D에 대한 확대도이다.
도 12는 본 발명의 제3 실시예에 따른 하나의 화소 전극을 나타낸 평면도이다.
도 13은 도 12의 E에 대한 확대도이다.
도 14는 도 12의 F에 대한 확대도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 8을 참조하여 본 발명의 제1 실시예에 따른 표시 장치에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치를 나타낸 개략적인 블록도이고, 도 2는 도 1에 도시된 하나의 화소에 나타낸 등가 회로도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 표시 장치는 표시부(DA)와 표시부(DA) 주변의 비표시부(NDA)를 포함하는 표시 패널, 및 표시 패널의 비표시부(NDA)에 배치된 게이트 드라이버(410)와 데이터 드라이버(420)를 포함할 수 있다.
표시 패널은 제1 방향(DR1)으로 연장된 복수의 게이트 라인들(G1 내지 Gi), 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 복수의 데이터 라인들(DR1 내지 Dj), 및 게이트 라인과 데이터 라인에 연결된 복수의 화소(PX)를 포함할 수 있다.
게이트 라인들(GL1 내지 GLi)은 비표시부(NDA)로 연장되어 게이트 드라이버(410)에 접속되고, 데이터 라인들(DL1 내지 DLj)은 비표시부(NDA)로 연장되어 데이터 드라이버(420)에 접속된다.
게이트 드라이버(410)는 타이밍 컨트롤러(미도시)로부터 제공된 게이트 제어신호에 따라 게이트 신호들을 생성하고, 그 게이트 신호들을 복수의 게이트 라인들(GL1 내지 GLi)에 차례로 공급한다. 데이터 드라이버(420)는 타이밍 컨트롤러(미도시)로부터 디지털 영상 데이터 신호들 및 데이터 제어신호를 공급받아 데이터 라인들(DL1 내지 DLj)에 공급한다.
화소들(PX)은 표시 패널의 표시부(DA)에 위치한다. 인접하여 위치한 복수의 화소(PX)들은 하나의 단위 화소를 이룰 수 있다. 예를 들어, 하나의 단위 화소를 이루는 복수의 화소(PX)들은 동일한 게이트 라인에 접속되며, 서로 다른 데이터 라인에 접속될 수 있다.
화소들(PX)은 행렬 형태로 배열된다. 화소들(PX)은 적색 컬러 필터에 대응하여 위치한 적색 화소(R)들, 녹색 컬러 필터에 대응하여 위치한 녹색 화소(G) 및 청색 컬러 필터에 대응하여 위치한 청색 화소(B)를 포함한다. 이때, 수평 방향으로 인접한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 하나의 단위 영상을 표시하기 위한 단위 화소를 이룬다.
제 p 수평 라인(p는 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 p 수평 라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 p 수평 라인 화소들은 제 p 게이트 라인에 공통으로 접속된다. 이에 따라, 제 p 수평 라인 화소들은 제 p 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평 라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다. 예를 들어, 제 1 수평 라인(HL1)에 위치한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 모두 제 1 게이트 신호를 공급받는 반면, 제 2 수평 라인(HL2)에 위치한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 이들과는 다른 타이밍을 갖는 제 2 게이트 신호를 공급받는다.
각 화소(PX)는, 도 2에 도시된 바와 같이, 박막 트랜지스터(TFT), 액정용량 커패시터(Clc) 및 보조용량 커패시터(Cst)를 포함한다.
박막 트랜지스터(TFT)는 게이트 라인(GLi)으로부터의 게이트 신호에 따라 턴-온된다. 턴-온된 박막 트랜지스터(TFT)는 데이터 라인(DLj)으로부터 제공된 아날로그 영상 데이터 신호를 액정용량 커패시터(Clc) 및 보조용량 커패시터(Cst)로 공급한다.
액정용량 커패시터(Clc)는 서로 대향하여 위치한 화소 전극(PE)과 공통 전극(350)을 포함한다.
보조용량 커패시터(Cst)는 서로 대향하여 위치한 화소 전극(PE)과 대향 전극을 포함한다. 여기서, 대향 전극은 전단 게이트 라인 또는 공통 전압(Vcom)을 전송하는 공통 라인이 될 수 있다.
도 3은 본 발명의 제1 실시예에 따른 하나의 화소를 나타낸 평면도이고, 도 4는 도 3의 I-I`를 따라 자른 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 표시 장치는 제1 기판(110), 게이트 배선(GL, GE), 게이트 절연층(120), 반도체층(SM), 데이터 배선(DL, SE, DE), 컬러 필터(CF), 제1 유기막(130), 제2 유기막(140), 화소 전극(PE), 액정층(300), 공통 전극(CE) 및 제2 기판(210)을 포함한다.
제1 기판(110)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 기판(110)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
제1 기판(110) 상에 게이트 배선(GL, GE)이 배치된다.
게이트 배선(GL, GE)은 제1 방향(DR1)으로 연장된 게이트 라인(GL), 및 게이트 라인(GL)으로부터 분기된 게이트 전극(GE)을 포함한다.
게이트 배선(GL, GE)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 게이트 배선(GL, GE)은 물리적 성질이 다른 두 개 이상의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 다중막 구조 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있으며, 다른 한 도전막은, ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다.
이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막 및 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(GL, GE)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다. 게이트 배선(GL, GE)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 배선(GL, GE)이 배치된 베이스 기판(110) 상에 게이트 절연막(120)이 배치된다. 게이트 절연막(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 게이트 절연막(120)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수 있다.
게이트 절연막(120) 상에 반도체층(SM)이 배치된다. 반도체층(SM)은 비정질 실리콘(amorphous Silicon)으로 이루어지거나, 또는, 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 적어도 하나 이상의 원소를 포함하는 산화물 반도체(oxide semiconductor)로 이루어 질 수 있다. 도면에 도시되지 않았으나, 반도체층(SM) 상에 오믹 콘택층이 배치될 수 있다.
도 4에서 반도체층(SM)은 게이트 전극(GE)과 실질적으로 중첩되는 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 반도체층(SM)은 후술할 데이터 배선(DL, SE, DE)과 실질적으로 중첩되게 배치될 수 있다.
반도체층(SM)이 배치된 베이스 기판(110) 상에 데이터 배선(DL, SE, DE)이 배치된다.
데이터 배선(DL, SE, DE)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 데이터 라인(DL)과 데이터 라인(DL)으로부터 분기되어 반도체층(SM)과 중첩되게 배치된 소스 전극(SE), 및 소스 전극(SE)과 이격되어 반도체층(SM)이 중첩되게 배치된 드레인 전극(DE)을 포함한다. 데이터 배선(DL, SE, DE)은 전술된 게이트 배선(GL, GE)과 동일한 재료로 형성될 수 있다. 데이터 배선(DL, SE, DE)은 동일한 공정으로 동시에 만들어질 수 있다.
데이터 배선(DL, SE, DE)이 배치된 제1 기판(110) 상에 컬러 필터(CF)가 배치된다. 블랙 매트릭스(BM)는 감광성 또는 비감광성 유기 물질로 이루어질 수 있다. 컬러 필터(CF)들은 화소 영역에 위치한다. 컬러 필터(CF)들은 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 포함한다.
컬러 필터(CF)가 배치된 제1 기판(110) 상에 제1 유기막(130)이 배치된다. 제1 유기막(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
본 발명의 실시예에 따르면, 제1 유기막(130)은 중첩하는 부화소 전극에 따라 서로 다른 두께를 가질 수 있다. 구체적으로, 후술할 제1 부화소 전극(SPE1)과 중첩하는 제1 유기막(130)은 제1 두께(t1)를 갖고, 후술할 제2 부화소 전극(SPE2)과 중첩하는 제1 유기막(130)은 제1 두께(t1)보다 큰 제2 두께(t2)를 갖는다(t1<t2). 본 발명의 실시예에 따르면, 제1 부화소 전극(SPE1)과 제2 부화소 전극(SPE2)이 각각 중첩하는 제1 유기막(130)의 두께가 다르기 때문에, 제1 부화소 전극(SPE1)과 공통 전극(CE)은 제2 부화소 전극(SPE2)과 공통 전극(CE)과 서로 다른 거리로 이격된다. 화소 전극(PE)과 공통 전극(CE)에 전압이 인가되어 화소 전극(PE)과 공통 전극(CE) 사이에 전계가 형성되고, 화소 전극(PE)과 공통 전극(CE) 사이에 배치된 액정층(300)이 화소 전극(PE)과 공통 전극(CE) 사이에 전계에 따라 배열된다. 이때, 본 발명의 실시예에 따르면, 제1 부화소 전극(SPE1)과 공통 전극(CE)은 제2 부화소 전극(SPE2)과 공통 전극(CE)과 서로 다른 거리로 이격되기 때문에, 제1 부화소 전극(SPE1)과 공통 전극(CE) 사이에 형성된 전계는 제2 부화소 전극(SPE2)과 공통 전극(CE) 사이에 형성된 전계와 서로 다른 세기로 형성된다.
보호층(140) 상에 화소 전극(PE)이 배치된다. 화소 전극(PE)은 컬러 필터(CF)와 제1 유기막(130)을 관통하여 박막 트랜지스터(TFT)의 드레인 전극(DE)에 연결된다.
화소 전극(PE)은 투명 도전성 물질로 만들어질 수 있다. 예를 들어, 화소 전극(PEn)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO), 알루미늄 아연 산화물(aluminum zinc oxide, AZO), 및 비정질 인듐 주석 산화물(amorphous indium tin oxide, a-ITO)로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
화소 전극(PE)은 컬러 필터(CF) 및 제1 유기막(130)을 관통하여 박막 트랜지스터(TFT)의 드레인 전극(DE)과 연결된다.
화소 전극(PE)은 투명 도전성 물질로 만들어질 수 있다. 예를 들어, 화소 전극(PE)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO), 알루미늄 아연 산화물(aluminum zinc oxide, AZO), 및 비정질 인듐 주석 산화물(amorphous indium tin oxide, a-ITO)로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 제1 실시예에 따르면, 도 3 및 도 4에 도시된 바와 같이, 화소 전극(PE)은 제1 연결 전극(CNE1), 제1 부화소 전극(SPE1), 제2 연결 전극(CNE2) 및 제2 부화소 전극(SPE2)을 포함한다.
제1 연결 전극(CNE1)은 제1 부화소 전극(SPE1)과 박막 트랜지스터(TFT)를 연결한다. 구체적으로, 제1 연결 전극(CNE1)은 컨택홀을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)과 연결된다.
제1 부화소 전극(SPE1)은 제1 수평 줄기부(SPE1_H), 제1 수직 줄기부(SPE1_V), 복수의 제1 가지부(SPE1_B) 및 제1 외곽부(SPE1_O)를 포함한다. 제1 수평 줄기부(SPE1_H)는 제1 방향(DR1)을 따라 연장되고, 제1 수직 줄기부(SPE1_V)는 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된다. 복수의 제1 가지부(SPE1_B) 각각은 제1 수평 줄기부(SPE1_H) 및 제1 수직 줄기부(SPE1_V) 중 적어도 하나로부터 경사지게 연장된다. 제1 수평 줄기부(SPE1_H), 제1 수직 줄기부(SPE1_V) 및 복수의 제1 가지부(SPE1_B)에 대해서는 도 5 내지 도 6을 참조하여 상세히 후술한다. 제1 외곽부(SPE1_O)는 제1 수평 줄기부(SPE1_H) 및 제1 수직 줄기부(SPE1_V) 중 적어도 하나와 대향하고, 복수의 제1 가지부(SPE1_B)의 단부를 연결할 수 있다.
제2 연결 전극(CNE2)은 제1 부화소 전극(SPE1)과 제2 부화소 전극(SPE2)를 연결한다. 구체적으로, 제2 연결 전극(CNE2)은 제1 부화소 전극(SPE1)으로부터 제2 방향(DR2)을 따라 연장되어 후술할 제2 부화소 전극(SPE2)과 연결된다. 보다 구체적으로, 제2 연결 전극(CNE2)은 제1 수직 줄기부(SPE1_V)로부터 제2 방향(DR2)을 따라 연장되어 후술할 제2 수직 줄기부(SPE2_V)를 연결한다.
제2 부화소 전극(SPE2)은 제2 수평 줄기부(SPE2_H), 제2 수직 줄기부(SPE2_V), 제2 가지부(SPE2_B) 및 제2 외곽부(SPE2_O)를 포함한다.
제2 수평 줄기부(SPE2_H)는 제1 방향(DR1)을 따라 연장되고, 제2 수직 줄기부(SPE2_V)는 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된다. 복수의 제2 가지부(SPE2_B)는 제2 수평 줄기부(SPE2_H) 및 제2 수직 줄기부(SPE2_V) 중 적어도 하나로부터 경사지게 연장된다. 복수의 제2 가지부(SPE2_B)는 제2 수평 줄기부(SPE2_H) 및 제2 수직 줄기부(SPE2_V)에 대해 도 7 및 도 8을 참조하여 상세히 후술한다. 제2 외곽부(SPE2_O)는 제2 수평 줄기부(SPE2_H) 및 제2 수직 줄기부(SPE2_V) 중 적어도 하나와 대향하여 배치되고, 복수의 제2 가지부(SPE2_B)의 단부를 연결한다.
본 발명의 실시예에 따르면, 제1 연결 전극(CNE1), 제1 부화소 전극(SPE1), 제2 연결 전극(CNE2) 및 제2 부화소 전극(SPE2)을 포함하는 화소 전극(PE)은 서로 연결되어 있고, 박막 트랜지스터(TFT)의 드레인 전극(DE)으로부터 전달되는 전압을 인가받는다. 제1 연결 전극(CNE1), 제1 부화소 전극(SPE1), 제2 연결 전극(CNE2) 및 제2 부화소 전극(SPE2)은 동일한 전압을 인가 받는다.
본 발명의 실시예에 따르면, 제2 유기막(140)은 제2 부화소 전극(SPE2) 상에 배치되고, 제1 부화소 전극(SPE1) 상에는 배치되지 않는다. 이에 따라, 제2 유기막(140) 아래에 배치된 제2 부화소 전극(SPE2)과 공통 전극(CE) 사이에 형성되는 전계는 제2 유기막(140)이 배치되지 않은 제1 부화소 전극(SPE1)과 공통 전극(CE) 사이에 형성되는 전계와 서로 다른 세기일 수 있다. 구체적으로, 제2 부화소 전극(SPE2)과 공통 전극(CE) 사이에 인가된 전압이 제2 유기막(140)에 분배되어, 제2 유기막(140)이 배치되지 않은 제1 부화소 전극(SPE1)과 공통 전극(CE) 사이에 형성되는 전계는 제2 유기막(140)이 배치된 제2 부화소 전극(SPE2)과 공통 전극(CE) 사이에 형성되는 전계보다 더 큰 세기일 수 있다. 이에 따라, 액정층(300)이 배열되는 각도가 달라져 제1 부화소 전극(SPE1)이 배치된 영역과 제2 부화소 전극(SPE2)이 배치된 영역에서 서로 다른 투과율을 가질 수 있다.
제2 유기막(140)은 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 실리콘계 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
화소 전극(PE) 상에 하부 배향막(미도시)이 배치될 수 있다. 하부 배향막은 수직 배향막 또는 광중합 물질을 포함하는 광배향막일 수 있다.
제2 기판(210)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 기판(210)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
블랙 매트릭스(BM)는 박막 트랜지스터(TFT) 상에 위치할 수 있다. 또한, 도면에 도시되지 않았으나, 블랙 매트릭스(BM)은 평면상에서 컬러 필터(CF) 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 감광성 또는 비감광성 유기 물질로 이루어질 수 있다.
블랙 매트릭스(BM) 상에 평탄화층(230)이 배치된다. 평탄화층(230)은 굴곡 표면을 평탄화하거나 불순물이 용출되는 것을 방지한다.
평탄화층(230) 상에 공통 전극(CE)이 배치된다. 공통 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 통판 전극일 수 있다. 다만, 이에 한정되는 것은 아니며, 공통 전극(CE)은 복수의 도메인들을 정의하기 위한 요철 형상 및 적어도 하나 이상의 슬릿들을 가질 수도 있다.
액정층(300)은 음의 유전율을 가지며 수직 배향된 액정 분자를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
도 5는 도 3의 A에 대한 확대도이고, 도 6은 도 5의 II-II`를 따라 자른 단면도이다.
도 5 및 도 6을 참조하면, 제1 수평 줄기부(SPE1_H)는 제1 방향(DR1)을 따라 연장되고, 제1 수직 줄기부(SPE1_V)는 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된다. 제1 가지부(SPE1_B) 각각은 제1 수평 줄기부(SPE1_H) 및 제1 수직 줄기부(SPE1_V) 중 적어도 하나로부터 경사지게 연장된다. 본 발명의 실시예에 따르면, 제1 가지부(SPE1_B) 각각은 제1 방향(DR1)으로 연장된 제1 수평 줄기부(SPE1_H)와 40도 이상 50도 이하의 각도(θ1)를 이룰 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 가지부(SPE1_B) 각각은 제1 방향(DR1)으로 연장된 제1 수평 줄기부(SPE1_H)와 40도 이하 또는 50도 이상의 각도(θ1)를 이룰 수도 있다.
본 발명의 제1 실시예에 따르면, 복수의 제1 가지부(SPE1_B)는 제1 폭(w1)을 가지고, 제1 간격(i1)으로 서로 이격되어 배치된다. 예를 들어, 복수의 제1 가지부(SPE1_B)는 3.3㎛ 이상 3.7㎛ 이하의 제1 폭(w1)을 가지고, 2.3㎛ 이상 2.7㎛ 이하의 제1 간격(i1)으로 서로 이격되어 배치될 수 있다. 보다 구체적으로, 복수의 제1 가지부(SPE1_B)는 3.5㎛의 제1 폭(w1)을 가지고, 2.5㎛의 제1 간격(i1)으로 서로 이격되어 배치될 수 있다. 이에 따라, 본 발명의 제1 실시예에 따르면, 복수의 제1 가지부(SPE1_B) 사이의 제1 간격(i1)에 대한 제1 가지부(SPE1_B)의 제1 폭(w1)은 1.2 이상 1.7 이하의 비율을 가질 수 있다.
각 가지부(SPE1_B, SPE2_B) 각각의 폭(w1, w2)과 간격(i1, i2)의 합을 각 가지부(SPE1_B, SPE2_B)의 피치(pitch)라고 정의할 때, 복수의 제1 가지부(SPE1_B)는 일정한 피치(pitch)로 배치될 수 있다. 본 발명의 제1 실시예에 따르면, 복수의 제1 가지부(SPE1_B)는 복수의 제2 가지부(SPE2_B)와 실질적으로 동일한 피치(pitch)로 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 복수의 제1 가지부(SPE1_B)는 복수의 제2 가지부(SPE2_B)와 다른 피치(pitch)로 배치될 수 있다.
복수의 제1 가지부(SPE1_B)는 6㎛의 피치(pitch)로 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 복수의 제2 가지부(SPE2_B)는 5㎛ 또는 7㎛의 피치(pitch)로 배치될 수 있다.
도 7은 도 3의 B에 대한 확대도이고, 도 8은 도 7의 III-III`를 따라 자른 단면도이다.
도 7 및 도 8을 참조하면, 제2 수평 줄기부(SPE2_H)는 제1 방향(DR1)을 따라 연장되고, 제2 수직 줄기부(SPE2_V)는 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된다. 복수의 제2 가지부(SPE2_B) 각각은 제2 수평 줄기부(SPE2_H) 및 제2 수직 줄기부(SPE2_V) 중 적어도 하나로부터 경사지게 연장된다. 본 발명의 실시예에 따르면, 복수의 제2 가지부(SPE2_B) 각각은 제1 방향(DR1)으로 연장된 제2 수평 줄기부(SPE2_H)와 25도 이상 40도 이하의 각도(θ2)를 이룰 수 있다.
본 발명의 실시예에 따르면, 제1 가지부(SPE1_B)와 제1 수평 줄기부(SPE1_H)는 제2 가지부(SPE2_B)와 제2 수평 줄기부(SPE2_H)와 서로 다른 각도를 이룰 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 가지부(SPE1_B)와 제1 수평 줄기부(SPE1_H)는 상기 제2 가지부(SPE2_B)와 상기 제2 수평 줄기부(SPE2_H)와 실질적으로 동일한 각도를 이룰 수 있다.
본 발명의 제1 실시예에 따르면, 복수의 제2 가지부(SPE2_B)는 일정한 피치(pitch)로 배치될 수 있다. 예를 들어, 복수의 제2 가지부(SPE2_B)는 6㎛의 피치(pitch)로 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 복수의 제2 가지부(SPE2_B)는 5㎛ 또는 7㎛의 피치(pitch)로 배치될 수 있다.
본 발명의 제1 실시예에 따르면, 복수의 제2 가지부(SPE2_B)는 제2 폭(w2)을 가지고, 제2 간격(i2)으로 서로 이격되어 배치된다. 예를 들어, 복수의 제2 가지부(SPE2_B)는 2.9㎛ 이상 3.1㎛ 이하의 제2 폭(w2)을 가지고, 2.9㎛ 이상 3.1㎛ 이하의 제2 간격(i2)으로 서로 이격되어 배치될 수 있다. 보다 구체적으로, 복수의 제2 가지부(SPE2_B)는 2.9㎛의 제2 폭(w2)을 가지고, 3.1㎛의 제2 간격(i2)으로 서로 이격되어 배치될 수 있다. 이에 따라, 본 발명의 제1 실시예에 따르면, 복수의 제2 가지부(SPE2_B) 사이의 간격(i2)에 대한 제2 가지부(SPE2_B)의 제2 폭(w2)은 0.9 이상 1.2 이하의 비율을 가질 수 있다.
본 발명의 제1 실시예에 따르면, 도 5 내지 도 8에 도시된 바와 같이, 제2 가지부(SPE2_B)가 제1 가지부(SPE1_B)보다 큰 거리(i2>i1)로 이격되어 배치되고, 제2 가지부(SPE2_B)가 제1 가지부(SPE1_B)보다 작은 폭(w2<w1)을 가질 수 있다.
또한, 본 발명의 제1 실시예에 따르면, 본 발명의 제1 실시예에 따르면, 복수의 제1 가지부(SPE1_B) 사이의 제1 간격(i1)에 대한 제1 가지부(SPE1_B)의 제1 폭(w1)은 복수의 제2 가지부(SPE2_B) 사이의 제2 간격(i2)에 대한 제2 가지부(SPE2_B)의 제2 폭(w2)보다 작은 비율을 가질 수 있다. 본 발명의 제1 실시예에 따르면, 복수의 제2 가지부(SPE2_B) 사이의 간격(i2)에 대한 제2 가지부(SPE2_B)의 제2 폭(w2)은 복수의 제1 가지부(SPE1_B) 사이의 제1 간격(i1)에 대한 제1 가지부(SPE1_B)의 제1 폭(w1)보다 큰 비율을 가지기 때문에, 액정 제어력이 향상되어 복수의 제2 가지부(SPE2_B)를 포함하는 제2 부화소 전극(SPE2)이 배치된 영역에서 투과율이 향상될 수 있다.
도 9 내지 도 11을 참조하여 본 발명의 제2 실시예에 따른 표시 장치에 대해 상세히 설명한다. 이하, 중복을 피하기 위해 이미 설명된 구성요소에 대한 설명은 생략된다.
도 9는 본 발명의 제2 실시예에 따른 하나의 화소 전극을 나타낸 평면도이고, 도 10은 도 9의 C에 대한 확대도이고, 도 11은 도 9의 D에 대한 확대도이다.
본 발명의 제2 실시예에 따르면, 복수의 제1 가지부(SPE1_B)는 제3 폭(w3)을 가지고, 제3 간격(i3)으로 서로 이격되어 배치된다. 예를 들어, 복수의 제1 가지부(SPE1_B)는 3.3㎛ 이상 3.7㎛ 이하의 제3 폭(w3)을 가지고, 2.3㎛ 이상 2.7㎛ 이하의 제3 간격(i3)으로 서로 이격되어 배치될 수 있다. 보다 구체적으로, 복수의 제1 가지부(SPE1_B)는 3.5㎛의 제3 폭(w3)을 가지고, 2.5㎛의 제3 간격(i3)으로 서로 이격되어 배치될 수 있다. 이에 따라, 본 발명의 제2 실시예에 따르면, 복수의 제1 가지부(SPE1_B) 사이의 제3 간격(i3)에 대한 제1 가지부(SPE1_B)의 제3 폭(w3)은 1.2 이상 1.7 이하의 비율을 가질 수 있다.
제2 부화소 전극(SPE2)은 제2 수평 줄기부(SPE2_H), 제2 수직 줄기부(SPE2_V) 및 제2 가지부(SPE2_B)를 포함한다. 제2 가지부(SPE2_B)는 중앙부(SPE2_Ba) 및 이외의 영역인 단부(SPE2_Bb)로 이루어질 수 있다. 예를 들어, 중앙부(SPE2_Ba)는 평면상에서 직사각형 형태일 수 있다. 다만, 중앙부(SPE2_Ba)의 평면상 형태는 이에 한정되지 않는다.
복수의 제2 가지부(SPE2_B)의 제2 수직 줄기부(SPE2_V)와 인접한 중앙부(SPE2_Ba)는 제4 폭(w4)을 가지고, 제4 간격(i4)으로 이격되어 배치된다. 예를 들어, 복수의 제2 가지부(SPE2_B)의 제2 수직 줄기부(SPE2_V)와 인접한 중앙부(SPE2_Ba)는 2.9㎛ 이상 3.1㎛ 이하의 제4 폭(w4)을 가지고, 2.9㎛ 이상 3.1㎛ 이하의 제4 간격(i4)으로 서로 이격되어 배치될 수 있다. 보다 구체적으로, 복수의 제2 가지부(SPE2_B)의 제2 수직 줄기부(SPE2_V)와 인접한 중앙부(SPE2_Ba)는 2.9㎛의 제4 폭(w4)을 가지고, 3.1㎛의 제4 간격(i4)으로 서로 이격되어 배치될 수 있다.
복수의 제2 가지부(SPE2_B)의 단부(SPE2_Bb)는 제5 폭(w5)을 가지고, 제5 간격(i5)으로 이격되어 배치된다.
본 발명의 제2 실시예에 따르면, 제1 가지부(SPE2_B)의 피치(p3)는 제2 가지부(SPE2_B)의 피치(p4, p5)가 실질적으로 동일하다.
본 발명의 제2 실시예에 따르면, 제2 가지부(SPE2_B)의 중앙부(SPE2_Ba)는 복수의 제2 가지부(SPE2_B)의 단부(SPE2_Bb)보다 더 작은 폭(w4<w5)을 가지고, 더 큰 간격(i4>i5)으로 이격되어 배치된다.
본 발명의 제2 실시예에 따르면, 제2 가지부(SPE2_B)의 중앙부(SPE2_Ba)는 제1 가지부(SPE1_B)보다 더 작은 폭(w3>w4)을 갖고, 더 큰 간격(i3<i4)으로 배치된다.
따라서, 본 발명의 제3 실시예에 따르면, 중앙부(SPE2_Ba)의 투과율 및 측면 시인성을 향상시킬 수 있다.
이하, 도 12 내지 도 14를 참조하여 본 발명의 제3 실시예에 따른 표시 장치에 대해 상세히 설명한다. 이하, 중복을 피하기 위해 이미 설명된 구성요소에 대한 설명은 생략된다.
도 12는 본 발명의 제3 실시예에 따른 하나의 화소 전극을 나타낸 평면도이고, 도 13은 도 12의 E에 대한 확대도이고, 도 14는 도 12의 F에 대한 확대도이다.
본 발명의 제3 실시예에 따르면, 복수의 제1 가지부(SPE1_B)는 제6 폭(w6)을 가지고, 제6 간격(i6)으로 서로 이격되어 배치된다. 예를 들어, 복수의 제1 가지부(SPE1_B)는 3.3㎛ 이상 3.7㎛ 이하의 제6 폭(w6)을 가지고, 2.3㎛ 이상 2.7㎛ 이하의 제6 간격(i6)으로 서로 이격되어 배치될 수 있다. 보다 구체적으로, 복수의 제1 가지부(SPE1_B)는 3.5㎛의 제6 폭(w6)을 가지고, 2.5㎛의 제6 간격(i6)으로 서로 이격되어 배치될 수 있다. 이에 따라, 본 발명의 제3 실시예에 따르면, 복수의 제1 가지부(SPE1_B) 사이의 제6 간격(i6)에 대한 제1 가지부(SPE1_B)의 제6 폭(w6)은 1.2 이상 1.7 이하의 비율을 가질 수 있다.
제2 부화소 전극(SPE2)은 제2 수직 줄기부(SPE2_V) 및 제2 수직 줄기부(SPE2_V)와 인접한 제2 가지부(SPE2_B)를 포함한다. 제2 가지부(SPE2_B)는 중앙부(SPE2_Ba) 및 이외의 영역인 단부(SPE2_Bb)로 이루어질 수 있다. 예를 들어, 중앙부(SPE2_Ba)는 평면상에서 마름모 형태일 수 있다. 다만, 중앙부(SPE2_Ba)의 평면상 형태는 이에 한정되지 않는다.
복수의 제2 가지부(SPE2_B)의 중앙부(SPE2_Ba)는 제7 폭(w7)을 가지고, 제7 간격(i7)으로 이격되어 배치된다. 예를 들어, 복수의 제2 가지부(SPE2_B)의 중앙부(SPE2_Ba)는 2.9㎛ 이상 3.1㎛ 이하의 제7 폭(w7)을 가지고, 2.9㎛ 이상 3.1㎛ 이하의 제7 간격(i7)으로 서로 이격되어 배치될 수 있다. 보다 구체적으로, 복수의 제2 가지부(SPE2_B)의 중앙부(SPE2_Ba)는 2.9㎛의 제7 폭(w7)을 가지고, 3.1㎛의 제7 간격(i7)으로 서로 이격되어 배치될 수 있다.
복수의 제2 가지부(SPE2_B)의 단부(SPE2_Bb)는 제8 폭(w8)을 가지고, 제8 간격(i8)으로 이격되어 배치된다.
본 발명의 제3 실시예에 따르면, 제1 가지부(SPE2_B)의 피치(p6)는 제2 가지부(SPE2_B)의 피치(p7, p8)가 실질적으로 동일하다.
본 발명의 제3 실시예에 따르면, 제2 가지부(SPE2_B)의 중앙부(SPE2_Ba)는 복수의 제2 가지부(SPE2_B)의 단부(SPE2_Bb)보다 더 작은 폭(w7<w8)을 가지고, 더 큰 간격(i7>i8)으로 이격되어 배치된다.
따라서, 본 발명의 제3 실시예에 따르면, 제2 가지부(SPE2_B)의 중앙부(SPE2_Ba)의 투과율 및 측면 시인성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
PE: 화소 전극
SPE1: 제1 부화소 전극 SPE2: 제2 부화소 전극
SPE1_H: 제1 수평 줄기부 SPE2_H: 제2 수평 줄기부
SPE1_V: 제1 수직 줄기부 SPE2_V: 제2 수직 줄기부
SPE1_B: 제1 가지부 SPE2_B: 제2 가지부

Claims (26)

  1. 기판;
    상기 기판 상에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터 상에 배치되고, 제1 부화소 전극 및 상기 제1 부화소 전극과 연결된 제2 부화소 전극을 포함하는 화소 전극; 및
    상기 제1 부화소 전극은 제1 방향을 따라 연장된 제1 수평 줄기부, 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 제1 수직 줄기부 및 상기 제1 수평 줄기부 및 상기 제1 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제1 가지부를 포함하고,
    상기 제2 부화소 전극은 제1 방향을 따라 연장된 제2 수평 줄기부, 상기 제2 방향을 따라 연장된 제2 수직 줄기부 및 상기 제2 수평 줄기부 및 상기 제2 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제2 가지부를 포함하고,
    상기 복수의 제2 가지부는 상기 복수의 제1 가지부와 실질적으로 동일한 피치(pitch)로 배치되고,
    상기 복수의 제2 가지부 사이의 간격은 상기 복수의 제1 가지부 사이의 간격보다 더 큰 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 가지부 사이의 간격에 대한 상기 복수의 제1 가지부의 폭의 비는 상기 복수의 제2 가지부 사이의 간격에 대한 상기 복수의 제2 가지부의 폭의 비보다 큰 표시 장치.
  3. 제2항에 있어서,
    상기 복수의 제1 가지부 사이의 간격에 대한 상기 복수의 제1 가지부의 폭의 비는 1.2 이상 1.6 이하인 표시 장치.
  4. 제2항에 있어서,
    상기 복수의 제2 가지부 사이의 간격에 대한 상기 복수의 제2 가지부의 폭의 비는 0.9 이상 1.2 이하인 표시 장치.
  5. 제1항에 있어서,
    상기 복수의 제1 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치되고 상기 복수의 제2 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치되고 표시 장치.
  6. 제1항에 있어서,
    상기 박막 트랜지스터와 상기 화소 전극 사이에 배치된 제1 유기막; 및
    상기 제2 부화소 전극 상에 배치된 제2 유기막;을 더 포함하는 표시 장치.
  7. 제6항에 있어서,
    상기 제1 부화소 전극과 중첩하는 제1 유기막은 상기 제2 부화소 전극과 중첩하는 제1 유기막보다 큰 두께를 갖는 표시 장치.
  8. 제6항에 있어서,
    상기 제1 부화소 전극 상에 제2 유기막이 배치되지 않은 표시 장치.
  9. 제1항에 있어서,
    상기 복수의 제2 가지부는 상기 복수의 제1 가지부보다 작은 폭을 갖는 표시 장치.
  10. 제1항에 있어서,
    상기 화소 전극은 상기 박막 트랜지스터와 연결된 제1 연결부 및 상기 제1 부화소 전극과 상기 제2 부화소 전극을 연결하는 제2 연결부를 더 포함하는 표시 장치.
  11. 제1항에 있어서,
    상기 제1 가지부와 상기 제1 수평 줄기부는 상기 제2 가지부와 상기 제2 수평 줄기부와 서로 다른 각도를 이루는 표시 장치.
  12. 제1항에 있어서,
    상기 제1 가지부와 상기 제1 수평 줄기부는 40도 이상 50도 이하의 각도를 갖는 표시 장치.
  13. 제1항에 있어서,
    상기 제2 가지부와 상기 제2 수평 줄기부는 25도 이상 40도 이하의 각도를 갖는 표시 장치.
  14. 제1항에 있어서,
    상기 제1 부화소 전극은 상기 제1 가지부의 단부를 연결하는 외곽 전극을 포함하는 표시 장치.
  15. 기판;
    상기 기판 상에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터 상에 배치되고, 제1 부화소 전극 및 상기 제1 부화소 전극과 연결된 제2 부화소 전극을 포함하는 화소 전극; 및
    상기 제1 부화소 전극은 제1 방향을 따라 연장된 제1 수평 줄기부, 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 제1 수직 줄기부 및 상기 제1 수평 줄기부 및 상기 제1 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제1 가지부를 포함하고,
    상기 제2 부화소 전극은 제1 방향을 따라 연장된 제2 수평 줄기부, 상기 제2 방향을 따라 연장된 제2 수직 줄기부 및 상기 제2 수평 줄기부 및 상기 제2 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제2 가지부를 포함하고,
    상기 복수의 제1 가지부 사이의 간격에 대한 상기 복수의 제1 가지부의 폭의 비는 1.2 이상 1.6 이하이고,
    상기 복수의 제2 가지부 사이의 간격에 대한 상기 복수의 제2 가지부의 폭의 비는 0.9 이상 1.2 이하인 표시 장치.
  16. 제15항에 있어서,
    상기 복수의 제1 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치되고 상기 복수의 제2 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치되는 표시 장치.
  17. 제15항에 있어서,
    상기 박막 트랜지스터와 상기 화소 전극 사이에 배치된 제1 유기막; 및
    상기 제2 부화소 전극 상에 배치된 제2 유기막;을 더 포함하는 표시 장치.
  18. 제17항에 있어서,
    상기 제1 부화소 전극과 중첩하는 제1 유기막은 상기 제2 부화소 전극과 중첩하는 제1 유기막보다 큰 두께를 갖는 표시 장치.
  19. 제17항에 있어서,
    상기 제1 부화소 전극 상에 제2 유기막이 배치되지 않은 표시 장치.
  20. 제15항에 있어서,
    상기 복수의 제2 가지부는 상기 복수의 제1 가지부보다 작은 폭을 갖는 표시 장치.
  21. 기판;
    상기 기판 상에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터 상에 배치되고, 제1 부화소 전극 및 상기 제1 부화소 전극과 연결된 제2 부화소 전극을 포함하는 화소 전극; 및
    상기 제1 부화소 전극은 제1 방향을 따라 연장된 제1 수평 줄기부, 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 제1 수직 줄기부 및 상기 제1 수평 줄기부 및 상기 제1 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제1 가지부를 포함하고,
    상기 제2 부화소 전극은 제1 방향을 따라 연장된 제2 수평 줄기부, 상기 제2 방향을 따라 연장된 제2 수직 줄기부 및 상기 제2 수평 줄기부 및 상기 제2 수직 줄기부 중 적어도 하나로부터 경사지게 연장된 복수의 제2 가지부를 포함하고,
    상기 복수의 제2 가지부는 상기 복수의 제1 가지부와 실질적으로 동일한 피치(pitch)로 배치되고,
    상기 복수의 제2 가지부는 단부보다 중앙부에서 더 작은 폭을 갖는 표시 장치.
  22. 제21항에 있어서,
    상기 복수의 제2 가지부의 중앙부는 복수의 제1 가지부(SPE1_B)보다 더 작은 폭을 갖는 표시 장치.
  23. 제21항에 있어서,
    상기 복수의 제1 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치되고 상기 복수의 제2 가지부는 5㎛ 이상 7㎛ 이하의 피치(pitch)로 배치되는 표시 장치.
  24. 제21항에 있어서,
    상기 박막 트랜지스터와 상기 화소 전극 사이에 배치된 제1 유기막; 및
    상기 제2 부화소 전극 상에 배치된 제2 유기막;을 더 포함하는 표시 장치.
  25. 제24항에 있어서,
    상기 제1 부화소 전극과 중첩하는 제1 유기막은 상기 제2 부화소 전극과 중첩하는 제1 유기막보다 큰 두께를 갖는 표시 장치.
  26. 제24항에 있어서,
    상기 제1 부화소 전극 상에 제2 유기막이 배치되지 않은 표시 장치.
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