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KR20180021033A - 반도체 장치 및 그 제작 방법 - Google Patents

반도체 장치 및 그 제작 방법 Download PDF

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KR20180021033A
KR20180021033A KR1020180017741A KR20180017741A KR20180021033A KR 20180021033 A KR20180021033 A KR 20180021033A KR 1020180017741 A KR1020180017741 A KR 1020180017741A KR 20180017741 A KR20180017741 A KR 20180017741A KR 20180021033 A KR20180021033 A KR 20180021033A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

액티브 매트릭스형 표시 장치 등의 반도체 장치에 있어서, 트랜지스터의 구동 능력을 저하시키지 않고 기생 용량의 용량값을 저감하는 것을 과제의 하나로 한다. 또는, 기생 용량의 용량값을 저감한 반도체 장치를 낮은 비용으로 제공하는 것을 과제의 하나로 한다.
트랜지스터의 게이트 전극과 동일한 재료층으로 형성되는 배선과, 소스 전극 또는 드레인 전극과 동일한 재료층으로 형성되는 배선 사이에, 게이트 절연층 이외의 절연층을 형성한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치, 및 그 제작 방법에 관한 것이다.
액정 표시 장치를 비롯한, 소위 플랫 패널 디스플레이(FPD)는, 박형, 저소비 전력이라 하는 특징을 갖고, 다양한 분야에 있어서 널리 사용된다. 그 중에서도 화소마다 박막 트랜지스터(TFT)를 갖는 액티브 매트릭스형의 액정 표시 장치는, 그 높은 표시 성능에 의하여, 시장 규모의 확대가 현저하다.
액티브 매트릭스형 표시 장치에 사용되는 액티브 매트릭스 기판 위에는, 복수의 주사선과, 복수의 신호선이 형성되어, 이들 배선은, 절연층을 통하여 서로 교차한다. 박막 트랜지스터는, 주사선과 신호선의 교차부 근방에 형성되어, 각 화소를 스위칭한다(예를 들어, 특허 문헌 1 참조).
[특허 문헌1]특개평04-220627호 공보
여기서, 주사선과 신호선의 교차부에는, 그 구조에 기인하여, 정전 용량(“기생 용량”이라고도 부름)이 형성된다. 기생 용량은, 신호 지연 등을 일으켜, 표시 품위 저하의 원인이 되기 때문에, 그 용량값은 작은 것이 바람직하다.
주사선과 신호선의 교차부에 생성되는 기생 용량을 저감하는 수법으로서는, 예를 들어, 주사선을 덮는 절연막을 두껍게 하는 방법이 있지만, 보텀 게이트형 트랜지스터에 있어서는, 주사선과 신호선 사이에는 게이트 절연막이 형성되기 때문에, 상기 게이트 절연층을 단순히 두껍게 하는 경우에는 트랜지스터의 구동 능력이 저하되어 버린다.
상기와 같은 문제점을 감안하여, 액티브 매트릭스형 표시 장치 등의 반도체 장치에 있어서, 트랜지스터의 구동 능력을 저하시키지 않고 기생 용량의 용량값을 저감하는 것을 과제의 하나로 한다. 또한, 기생 용량의 용량값을 저감한 반도체 장치를 저비용으로 제공하는 것을 과제의 하나로 한다.
개시하는 발명에 있어서는, 트랜지스터의 게이트 전극과 동일한 재료층으로 형성되는 배선과, 소스 전극 및 드레인 전극과 동일한 재료층으로 형성되는 배선 사이에, 게이트 절연층 이외의 절연층을 형성한다.
본 명세서에 있어서 개시하는 발명의 일 형태는, 기판 위에 제 1 도전층을 형성하고, 제 1 도전층 위에, 복수의 두께를 갖는 레지스트 마스크를 선택적으로 형성하고, 레지스트 마스크를 사용하여 제 1 도전층을 에칭하여, 게이트 전극 및 제 1 배선을 형성하고, 레지스트 마스크를 후퇴시켜, 게이트 전극 위의 레지스트 마스크를 제거하는 것과 함께, 제 1 배선 위의 레지스트 마스크의 일부를 잔존시켜, 게이트 전극, 제 1 배선 및 잔존시킨 레지스트 마스크를 덮도록 게이트 절연층을 형성하고, 게이트 절연층 위에 제 2 도전층을 형성하고, 제 2 도전층을 선택적으로 에칭하여, 소스 전극 및 드레인 전극을 형성하는 것과 함께, 잔존시킨 레지스트 마스크와 겹치는 영역에 있어서 제 1 배선을 넘는 제 2 배선을 형성하고, 게이트 전극과 겹치는 영역에 소스 전극 및 드레인 전극과 접하는 반도체층을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기에 있어서, 반도체층으로서, 인듐, 갈륨 및 아연을 포함하는 산화물 반도체층을 형성하여도 좋다.
또한, 상기에 있어서, 잔존시킨 레지스트 마스크와 겹치는 영역에 있어서의 제 1 배선의 폭이, 다른 영역에 있어서의 제 1 배선의 폭보다 작게 되도록, 제 1 배선을 형성하는 것이 바람직하다. 또한, 잔존시킨 레지스트 마스크와 겹치는 영역에 있어서의 제 2 배선의 폭이, 다른 영역에 있어서의 제 2 배선의 폭보다 작게 되도록, 제 2 배선을 형성하는 것이 바람직하다.
또한, 상기에 있어서, 잔존시킨 레지스트 마스크와 겹치는 영역에 있어서의 제 1 배선의 두께가 다른 영역에 있어서의 제 1 배선의 두께보다 두껍게 되도록, 제 1 배선을 형성하는 것이 바람직하다. 또한, 잔존시킨 레지스트 마스크와 겹치는 영역에 있어서의 제 2 배선의 두께가, 다른 영역에 있어서의 제 2 배선의 두께보다 두껍게 되도록, 제 2 배선을 형성하는 것이 바람직하다. 예를 들어, 제 2 배선 위에는, 다른 도전층을 형성하면 좋다. 또한, 제 1 배선 및 제 2 배선은, 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치에 포함된다.
개시하는 발명의 일 형태에 있어서는 제 1 배선을 형성할 때에 사용되는 레지스트 마스크를 일부 잔존시킴으로써, 제 1 배선과 제 2 배선에 의하여 형성되는 기생 용량의 용량값을 저감시킨다. 따라서, 공정수의 증가를 억제하면서, 기생 용량의 용량값을 저감한 반도체 장치를 제공할 수 있다.
또한, 제 1 배선의 폭 또는 제 2 배선의 폭을, 이들이 겹치는 영역에 있어서 작게 하는 경우에는, 기생 용량의 용량값을 저감할 수 있다.
한편, 상술한 것처럼 배선의 폭을 국소적으로 작게 하는 경우에는, 상기 영역에 있어서의 배선 저항이 증대하게 된다. 이것을 해소하기 위해서는, 상기 영역에 있어서의 배선의 두께를 증대시키면 좋다. 따라서, 배선의 두께를 증대시키는 경우에는, 국소적인 배선 저항의 증대를 억제하여, 반도체 장치의 특성을 유지할 수 있다. 또, 개시하는 설명에 있어서는, 공정수의 증가를 억제하면서, 배선의 두께를 증대시킬 수 있다.
이상과 같이, 개시하는 발명의 일 형태에 의하여, 기생 용량의 용량값이 저감된 고성능의 반도체 장치를 저비용으로 제공할 수 있다.
도 1a 내지 도 1d는 실시형태 1에 따른 반도체 장치의 제작 방법을 설명하는 단면도.
도 2a 내지 도 2c는 실시형태 1에 따른 반도체 장치의 제작 방법을 설명하는 단면도.
도 3a 내지 도 3d는 실시형태 2에 따른 반도체 장치의 제작 방법을 설명하는 단면도.
도 4a 내지 도 4d는 실시형태 2에 따른 반도체 장치의 제작 방법을 설명하는 단면도.
도 5a 내지 도 5e는 실시형태 3에 따른 반도체 장치의 제작 방법을 설명하는 단면도.
도 6a 내지 6c는 실시형태 4에 따른 반도체 장치의 제작 방법을 설명하는 단면도.
도 7a 내지 도 7c는 실시형태 4에 따른 반도체 장치의 제작 방법을 설명하는 단면도.
도 8은 실시형태 4에 따른 반도체 장치의 평면도.
도 9a 내지 도 9c는 실시형태 5에 따른 반도체 장치의 제작 방법을 설명하는 단면도.
도 10은 실시형태 5에 따른 반도체 장치의 평면도.
도 11a1 및 도 11a2, 11b는 실시형태 6에 따른 반도체 장치를 설명하는 도면.
도 12은 실시형태 6에 따른 반도체 장치를 설명하는 도면.
도 13은 실시형태 7에 따른 반도체 장치를 설명하는 도면.
도 14a 내지 도 14c는 실시형태 8에 따른 반도체 장치를 설명하는 도면.
도 15a 및 도 15b는 실시형태 8에 따른 반도체 장치를 설명하는 도면.
도 16a 및 도 16b는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 17은 전자 서적의 일례를 도시하는 외관도.
도 18a 및 도 18b는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 19a 및 도 19b는 유기기(遊技機)의 예를 도시하는 외관도.
도 20a 및 도 20b는 휴대 전화기의 일례를 도시하는 외관도.
도 21a 내지 도 21d는 실시형태 11에 따른 반도체 장치의 제작 방법을 설명하는 단면도.
도 22a 내지 도 22d는 실시형태 12에 따른 반도체 장치의 제작 방법을 설명하는 단면도.
도 23a 내지 도 23d는 실시형태 13에 따른 반도체 장치의 제작 방법을 설명하는 단면도.
도 24a 및 도 24b는 실시예 1에 따른 트랜지스터의 구성을 도시하는 단면도.
도 25a 및 도 25b는 실시예 1에 따른 트랜지스터의 전기적 특성을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 102: 도전층
104: 레지스트 마스크 106: 레지스트 마스크
108: 게이트 전극 110: 제 1 배선
112: 레지스트 마스크 114: 게이트 절연층
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되지 않고, 발명의 취지에서 벗어남이 없이 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 다른 실시형태에 따른 구성은, 적절히 조합하여 실시할 수 있다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 제작 방법의 일례에 대하여, 도면을 참조하여 설명한다.
우선, 기판(100) 위에 도전층(102)을 형성하여, 상기 도전층(102) 위에 선택적으로 레지스트 마스크(104) 및 레지스트 마스크(106)를 형성한다(도 1a 참조). 또한, 본 실시형태에 있어서는, 레지스트 마스크(106)는 레지스트 마스크(104)보다 두껍게 형성한다.
기판(100)은, 절연 표면을 갖는 기판이라면 좋고, 예를 들어, 유리 기판으로 할 수 있다. 유리 기판에는, 무 알칼리 유리 기판인 것이 바람직하다. 무 알칼리 유리 기판에는, 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리 재료가 사용된다. 이외에도, 기판(100)으로서, 세라믹 기판, 석영 기판이나 사파이어 기판 등의 절연체로 되는 절연성 기판, 실리콘 등의 반도체 재료로 이루어지는 반도체 기판의 표면을 절연 재료로 피복한 것, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판의 표면을 절연 재료로 피복한 것을 사용할 수 있다. 또한, 제작 공정의 열 처리에 견딜 수 있으면, 플라스틱 기판을 사용할 수도 있다.
도전층(102)은, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 등의 도전성 재료로 형성하는 것이 바람직하다. 형성 방법으로서는, 스퍼터법이나 진공 증착법, CVD법 등이 있다. 또한, 도전층(102)에 알루미늄(또는 구리)을 사용하는 경우, 알루미늄 단체(또는 구리 단체)로는 내열성이 낮고, 부식(腐食)하기 쉽다 등의 문제점이 있기 때문에, 내열성 도전성 재료와 조합하여 형성하는 것이 바람직하다.
내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소를 포함하는 금속, 상술한 금속을 성분으로 하는 합금, 상술한 원소를 조합한 합금, 또는 상술한 원소를 성분으로 하는 질화물 등을 사용할 수 있다. 이들의 내열성 도전성 재료와 알루미늄(또는 구리)을 적층시켜, 도전층(102)을 형성하면 좋다.
레지스트 마스크(104) 및 레지스트 마스크(106)는, 다계조 마스크를 사용하여 형성할 수 있다. 여기서, 다계조 마스크란, 다단계의 광량으로 노광을 행할 수 있는 마스크를 가리킨다. 이것을 사용함으로써, 한번의 노광 및 현상 공정에 의하여, 복수(대표적으로는 2종류)의 두께의 레지스트 마스크를 형성할 수 있다. 즉, 다계조 마스크를 사용함으로써, 공정수의 증가를 억제할 수 있다.
예를 들어, 2종류의 두께의 레지스트 마스크를 형성하기 위해서는, 노광 영역, 반노광 영역 및 미노광 영역의 3단계의 광량이 조사되는 다계조 마스크를 사용하여 노광을 행하면 좋다.
다계조 마스크에는 소위 그레이 톤 마스크나 하프 톤 마스크가 있다. 그레이 톤 마스크는, 예를 들어, 광 투과성을 갖는 기판 위에, 차광막을 사용하여 형성된 차광부, 차광막을 소정의 패턴으로 형성한 슬릿부, 이들이 형성되지 않는 투과부를 갖는 구성으로 할 수 있다. 또한, 하프 톤 마스크는, 예를 들어, 광 투과성을 갖는 기판 위에, 차광막을 사용하여 형성된 차광부, 반투과막에 의하여 형성된 반투과부, 이들이 형성되지 않는 투과부를 갖는 구성으로 할 수 있다.
상기에 있어서, 차광부나 슬릿부를 구성하는 차광막은, 금속 재료를 사용하여 형성하면 좋고, 예를 들어, 크롬이나 산화 크롬 등을 사용하여 형성하면 바람직하다.
또한, 슬릿부는, 노광에 사용하는 광의 회절 한계(해상 한계라고도 함)이하의 치수로 형성된 슬릿(도트나 메시 등도 포함)을 가짐으로써, 광의 투과율이 제어된다. 또한, 슬릿부(413)에 형성되는 슬릿은 주기적인 것이라도 좋고, 비주기적인 것이라도 좋다.
또한, 반투과부는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 광 투과성을 갖는 재료를 갖는 재료를 사용하여 형성할 수 있다.
이러한 다계조 마스크를 사용하고 노광하여, 현상을 행함으로써, 막 두께가 다른 레지스트 마스크(104) 및 레지스트 마스크(106)를 형성할 수 있다.
또한, 레지스트 마스크(104) 및 레지스트 마스크(106)의 제작 방법은 상기에 한정되지 않는다. 잉크젯 법 등 두께가 다른 막을 선택적으로 형성할 수 있는 방법을 사용하여, 상기 레지스트 마스크를 형성하여도 좋다.
다음에, 상기 레지스트 마스크(104) 및 레지스트 마스크(106)를 사용하여 도전층(102)을 에칭하여, 게이트 전극(108) 및 제 1 배선(110)을 형성한다(도 1b 참조).
상기 에칭 처리에는, 드라이 에칭을 사용하여도 좋고, 웨트 에칭을 사용하여도 좋다. 또한, 후에 형성되는 게이트 절연층 등의 피복성을 향상하여, 단절을 방지하기 위해서, 게이트 전극(108)이나 제 1 배선(110)의 단부가 테이퍼 형상이 되도록 에칭하면 좋다. 예를 들어, 테이퍼 각이 20° 이상 90° 미만이 되는 형상으로 하는 것이 바람직하다. 여기서, “테이퍼 각”이란 테이퍼 형상을 갖는 층을 단면 방향으로부터 관찰할 때에, 상기 층의 측면과 저면이 이룬 각을 가리킨다.
다음에, 레지스트 마스크(104) 및 레지스트 마스크(106)를 후퇴시켜, 게이트 전극(108)의 표면을 노출시키면서, 제 1 배선(110) 위에 레지스트 마스크(112)를 형성한다(도 1c 참조). 레지스트 마스크(104) 및 레지스트 마스크(106)를 후퇴시키는 수법으로서는, 예를 들어, 산소 플라즈마를 사용한 애싱 처리 등이 있지만, 개시되는 발명은 상기 수법에 한정하여 해석되지 않는다.
다음에, 게이트 전극(108), 제 1 배선(110), 레지스트 마스크(112)를 덮도록, 게이트 절연층(114)을 형성한다(도 1d 참조). 게이트 절연층(114)은, 산화실리콘, 신화질화실리콘, 질화실리콘, 질화산화실리콘, 산화알루미늄, 산화탄탈 등의 재료를 사용하여 형성할 수 있다. 또한, 이들 재료로 이루어진 막을 적층시켜 형성하여도 좋다. 이들의 막은, 스퍼터법 등을 사용하여 두께가 5nm 이상 250nm 이하가 되도록 형성하는 것이 바람직하다. 예를 들어, 게이트 절연층(114)으로서, 스퍼터법을 사용하여, 산화실리콘막을 100nm의 두께로 형성할 수 있다.
또한, 스퍼터법과 CVD법(플라즈마 CVD법 등)을 조합하여, 적층 구조인 게이트 절연층(114)을 형성하여도 좋다. 예를 들어, 게이트 절연층(114)의 하층(게이트 전극(108)과 접하는 영역)을 플라즈마 CVD법에 의해 형성하여, 게이트 절연층(114)의 상층을 스퍼터법에 의하여 형성한다. 플라즈마 CVD법은, 단차 피복성이 좋은 막을 형성하는 것이 용이하기 때문에, 게이트 전극(108)의 바로 위에 형성하는 막을 형성하는 방법으로서 적합하다. 또한, 스퍼터법을 사용하는 경우에는, 플라즈마 CVD법을 사용하는 경우와 비교하여, 막 중의 수소 농도를 저감하는 것이 용이하기 때문에, 스퍼터법에 의한 막을 반도체막과 접하는 영역에 형성함으로써, 게이트 절연층(114) 중의 수소가 반도체층 중에 확산하는 것을 방지할 수 있다. 특히, 산화물 반도체 재료를 사용하여 반도체층을 형성하는 경우에는, 수소가 특성에 주는 영향은 매우 크다고 생각할 수 있기 때문에, 이러한 구성을 채용하는 것은 효과적이다.
또한, 본 명세서에 있어서, 산화질화물이란, 그 조성에 있어서, 질소보다도 산소의 함유량(원자수)이 많은 것을 나타내고, 예를 들어, 산화질화실리콘이란, 산소가 50at.%이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0.1at.% 이상 10at.% 이하의 범위로 포함되는 것을 가리킨다. 또한, 질화산화물이란, 그 조성에 있어서, 산소보다도 질소의 함유량(원자수)이 많은 것을 나타내고, 예를 들어, 질화산화실리콘이란, 산소가 5at.% 이상 30 at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 25at.% 이하의 범위로 포함되는 것을 가리킨다. 다만, 상기 범위는, 러더퍼드 후방 산란법(RBS: RutherfordBackscattering Spectrometry)이나, 수소 전방 산란법(HFS: Hydrogen Forward scattering Spectrometry)을 사용하여 측정한 경우의 것이다. 또한, 구성 원소의 함유 비율의 합계는 100at.%를 넘지 않는다.
다음에, 게이트 절연층(114) 위에 도전층(116)을 형성한다(도 2a 참조). 도전층(116)은, 도전층(102)과 같은 재료, 방법에 의하여 형성할 수 있다. 예를 들어, 도전층(116)을, 몰리브덴막이나 티타늄막의 단층 구조로 형성할 수 있다. 또한, 도전층(116)을 적층 구조로 형성하여도 좋고, 예를 들어, 알루미늄막과 티타늄막의 적층 구조로 할 수 있다. 또한, 티타늄막과 알루미늄막과 티타늄막을 순차로 적층한 3층 구조로 하여도 좋다. 또한, 몰리브덴막과 알루미늄막과 몰리브덴막을 순서대로 적층한 3층 구조로 하여도 좋다. 또한, 이들의 적층 구조에 사용하는 알루미늄막으로서, 네오디뮴을 포함하는 알루미늄(Al-Nd)막을 사용하여도 좋다. 또한, 도전층(116)을, 실리콘을 포함하는 알루미늄막의 단층 구조로 하여도 좋다.
다음에, 도전층(116)을 선택적으로 에칭하여, 소스 전극(118), 드레인 전극(120), 제 2 배선(122)을 형성한다(도 2b 참조).
또한, 트랜지스터의 구동 방법에 따라서는, 소스 전극(118)이 드레인 전극으로서 기능하고, 드레인 전극(120)이 소스 전극으로서 기능하는 경우도 있을 수 있다. 따라서, 소스와 드레인의 호칭(呼稱)은, 기능, 상황에 따라 교체할 수 있다. 또한, 이들의 호칭은 편의적인 것에 불과하고, 그 기능을 확정시키는 것이 아니다.
본 실시형태에서는 도시하지 않지만, 상기 공정 후에, 게이트 절연층(114), 소스 전극(118), 드레인 전극(120)에 표면 처리를 실시하여도 좋다. 표면 처리로서는, 불활성 가스 및/또는 반응성 가스를 사용한 플라즈마 처리 등을 적용할 수 있다.
플라즈마 처리는, 예를 들어, 진공 상태의 챔버에 아르곤(Ar) 가스 등의 불활성 가스를 도입하여, 피처리물에 바이어스 전압을 인가하여 플라즈마 상태로 함으로써 행할 수 있다. 챔버 내에 Ar가스를 도입한 경우, 플라즈마 중에는 전자와 Ar의 양이온이 존재하여, 음극 방향으로 Ar의 양이온이 가속된다. 가속된 Ar의 양이온이 기판(100) 위에 형성된 게이트 절연층(114), 소스 전극(118), 드레인 전극(120)의 표면에 충돌함으로써, 상기 표면이 스퍼터 에칭되어, 게이트 절연층(114), 소스 전극(118), 드레인 전극(120)의 표면을 개질할 수 있다. 또한, 이러한 플라즈마 처리를 “역 스퍼터”라 부르기도 한다.
기판(100)측에 바이어스 전압을 인가하여 플라즈마 처리를 행함으로써, 게이트 절연층(114), 소스 전극(118), 드레인 전극(120)의 표면의 스퍼터 에칭을 효과적으로 행할 수 있다. 또한, 게이트 절연층(114)의 표면에 요철이 형성되는 경우에는, 플라즈마 처리를 행함으로써, 게이트 절연층(114)의 볼록부로부터 우선적으로 스퍼터 에칭되어, 상기 게이트 절연층(114)의 표면의 평탄성을 향상시킬 수 있다.
상기 플라즈마 처리에는, 아르곤 가스 이외에 헬륨 가스를 사용할 수 있다. 또한, 아르곤 가스나 헬륨 가스에, 산소, 수소, 질소 등을 가한 분위기에서 행하여도 좋다. 또한, 아르곤 가스나 헬륨 가스에 Cl2, CF4 등을 가한 분위기에서 행하여도 좋다.
다음에, 게이트 절연층(114), 소스 전극(118), 드레인 전극(120)을 덮도록 반도체층을 형성한 후에, 상기 반도체층을 선택적으로 에칭하여, 적어도 그 일부가 소스 전극(118) 및 드레인 전극(120)과 접하는 섬 형상의 반도체층(124)을 형성한다(도 2c 참조). 섬 형상의 반도체층(124)에 사용하는 재료는 특히 한정되지 않는다. 예를 들어, 단결정실리콘, 다결정실리콘, 비정질실리콘 등의 실리콘계의 반도체 재료나, 게르마늄계의 반도체 재료 등을 사용하여 섬 형상의 반도체층(124)을 형성할 수 있다. 또한, 실리콘 게르마늄이나 탄화실리콘, 갈륨비소, 인듐 인 등의 화합물 반도체 재료를 사용하여도 좋다. 특히 산화물 반도체 재료(금속 산화물 반도체 재료)를 사용함으로써, 특성이 우수한 반도체 장치를 제공할 수 있다. 본 실시형태에 있어서는, 섬 형상의 반도체층(124)으로서 산화물 반도체 재료를 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체 재료의 일례로서는, InMO3(ZnO)m(m>0)로 표기되는 것이 있다. 여기서는, M은, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co)로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga가 선택되는 경우에는, Ga뿐인 경우 이외에, Ga와 Ni나, Ga와 Fe 등, Ga 이외의 상기 금속 원소가 선택되는 경우를 포함한다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 그 이외의 천이 금속 원소, 또한 상기 천이 금속의 산화물이 포함되는 것이 있다. 물론, 산화물 반도체 재료는 상기 재료에 한정되지 않고, 산화아연이나 산화인듐을 비롯한 각종 산화물 반도체 재료를 사용할 수 있다.
산화물 반도체에는, 절연성의 불순물을 포함시켜도 좋다. 상기 불순물로서, 산화실리콘, 산화게르마늄, 산화알루미늄 등으로 대표되는 절연성 산화물, 질화실리콘, 질화알루미늄 등으로 대표되는 절연성 질화물, 혹은 산질화실리콘, 산질화 알루미늄 등의 절연성 질화물이 적용된다.
이들의 절연성 산화물 또는 절연성 질화물은, 산화물 반도체의 전기 도전성을 상실하지 않는 농도로 첨가된다.
산화물 반도체에 절연성의 불순물을 포함시킴으로써, 상기 산화물 반도체의 결정화를 억제할 수 있다. 산화물 반도체의 결정화를 억제함으로써, 박막 트랜지스터의 특성을 안정화할 수 있다. 예를 들어, In-Ga-Zn-O계 산화물 반도체에 산화실리콘 등의 불순물을 포함시킴으로써, 300℃ 내지 600℃의 열 처리를 행하여도, 상기 산화물 반도체의 결정화나 미결정립의 생성을 막을 수 있다.
In-Ga-Zn-O계 산화물 반도체층을 채널 형성 영역으로 하는 박막 트랜지스터의 제조 과정에서는, 열 처리를 행함으로써 S값(subthreshold swing value)이나 전계 효과 이동도를 향상시킬 수 있지만, 그러한 경우에도, 상술한 것처럼 결정화나 미결정립의 생성을 막을 수 있기 때문에, 박막 트렌지스터가 노멀리 온이 되어 버리는 것을 막을 수 있다. 또한, 상기 박막 트랜지스터에 열 스트레스, 바이어스 스트레스가 가해진 경우라도, 임계값 전압의 변동을 막을 수 있다.
산화물 반도체 재료로서 In-Ga-Zn-O계 산화물 반도체를 사용하여 섬 형상의 반도체층(124)을 형성하는 경우에는, 예를 들어, In, Ga, Zn을 포함하는 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1: 1: 1)을 사용한 스퍼터법으로 형성할 수 있다. 상기 스퍼터는, 예를 들어, 기판(100)과 타깃의 거리를 30mm 내지 500mm, 압력을 0.1Pa 내지 2.0Pa, 직류(DC) 전원을 0.25kW 내지 5.0kW, 온도를 20℃ 내지 100℃, 분위기를 아르곤 등의 희 가스 분위기, 산소 분위기, 또는 아르곤 등의 희 가스와 산소의 혼합 분위기로 하는 조건으로 행할 수 있다.
또한, 스퍼터법에 의해 In-Ga-Zn-O계 산화물 반도체를 사용하여 섬 형상의 반도체층(124)을 형성하는 경우에 있어서, In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃에, 절연성의 불순물을 포함시켜도 좋다. 상기 불순물은, 산화실리콘, 산화게르마늄, 산화알루미늄 등으로 대표되는 절연성 산화물, 질화실리콘, 질화알루미늄 등으로 대표되는 절연성 질화물, 산질화실리콘, 산질화알루미늄 등의 절연성 산질화물 등이다. 예를 들어, 산화물 반도체층 타깃에, SiO2를 0.1중량％ 이상 10중량％ 이하, 바람직하게는 1중량％ 이상 6중량％ 이하의 비율로 포함시켜 두는 것이 바람직하다. 산화물 반도체에 절연성의 불순물을 포함시킴으로써, 성막되는 산화물 반도체를 아모퍼스화하는 것이 용이해진다. 또한, 산화물 반도체막을 열 처리한 경우에, 결정화되어 버리는 것을 억제할 수 있다.
본 실시형태에 있어서는, 산화물 반도체 재료를 사용한 섬 형상의 반도체층(124)을 단층으로 형성하는 경우에 대하여 나타내지만, 섬 형상의 반도체층(124)은, 적층 구조로 하여도 좋다. 예를 들어, 도전층(116) 위에, 상기 반도체층(124)과 구성 원소가 같고 그 구성 비율이 다른 반도체층(이하, “도전성이 높은 반도체층”이라 부름)을 형성하여, 소스 전극 및 드레인 전극을 형성하는 에칭시에 상기 반도체층을 에칭하여, 그 후 상기 반도체층(124)과 같은 조성의 반도체층(이하 “통상의 도전성의 반도체층”이라 부름)을 형성하여, 상기 구성을 대신할 수 있다. 이 경우, 도전성이 높은 반도체층을 소스 전극(또는 드레인 전극)과 통상의 도전성의 반도체층 사이에 형성하기 때문에, 소자 특성의 향상으로 이어진다.
도전성이 높은 반도체층과, 통상의 도전성의 반도체층의 성막 조건은 다르게 하는 것이 바람직하다. 예를 들어, 도전성이 높은 반도체층의 성막 조건은, 통상의 도전성의 반도체층의 성막 조건보다, 아르곤 가스의 유량에 대한 산소 가스의 유량을 작게 한다. 구체적으로는, 도전성이 높은 반도체층의 성막 조건은, 희 가스 90％(아르곤, 또는 헬륨 등)분위기하, 또는, 산소 가스 10％ 이하, 희 가스 90％ 이상의 분위기하로 하고, 통상의 도전성의 반도체층의 성막 조건은, 산소 분위기하, 또는 희 가스에 대한 산소 가스의 유량비가 1 이상의 분위기하로 한다. 이렇게 함으로써, 도전성이 다른 2종류의 반도체층을 형성할 수 있다.
또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 또한, 상술한 플라즈마 처리를 행한 후, 대기로 노출시키지 않고 섬 형상의 반도체층(124)을 형성하는 경우에는, 게이트 절연층(114)과 섬 형상의 반도체층(124)의 계면에 먼지나 수분이 부착하는 것을 억제할 수 있다. 또한, 소스 전극(118) 및 드레인 전극(120)의 표면에의 불순물의 부착이나, 표면의 산화 등도 억제할 수 있다. 또한, 섬 형상의 반도체층(124)의 막 두께는, 5nm 내지 200nm 정도로 하면 좋다.
상기 스퍼터법으로서는, 스퍼터용 전원에 고주파 전원을 사용하는 RF스퍼터법이나, 직류 전원을 사용하는 DC 스퍼터법, 펄스적으로 직류 바이어스를 가하는 펄스 DC 스퍼터법 등을 사용할 수 있다.
이상에 의해, 섬 형상의 반도체층(124)을 채널 형성 영역으로서 사용하는 트랜지스터(150)를 형성할 수 있다. 또한, 제 2 배선(122)이 제 1 배선(110)을 넘는 영역(제 1 배선(110)과 제 2 배선(122)이 교차하는 영역)에 있어서, 제 1 배선(110), 레지스트 마스크(112), 게이트 절연층(114), 제 2 배선(122)의 적층 구조(152)를 형성할 수 있다. 따라서, 공정수의 증가를 억제하면서, 기생 용량의 용량값을 저감할 수 있다.
또한, 산화물 반도체 재료를 사용한 섬 형상의 반도체층(124)을 형성한 후에는, 100℃ 내지 800℃, 대표적으로는 200℃ 내지 400℃의 열 처리를 행하면 좋다. 예를 들어, 질소 분위기하에서 350℃, 1시간의 열 처리를 행할 수 있다. 이 열 처리에 의하여 섬 형상의 반도체층(124)을 구성하는 In-Ga-Zn-O계 산화물 반도체의 원자레벨의 재배열이 행해진다. 이 열 처리(광 어닐 등도 포함함)는, 섬 형상의 반도체층(124) 중에 있어서의 캐리어 이동을 저해(阻害)하는 변형을 해방할 수 있는 점에서 중요하다. 또한, 상기 열 처리를 행하는 타이밍은, 섬 형상의 반도체층(124)(또는 에칭하기 전의 반도체층)의 형성 후라면 특히 한정되지 않는다.
또한, 산화물 반도체 재료를 사용한 섬 형상의 반도체층(124)에 대해서는, 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행함으로써, 트랜지스터(150)의 노멀리 오프화가 용이해진다. 또한, 라디칼 처리를 행함으로써, 섬 형상의 반도체층(124)의 에칭에 의한 대미지를 회복할 수 있다. 라디칼 처리는, O2, N2O, 산소를 포함하는 N2, He, Ar 등의 분위기하에서 행할 수 있다. 또한, 상기 분위기에 Cl2, CF4을 가한 분위기하에서 행하여도 좋다. 또한, 라디칼 처리는, 기판(100)측에 바이어스 전압을 인가하지 않고 행하는 것이 바람직하다.
그 후, 트랜지스터(150) 및 적층 구조(152)를 덮도록, 보호 절연층을 형성한다(도시하지 않음). 보호 절연층은, CVD법이나 스퍼터법 등을 사용하여, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄 등의 재료로 이루어지는 막을 단층, 또는 적층으로 형성하면 좋다. 또는, 스핀코팅법, 액적 토출법(잉크젯법, 스크린 인쇄, 오프 셋 인쇄 등) 등을 사용하여, 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료로 이루어지는 막을 형성하여도 좋다. 또한, 상기 재료 이외에, 저유전율 재료(low-k재료), 실록산계 수지, PSG(인 유리), BPSG(붕소 인 유리) 등을 사용할 수도 있다. 또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
그 후, 각종 전극이나 배선을 형성함으로써 트랜지스터(150)를 구비하는 반도체 장치가 완성된다.
본 실시형태에 있어서 나타내는 바와 같이, 다계조 마스크를 사용하여 형성한 레지스트 마스크의 일부를 제 1 배선과 제 2 배선 사이에 형성함으로써, 공정수의 증가를 억제하면서, 기생 용량의 용량값을 저감할 수 있다.
또한, 본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 형성할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 제작 방법에 대하여, 상기 실시형태와 다른 일례에 대하여 도면을 참조하여 설명한다. 또한, 본 실시형태에 있어서의 반도체 장치의 제작 공정은, 많은 부분이 다른 실시형태와 공통한다. 따라서, 이하에 있어서는, 중복하는 부분의 설명은 생략하고, 다른 점에 대하여 상세하게 설명한다.
우선, 기판(100) 위에 도전층(102)을 형성하여, 상기 도전층(102) 위에 선택적으로 레지스트 마스크(104) 및 레지스트 마스크(105)를 형성한다(도 3a 참조). 또한, 본 실시형태에 있어서, 레지스트 마스크(104)와 레지스트 마스크(105)는, 대략 같은 두께이다.
기판(100), 도전층(102)의 상세한 내용에 대해서는, 실시형태 1을 참조할 수 있기 때문에, 여기서는 생략한다.
레지스트 마스크(104) 및 레지스트 마스크(105)는, 특별한 방법을 사용하지 않고 제작할 수 있다. 물론, 다계조 마스크를 사용하여 형성하여도 좋고, 잉크젯법 등을 사용하여 형성하여도 좋다.
다음에, 상기 레지스트 마스크(104) 및 레지스트 마스크(105)를 사용하여 도전층(102)을 에칭하여, 게이트 전극(108) 및 제 1 배선(109)을 형성한다(도 3b 참조).
상기 에칭 처리의 상세한 내용에 대해서도, 실시형태 1을 참조할 수 있다. 또한, 상기 에칭 처리 종료 후에, 레지스트 마스크(104)와 레지스트 마스크(105)는 제거한다.
다음에, 게이트 전극(108), 제 1 배선(109)을 덮도록, 절연층(111)을 형성한다(도 3c 참조). 절연층(111)은, 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘, 산화알루미늄, 산화탄탈 등의 재료를 사용하여 형성할 수 있다. 또는, 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 재료 이외에, 저유전율 재료(low-k재료), 실록산계 수지, PSG(인 유리), BPSG(붕소 인 유리) 등을 사용할 수 있다. 또한, 이들의 재료로 이루어지는 막을 적층시켜서 형성하여도 좋다. 특히, 저유전율 재료를 사용하는 경우에는, 기생 용량을 효과적으로 저감시킬 수 있기 때문에 바람직하다. 이들의 막은, 스퍼터법 등을 사용하여, 두께가 50nm 이상, 바람직하게는 200nm 이상, 보다 바람직하게는 500nm 이상이 되도록 형성한다. 예를 들어, 절연층(111)으로서, 스퍼터법을 사용하여, 산화실리콘막을 250nm의 두께로 형성할 수 있다.
다음에, 상기 절연층(111)을 선택적으로 에칭하여, 제 1 배선(109)을 덮는 절연층(113)을 형성한다(도 3d 참조). 상기 에칭 처리에는, 드라이 에칭을 사용하여도 좋고, 웨트 에칭을 사용하여도 좋다. 상기 에칭 처리에 의하여, 게이트 전극(108)의 표면이 노출된다.
다음에, 게이트 전극(108), 절연층(113) 등을 덮도록, 게이트 절연층(114)을 형성한다(도 4a 참조). 게이트 절연층(114)의 상세한 내용에 대해서는, 실시형태 1을 참조할 수 있다.
다음에, 게이트 절연층(114) 위에 도전층(116)을 형성한다(도 4b 참조). 도전층(116)은, 도전층(102)과 같은 재료, 방법에 의하여 형성할 수 있다. 예를 들어, 도전막(116)을, 몰리브덴막이나 티타늄막의 단층 구조로 형성할 수 있다. 또한, 도전층(116)을 적층 구조로 형성하여도 좋고, 예를 들어, 알루미늄막이나 티타늄막의 적층 구조로 할 수 있다. 또한, 티타늄막과, 알루미늄막과 몰리브덴막을 순서대로 적층한 3층 구조로 하여도 좋다. 또한, 몰리브덴막과 알루미늄막과 몰리브덴막을 순서대로 적층한 3층 구조로 하여도 좋다. 또한, 이들의 적층 구조에 사용하는 알루미늄막으로서, 네오디뮴을 포함하는 알루미늄(Al-Nd)막을 사용하여도 좋다. 또한, 도전층(116)을, 실리콘을 포함하는 알루미늄막의 단층 구조로 하여도 좋다.
다음에, 도전층(116)을 선택적으로 에칭하여, 소스 전극(118), 드레인 전극(120), 제 2 배선(122)을 형성한다(도 4c 참조).
본 실시형태에 있어서는 도시하지 않지만, 상기 공정 후에, 게이트 절연층(114), 소스 전극(118), 드레인 전극(120)에 표면 처리를 실시하여도 좋다. 표면 처리로서는, 불활성 가스 및/또는 반응성 가스를 사용한 플라즈마 처리 등을 행할 수 있다. 플라즈마 처리의 상세한 내용에 대해서는 실시형태 1을 참조할 수 있다.
다음에, 게이트 절연층(114), 소스 전극(118), 드레인 전극(120)을 덮도록 반도체층을 형성한 후, 상기 반도체층을 선택적으로 에칭하여, 적어도 그 일부가 소스 전극(118) 및 드레인 전극(120)과 접하는 섬 형상의 반도체층(124)을 형성한다(도 4d 참조). 섬 형상의 반도체층(124)의 상세한 내용에 대해서는, 실시형태 1을 참조하면 좋다. 또한, 본 실시형태에 있어서는, 섬 형상의 반도체층(124)으로서 산화물 반도체 재료를 사용하는 경우에 대하여 나타낸다.
또한, 실시형태 1에 있어서 언급한 바와 같이, 본 실시형태에 있어서도 반도체층을 적층 구조로 할 수 있다. 도전성이 높은 반도체층을 소스 전극(또는 드레인 전극)과 접하는 부분에 형성함으로써, 소자 특성을 향상시킬 수 있다.
그 외에, 섬 형상의 반도체층(124)의 형성에 관한 상세한 내용은, 실시형태 1을 참조할 수 있다. 또한, 섬 형상의 반도체층(124)에 대한 각종 처리에 대해서도, 실시형태 1을 참조하면 좋다.
이상에 의해, 섬 형상의 반도체층(124)을 채널 형성 영역으로서 사용하는 트랜지스터(160)를 형성할 수 있다. 또한, 제 2 배선(122)이 제 1 배선(109)을 넘는 영역(제 1 배선(109)과 제 2 배선(122)이 교차하는 영역)에 있어서, 제 1 배선(109), 절연층(113), 게이트 절연층(114), 제 2 배선(122)의 적층 구조(162)를 형성할 수 있다. 따라서, 기생 용량의 용량값을 저감할 수 있다.
그 후, 트랜지스터(160) 및 적층 구조(162)를 덮도록, 보호 절연층을 형성한다(도시하지 않음). 상세한 내용에 대해서는, 실시형태 1을 참조할 수 있다. 그 후, 각종 전극이나 배선을 형성하는 트랜지스터(160)를 구비하는 반도체 장치가 완성된다.
본 실시형태에 있어서 나타내는 바와 같이, 제 1 배선과 제 2 배선 사이에, 게이트 절연층 이외의 절연층을 형성함으로써, 게이트 절연층의 두께를 증대시키지 않고, 기생 용량의 용량값을 저감할 수 있다. 즉, 소자 특성을 악화시키지 않아도, 기생 용량의 용량값을 저감할 수 있다.
또한, 본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 제작 방법에 대하여, 상기 실시형태와 다른 일례에 대하여 도면을 참조하여 설명한다. 또한, 본 실시형태에 있어서의 반도체 장치의 제작 공정은, 많은 부분에서 다른 실시형태와 공통한다. 따라서, 이하에 있어서는, 공통하는 부분의 설명은 생략하고, 다른 점에 대하여 자세히 설명한다.
우선, 기판(100) 위에 도전층(102)을 형성하여, 상기 도전층(102) 위에 선택적으로 레지스트 마스크(104), 및 레지스트 마스크(105)를 형성한다(도 5a 참조). 또한, 본 실시형태에 있어서, 레지스트 마스크(104)와 레지스트 마스크(105)는, 대략 같은 두께이다.
기판(100), 도전층(102)의 상세한 내용에 대해서는, 실시형태 1을 참조할 수 있기 때문에, 여기서는 생략한다.
레지스트 마스크(104) 및 레지스트 마스크(105)는, 특별한 방법을 사용하지 않고 제작할 수 있다. 물론, 다계조 마스크를 사용하여 형성하여도 좋고, 잉크젯법 등을 사용하여 형성하여도 좋다.
다음에, 상기 레지스트 마스크(104) 및 레지스트 마스크(105)를 사용하여 도전층(102)을 에칭하여, 게이트 전극(108) 및 제 1 배선(109)을 형성한다(도 5b 참조).
상기 에칭 처리의 상세한 내용에 대해서도, 실시형태 1을 참조할 수 있다. 또한, 상기 에칭 처리의 종료 후에는, 레지스트 마스크(104)와 레지스트 마스크(105)는 제거한다.
다음에, 게이트 전극(108), 제 1 배선(109)을 덮도록, 게이트 절연층(114), 절연층(115), 도전층(116), 도전성이 높은 반도체층(117)을 순서대로 적층하여 형성한다(도 5c 참조).
게이트 절연층(114), 도전층(116)의 상세한 내용에 대해서는 실시형태 1 등을 참조하면 좋다. 절연층(115)에 대해서는, 실시형태 2에 있어서의 절연층(111)의 상세한 내용을 참조할 수 있다. 또한, 도전성이 높은 반도체층(117)은, 실시형태 1 등에 있어서의 "도전성이 높은 반도체층"에 대응한다.
게이트 절연층(114)과 절연층(115)의 조합에 대해서는, 후의 에칭시의 선택비를 얻을 수 있는 조합으로 하는 것이 바람직하다. 예를 들어, 산화실리콘과 질화실리콘의 조합이라면, 에칭을 할 때의 선택비를 양호하게 얻을 수 있다. 본 실시형태에 있어서는, 게이트 절연층(114)을 산화실리콘으로 형성하여, 절연층(115)을 질화실리콘으로 형성하는 경우에 대해서 설명한다.
도전성이 높은 반도체층(117)은, 예를 들어, In, Ga, 및 Zn을 포함하는 산화물 반도체를 타깃(In2O3: Ga2O3: ZnO=1: 1: 1)을 사용한 스퍼터법으로 형성할 수 있다. 상기 스퍼터는, 예를 들어, 기판(100)과 타깃의 거리를 30mm 내지 500mm, 압력을 0.1Pa 내지 2.0Pa, 직류(DC) 전원을 0.25kW 내지 5.0kW, 온도를 20℃ 내지 100℃, 분위기를 아르곤 등의 희 가스 분위기, 또는 아르곤 등의 희 가스와 산소의 혼합 분위기로 하는 조건으로 행할 수 있다.
보다 구체적으로는, 상기 도전성이 높은 반도체층(117)은, 산소의 유량이 작은 조건으로 형성하는 것이 바람직하다. 예를 들어, 희 가스(아르곤, 또는 헬륨 등) 분위기하, 또는, 산소 가스 10% 이하, 희 가스 90％ 이상의 분위기하로 할 수 있다. 이와 같이 성막 분위기의 산소 농도를 저감시킴으로써, 도전성이 높은 반도체층을 얻을 수 있다.
상기에 있어서는, 트렌지스터의 반도체층에 산화물 반도체 재료를 사용하는 경우를 예로 들어 설명하지만, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 갈륨 비소, 인듐 인 등의 반도체 재료를 사용하여도 좋다. 예를 들어, 트랜지스터의 반도체층에 실리콘을 사용하는 경우에는, 실리콘에 인(P)이나 붕소(B) 등을 첨가한 재료를 사용하여 도전성이 높은 반도체층(117)을 형성할 수 있다.
또한, 도전성이 높은 반도체층(117)을 형성함으로써, 소자 특성을 향상시킬 수 있지만, 도전성이 높은 반도체층(117)은 필수의 구성 요소가 아니고, 적절히 생략할 수 있다.
다음에, 상기 절연층(115), 도전층(116), 도전성이 높은 반도체층(117)을 선택적으로 에칭하여, 소스 전극(118), 도전성이 높은 반도체층(119), 드레인 전극(120), 도전성이 높은 반도체층(121), 제 2 배선(122), 도전성이 높은 반도체층(123)을 형성한다(도 5d 참조).
앞에서 상술한 바와 같이, 상기 에칭 처리는, 절연층(115)이 게이트 절연층(114)보다도 에칭되기 쉬운 조건으로 행하는 것이 바람직하다. 여기서, 상기 에칭 처리를 절연층(115)이 게이트 절연층(114)보다도 에칭되기 쉬운 조건으로 행하는 것은 매우 중요하다. 왜냐하면, 게이트 절연층(114)의 두께와 비교하여 절연층(115)의 두께는 두껍고, 절연층(115)이 게이트 절연층(114)보다도 에칭되기 어려운 조건으로 에칭 처리를 행하는 경우에는, 게이트 절연층(114)의 에칭에 의하여 게이트 절연층(114)의 두께에 격차가 생기기 때문에, 소자 특성이 악화될 우려가 있기 때문이다. 또한, 상기 조건 이외에 대해서는, 상기 에칭 처리에 특히 한정되지 않는다.
다음에, 게이트 절연층(114), 소스 전극(118), 도전성이 높은 반도체층(119), 드레인 전극(120), 도전성이 높은 반도체층(121)을 덮도록 반도체층을 형성한 후, 상기 반도체층을 선택적으로 에칭하여, 적어도 그 일부가 도전성이 높은 반도체층(119) 및 도전성이 높은 반도체층(121)과 접하는 섬 형상의 반도체층(124)을 형성한다(도 5e 참조). 섬 형상의 반도체층(124)의 상세한 내용에 대해서는, 실시형태 1을 참조하면 좋다.
그 외에, 섬 형상의 반도체층(124)의 형성에 관한 상세한 내용은, 실시형태 1을 참조할 수 있다. 또한, 섬 형상의 반도체층(124)에 대한 각종 처리에 대해서도, 실시형태 1을 참조하면 좋다.
이상에 의해, 섬 형상의 반도체층(124)을 채널 형성 영역으로서 사용하는 트랜지스터(170)를 형성할 수 있다. 또한, 제 2 배선(122)이 제 1 배선(109)을 넘는 영역(제 1 배선(109)과 제 2 배선(122)이 교차하는 영역)에 있어서, 제 1 배선(109), 게이트 절연층(114), 절연층(115), 제 2 배선(122), 도전성이 높은 반도체층(123)의 적층 구조(172)를 형성할 수 있다. 따라서, 기생 용량의 용량값을 저감할 수 있다.
그 후, 트랜지스터(170) 및 적층 구조(172)를 덮도록, 보호 절연층을 형성한다(도시하지 않음). 상세한 내용에 대해서는, 실시형태 1을 참조할 수 있다. 그 후, 각종 전극이나 배선을 형성함으로써 트랜지스터(170)를 구비하는 반도체 장치가 완성된다.
본 실시형태에 있어서 도시하는 바와 같이, 제 1 배선과 제 2 배선 사이에, 게이트 절연층 이외의 절연층을 형성함으로써, 게이트 절연층의 두께를 증대시키지 않고, 기생 용량의 용량값을 저감할 수 있다. 즉, 소자 특성을 악화시키지 않고, 기생 용량의 용량값을 저감할 수 있다. 또한, 선택비를 얻을 수 있는 조건으로, 절연층 및 게이트 절연층의 에칭 처리를 행함으로써, 소자 특성의 격차를 억제한 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 반도체 장치의 사용 형태의 일례인 액티브 매트릭스 기판의 제작 공정에 대해서, 도면을 사용하여 설명한다. 또한, 본 실시형태에서 나타내는 제작 공정은, 많은 부분에서 실시형태 1 내지 실시형태 3과 공통한다. 따라서, 이하에 있어서는, 공통하는 부분의 설명은 생략하고, 다른 부분에 대해서 자세히 설명한다. 또한, 이하의 설명에 있어서, 도 6a 내지 도 6c, 및 도 7a 내지 도 7c는 단면도를 도시하고, 도 8은 평면도를 도시한다. 또한, 도 6a 내지 도 6c 및 도 7a 내지 도 7c의 A1-A2, B1-B2, C1-C2는, 각각, 도 8의 A1-A2, B1-B2, C1-C2에 대응하는 영역을 도시한다.
우선, 절연 표면을 갖는 기판(200) 위에 배선 및 전극(게이트 전극(202), 용량 배선(204), 제 1 배선(206), 제 1 단자(208))을 형성한다(도 6a 참조). 또한, 도면 중에 있어서는, 배선의 교차 부분을 명확하게 도시하기 위해서, 편의적으로 게이트 전극(202)과 제 1 배선(206)을 구별하여 표현하지만, 게이트 전극(202)과 제 1 배선(206)을 일체의 구성으로 하여도 좋다는 것은 물론이다.
본 실시형태에 있어서는, 실시형태 1에 있어서 도시한 방법, 즉, 다계조 마스크를 사용하여 상기 배선 및 전극을 형성하는 경우에 대해서 설명한다. 구체적으로는, 상기 배선 및 전극을 형성한 후에, 레지스트 마스크를 후퇴시켜, 제 1 배선(206) 위의 일부에만 레지스트 마스크(210)를 잔존시킨다(도 6a 참조). 레지스트 마스크의 형성 방법이나 레지스트 마스크를 후퇴시키는 수단 등에 대해서는 실시형태 1을 참조하면 좋다.
또한, 용량 배선(204), 제 1 단자(208)에 대해서는, 게이트 전극(202)과 동일한 재료 및 제작 방법을 사용하여, 동시에 형성할 수 있다. 게이트 전극(202)의 재료나 제작 방법의 상세한 내용에 대해서는, 실시형태 1을 참조할 수 있다.
다음에, 게이트 전극(202) 위에 게이트 절연층(212)을 형성하여, 제 1 단자(208)를 노출시키도록 게이트 절연층(212)을 선택적으로 에칭하여, 콘택트 홀을 형성한다(도 6b 참조). 상기 에칭 처리에 대해서는 특히 한정되지 않고, 웨트 에칭을 사용하여도 좋고, 드라이 에칭을 사용하여도 좋다.
다음에, 게이트 절연층(212)이나 제 1 단자(208)를 덮는 도전막을 형성한 후, 상기 도전층을 선택적으로 에칭함으로써, 소스 전극(214)(또는 드레인 전극), 드레인 전극(216)(또는 소스 전극), 제 2 배선(218), 접속 전극(220), 제 2 단자(222)를 형성한다(도 6c 참조). 또한, 도면 중에 있어서는, 배선의 교차 부분을 명확하게 도시하기 위해서, 편의적으로 소스 전극(214)과 제 2 배선(218)을 구별하여 도시하지만, 소스 전극(214)이 제 2 배선(218)을 일체의 구성으로 하여도 좋다는 것은 물론이다.
상기 도전층의 재료나 제작 방법에 대해서는, 실시형태 1의 도전층(102)의 상세한 내용 등을 참조할 수 있다. 에칭 처리에 대해서는 특히 한정되지 않지만, 드라이 에칭 처리를 사용하는 경우에는, 웨트 에칭 처리를 사용하는 경우와 비교하여 배선 구조를 미세화할 수 있다는 장점이 있다.
예를 들어, 접속 전극(220)은, 게이트 절연층(212)에 형성된 콘택트 홀을 통하여 제 1 단자(208)와 직접 접속할 수 있는 구성으로 할 수 있다. 또한, 제 2 단자(222)는, 제 2 배선(218)(소스 전극(214)을 포함함)과 전기적으로 접속하는 구성으로 할 수 있다.
다음에, 적어도 소스 전극(214) 및 드레인 전극(216)을 덮도록 반도체층을 형성한 후, 상기 반도체층을 선택적으로 에칭하여 섬 형상의 반도체층(224)을 형성한다(도 7a 참조). 여기서, 섬 형상의 반도체층(224)은, 소스 전극(214) 및 드레인 전극(216)의 일부와 접한다. 섬 형상의 반도체층(224)의 상세한 내용에 대해서도, 실시형태 1을 참조할 수 있다. 또한, 본 실시형태에 있어서도, 산화물 반도체 재료를 사용한 섬 형상의 반도체층(124)을 단층 구조로 형성하는 경우에 대해서 설명한다.
또한, 산화물 반도체 재료를 사용한 섬 형상의 반도체층(224)을 형성한 후에는, 100℃ 내지 800℃, 대표적으로는 200℃ 내지 400℃의 열 처리를 행하면 좋다. 예를 들어, 질소 분위기하에서 350℃, 1시간의 열 처리를 행할 수 있다. 이 열 처리를 행하는 타이밍은, 섬 형상의 반도체층(224)(또는 에칭을 행하기 전의 반도체층)의 형성 후라면 특히 한정되지 않는다. 그 이외의 처리의 상세한 내용에 대해서도, 실시형태 1 등을 참조할 수 있다.
이상의 공정에 의하여, 트랜지스터(250)가 완성된다.
다음에, 트랜지스터(250)를 덮는 보호 절연층(226)을 형성하여, 상기 보호 절연층(226)을 선택적으로 에칭하여 드레인 전극(216), 접속 전극(220), 및 제 2 단자(222)에 도달하는 콘택트 홀을 형성한다(도 7b 참조).
다음에, 드레인 전극(216)과 전기적으로 접속하는 투명 도전층(228), 접속 전극(220)과 전기적으로 접속하는 투명 도전층(230) 및 제 2 단자(222)와 전기적으로 접속하는 투명 도전층(232)을 형성한다(도 7c, 도 8 참조).
투명 도전층(228)은 화소 전극으로서 기능하여, 투명 도전층(230) 및 투명 도전층(232)은, FPC(Flexible Printed Circuits)의 접속에 사용되는 전극 또는 배선으로서 기능한다. 보다 구체적으로는, 접속 전극(220) 위에 형성된 투명 도전층(230)을 게이트 배선(본 실시형태에 있어서의 제 1 배선(206))의 입력 단자로서 기능하는 접속용의 단자 전극으로서 사용하여, 제 2 단자(222) 위에 형성된 투명 도전층(232)을 소스 배선(본 실시형태에 있어서의 제 2 배선(218))의 입력 단자로서 기능하는 접속용의 단자 전극으로서 사용할 수 있다.
또한, 용량 배선(204), 게이트 절연층(212), 및 투명 도전층(228)에 의하여 저장 용량을 형성할 수 있다.
투명 도전층(228), 투명 도전층(230), 투명 도전층(232)은, 산화인듐(In2O3), 상화인듐 산화주석합금(In2O3-SnO2, ITO라 약기함), 산화인듐 산화아연합금(In2O3-ZnO) 등의 재료를 사용하여 형성할 수 있다. 예를 들어, 상기 재료를 함유하는 막을 스퍼터법이나 진공 증착법 등을 사용하여 형성한 후, 에칭에 의하여 불필요한 부분을 제거함으로써 형성하면 좋다.
이상의 공정에 의하여, 보텀 게이트 형의 트랜지스터나 저장 용량 등의 소자를 갖는 액티브 매트릭스 기판을 완성시킬 수 있다. 예를 들어, 이것을 사용하여 액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판 사이에 액정층을 형성하여, 액티브 매트릭스 기판과 대향 기판을 고정하면 좋다.
본 실시형태에 있어서 나타내는 바와 같이, 다계조 마스크를 사용하여 형성한 레지스트 마스크의 일부를 제 1 배선과 제 2 배선 사이에 형성함으로써, 공정수의 증가를 억제하면서, 기생 용량의 용량값을 저감할 수 있다.
또한, 본 실시형태에 있어서는, 실시형태 1에 나타내는 방법에 따라 액티브 매트릭스 기판을 제작하는 방법에 대하여 설명했지만, 개시되는 발명은 이것에 한정되지 않는다. 실시형태 2나, 실시형태 3에 나타내는 방법에 따라 액티브 매트릭스 기판을 제작하여도 좋다. 또한, 본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 액티브 매트릭스 기판의 제작 공정의 다른 일례에 대하여, 도면을 사용하여 설명한다. 또한, 본 실시형태에서 나타내는 제작 공정은, 많은 부분이 실시형태 1 내지 실시형태 4와 공통한다. 따라서, 이하에 있어서는, 중복하는 부분의 설명은 생략하고, 다른 점에 대하여 자세히 설명한다. 또한, 이하의 설명에 있어서, 도 9a 내지 도 9c는 단면도를 도시하고, 도 10은 평면도를 도시한다. 또한, 도 9a 내지 도 9c의 A1-A2, B1-B2, C1-C2는, 각각, 도 10의 A1-A2, B1-B2, C1-C2에 대응하는 영역을 도시한다.
우선, 절연 표면을 갖는 기판(200) 위에 도전층을 형성하여, 상기 도전층 위에 다계조 마스크를 사용하여 레지스트 마스크(209)를 형성한다. 그리고, 레지스트 마스크(209)를 사용하여 상기 도전층을 에칭하여, 도전층(201, 203, 205, 207)을 형성한다(도 9a 참조).
도전층이나 레지스트 마스크의 상세한 내용에 대해서는, 실시형태 1 내지 실시형태 4를 참조할 수 있다. 또한, 상기 에칭에서는, 도전층(201, 203, 207)은, 최종적으로 형성되는 전극 등보다 두껍게 형성된다. 또한, C1-C2에 있어서의 도전층(205)의 폭은, 다른 영역에 있어서의 도전층(205)의 폭보다 작게 된다.
다음에, 레지스트 마스크(209)를 후퇴시켜, 도전층(201), 도전층(203), 도전층(207)의 표면은 노출시킨 후, 박막화 처리를 행하여, 게이트 전극(202), 용량 배선(204), 제 1 배선(206), 제 1 단자(208)를 형성한다(도 9b 참조). 또한, 레지스트 마스크(209)를 후퇴시킨 단계에서, 도전층(205)의 일부 상방에는, 레지스트 마스크(210)가 잔존한다. 이에 따라, 레지스트 마스크(210)가 잔존하지 않는 영역만이 박막화된다.
박막화 처리로서는, 각종 에칭 처리를 사용할 수 있다. 또한, 에칭 처리의 영향에 의해, 제 1 배선(206)의 폭은, 도전층(205)의 폭보다 약간 작게 된다.
그 후, 게이트 절연층(212), 소스 전극(214), 드레인 전극(216), 제 2 배선(218), 접속 전극(220), 제 2 단자(222), 섬 형상의 반도체층(224), 보호 절연층(226), 투명 도전층(228), 투명 도전층(230), 투명 도전층(232), 투명 도전층(234) 등을 형성함으로써, 액티브 매트릭스 기판이 완성된다(도 9c, 도 10 참조). 게이트 절연층(212)의 형성 공정 이후에 대해서는, 실시형태 4 등을 참조하면 좋다. 또한, 본 실시형태에 있어서는, 투명 도전층(228) 등을 형성할 때에, 제 2 배선(218) 위의 제 1 배선(206)과 겹치는 영역에도 투명 도전층(234)을 형성한다.
본 실시형태에 있어서는, 제 1 배선(206)과 제 2 배선(218)이 교차하는 영역에 있어서, 제 1 배선(206) 및 제 2 배선(218)의 폭을 작게 한다. 이에 따라, 배선의 교차 영역에 있어서 형성되는 기생 용량의 용량값을 더 작게 할 수 있다. 또한, 제 1 배선(206)과 제 2 배선(218)이 교차하는 영역에 있어서, 제 1 배선(206)을 두껍게 형성하고, 또한, 제 2 배선(218) 위에 투명 도전층(234)을 형성한다. 따라서, 배선 폭의 감소에 기인하는 배선 저항의 증대를 방지하여, 반도체 장치의 성능 저하를 억제할 수 있다.
또한, 본 실시형태에 있어서는, 제 1 배선(206)과 제 2 배선(218)이 교차하는 영역에 있어서, 배선의 폭과 두께를 다른 영역과 다른 구성으로 하지만, 개시되는 발명은 이것에 한정되지 않는다. 용량 배선(204)과 제 2 배선(218)의 교차 영역에 있어서도 같은 구성을 채용할 수 있다. 이 경우, 용량 배선(204)과 제 2 배선(218)의 교차 영역에 있어서 생기는 기생 용량의 용량값도 저감할 수 있다.
본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 형성할 수 있다.
(실시형태 6)
본 실시형태에서는, 박막 트랜지스터를 제작하여, 상기 박막 트랜지스터를 화소부나 구동 회로로 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작하는 경우에 대해서 설명한다. 또한, 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함)나, 발광 소자(발광 표시 소자라고도 함) 등을 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(Electro Luminescence),유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체를 적용하여도 좋다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 따라서, 표시 장치를 구성하는 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 각 화소부에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막의 성막 후, 에칭하기 전의 상태라도 좋다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화소 표시 디바이스, 표시 디바이스, 광원(조명 장치 포함함) 등을 가리킨다. 또한, FPC(Flexible Printed Circuit), TAB(Tape AutomatedBonding) 테이프, TCP(Tape Carrier Package) 등의 커넥터가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 형성된 모듈, 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈 등도 모두 표시 장치에 포함하는 것으로 한다.
이하, 본 실시형태에서는, 액정 표시 장치의 일례에 대해서 설명한다. 도 11a1, 도 11a2 및 도 11b는, 제 1 기판(401) 위에 형성된 박막 트랜지스터(4010), 박막 트랜지스터(4011) 및 액정 소자(4013)를, 제 2 기판(4006)과 씰재(4005)에 의하여 밀봉한, 패널의 평면도 및 단면도이다. 여기서, 도 11a1 및 도 11a2는 평면도를 도시하고, 도 11b는, 도 11a1 및 도 11a2의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록, 씰재(4005)가 형성된다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에, 제 2 기판(4006)이 형성된다. 즉, 화소부(4002)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의하여, 액정층(4008)과 함께 밀봉된다. 또한, 제 1 기판(4001) 위의 씰재(4005)에 의하여 둘러싸이는 영역과는 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장된다.
또한, 별도로 형성된 구동 회로의 접속 방법은, 특히 한정되지 않고, COG법, 와이어 본딩법, TAB법 등을 적절히 사용할 수 있다. 도 11a1은, COG법에 의하여 신호선 구동 회로(4003)를 실장하는 예이며, 도 11a2는, TAB법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 갖고, 도 11b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010), 박막 트랜지스터(4011) 위에는 절연층(4020), 절연층(4021)이 형성된다.
박막 트랜지스터(4010), 박막 트랜지스터(4011)에는, 실시형태 1 내지 실시형태 5 등으로 나타내는 박막 트랜지스터를 적용할 수 있다. 또한, 본 실시형태에 있어서, 박막 트랜지스터(4010), 박막 트랜지스터(4011)는 n채널형 박막 트랜지스터로 한다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속된다. 그리고, 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 상기 화소 전극층(4030)과 대향 전극층(4031), 액정층(4008)에 의하여, 액정 소자(4013)가 형성된다. 또한, 화소 전극층(4030), 대향 전극층(4031)에는, 각각 배향막으로서 기능하는 절연층(4032), 절연층(4033)이 형성되어, 화소 전극층(4030) 및 대향 전극층(4031)은, 이들을 통하여 액정층(4008)을 협지한다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스), 세라믹스, 플라스틱 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics) 기판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름, 아크릴 수지 필름 등을 사용할 수 있다. 또한, 알루미늄박을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 화소 전극층(4030)과 대향 전극층(4031)의 사이의 거리(셀 갭)를 제어하기 위해서, 주(柱) 형상의 스페이서(4035)가 형성된다. 주 형상의 스페이서(4035)는, 절연막을 선택적으로 에칭함으로써 얻을 수 있다. 또한, 주 형상의 스페이서를 대신하여 구(球) 형상의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일한 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 예를 들어, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통하여, 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 씰재(4005)로 함유시키면 좋다.
또한, 배향막이 불필요한 블루상(Blue Phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이고, 승온에 의하여 콜레스테릭(cholesteric)상으로부터 등방상으로 전이하는 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하기 때문에, 5중량％ 이상의 키랄제를 혼합시킨 액정 조성물을 사용하면 좋다. 따라서, 온도 범위를 개선할 수 있다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 시간이 10㎲ 내지 100㎲로 짧고, 광학적 등방성을 갖기 위한 배향 처리가 불필요하고, 시야각 의존성이 작다는 특징을 갖는다.
또한, 본 실시형태에서는 투과형 액정 표시 장치의 일례를 나타내지만, 이것에 한정되지 않고, 반사형 액정 표시 장치로 하여도 좋고, 반투과형 액정 표시 장치로 하여도 좋다.
또한, 본 실시형태로 나타내는 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 형성하여, 내측에 착색층, 표시 소자로 사용하는 전극층이라는 순서대로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 형성하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면의 요철을 저감하기 위해서, 실시형태 1 내지 실시형태 5로 얻어진 박막 트랜지스터를 절연층(4021)으로 덮는 구성을 채용한다. 또한, 절연층(4020)은 실시형태 1 내지 실시형태 5에 있어서의 보호 절연층에 대응하는 것이다.
절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(붕소 인 유리) 등을 사용할 수 있다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시켜, 절연층(4021)을 형성하여도 좋다.
여기서, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si결합을 포함하는 수지에 상당한다. 치환기로서는, 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
절연층(4021)의 형성법은, 특히 한정되지 않고, 그 재료에 따라, 스퍼터법, SOG법, 스핀코팅, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
화소 전극층(4030), 대향 전극층(4031)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라 나타냄), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)에, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여도 좋다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항이 1.0×104sq. 이하, 파장 550nm에 있어서의 투광율이 70％ 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율은 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐링 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이들의 2개 이상의 공중합체 등을 들 수 있다.
신호선 구동 회로(4003), 주사선 구동 회로(4004), 화소부(4002) 등에 주어지는 각종 신호는, FPC(4018)로부터 공급된다.
또한, 접속 단자 전극(4015)은, 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로 형성되어, 단자 전극(4016)은, 박막 트랜지스터(4010), 박막 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은, FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속된다.
또한, 도 11a1, 도 11a2, 및 도 11b에 있어서는, 신호선 구동 회로(4003)를 별도로 형성하여, 제 1 기판(4001)에 실장하는 예를 도시하지만, 개시하는 발명은 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
도 12는, 반도체 장치의 일 형태에 상당하는 액정 표시 모듈에, TFT 기판(2600)을 사용하여 구성하는 일례를 도시한다.
도 12에서는, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의하여 고착되어, 그 사이에 TFT 등을 포함하는 소자층(2603), 배향막이나 액정층을 포함하는 액정층(2604), 착색층(2605), 편광판(2606) 등이 형성됨으로써 표시 영역이 형성된다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB방식의 경우는, 적, 녹, 청의 각 색깔에 대응하는 착색층이, 각 화소에 대응하여 형성된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치된다. 또한, 광원은 냉음극관(2610)과, 반사판(2611)에 의하여 구성된다. 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의하여 TFT 기판(2600)의 배선 회로부(2608)와 접속되어, 이에 따라, 컨트롤 회로나 전원 회로 등의 외부 회로가 액정 모듈로 내장된다. 또한, 편광판과 액정층 사이에는, 위상차판을 형성하여도 좋다.
액정의 구동 방식으로서는, TN(Twisted Nematic)모드, IPS(In-Plane-Switching)모드, FFS(Fringe Field Switching)모드, MVA(Multi-domain-Vertical Alignment)모드, PVA(Patterned Vertical Alignment)모드, ASM(Axially Symmetric aligned Micro-cell)모드, OCB(Optical Compensated Birefringence)모드, FLC(Ferroelectric Liquid Crystal)모드, AFLC(AntiFerroelectric Liquid Crystal)모드 등을 사용할 수 있다.
이상의 공정에 의하여, 고성능의 액정 표시 장치를 제작할 수 있다. 본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 도 13을 참조하여 반도체 장치의 일례인 액티브 매트릭스형의 전자 페이퍼에 대해서 설명한다. 반도체 장치에 사용되는 박막 트랜지스터(650)는, 상기 실시형태 1 내지 상기 실시형태 5로 나타내는 박막 트랜지스터와 같이 제작할 수 있다.
도 13에 도시하는 전자 페이퍼는, 트위스트볼 표시 방식을 사용한 것의 일례이다. 트위스트볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시킴으로써 구형 입자의 방향을 제어하여, 표시를 행하는 방법이다.
기판(600) 위에 형성된 박막 트랜지스터(650)는 개시하는 발명의 박막 트랜지스터이고, 산화물 반도체층이, 그 상방의 소스 전극층 또는 드레인 전극층과, 그 하방의 소스 전극층 또는 드레인 전극층에 의하여 끼워진 구성을 갖는다. 또한, 소스 전극층 또는 드레인 전극층은, 보호 절연층에 형성된 콘택트 홀을 통하여, 제 1 전극층(660)과 전기적으로 접속한다. 기판(602)에는 제 2 전극층(670)이 형성되어, 제 1 전극층(660)과 제 2 전극층(670) 사이에는, 흑색 영역(680a) 및 백색 영역(680b)을 갖는 구형 입자(680)가 형성된다. 또한, 구형 입자(680)의 주위는 수지 등의 충전재(682)로 채워진다(도 13 참조). 도 13에 있어서, 제 1 도전층(660)이 화소 전극에 상당하고, 제 2 전극층(670)이 공통 전극에 상당한다. 제 2 전극층(670)은, 박막 트랜지스터(650)와 동일한 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
트위스트볼을 대신하여, 전기 영동 표시 소자를 사용할 수도 있다. 그 경우, 예를 들어, 투명한 액체와, 양(正)으로 대전한 흰 미립자와 음(負)으로 대전한 검은 미립자를 봉입한 직경 10㎛ 내지 200㎛ 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층에 의해서, 전장(電場)이 주어지면, 흰 미립자와, 검은 미립자가 서로 반대 방향으로 이동하고, 백색 또는 흑색이 표시된다. 전기 영동 표시 소자는, 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한, 충분히 밝지 않는 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않은 경우라도, 한번 표시한 상을 유지할 수 있다는 이점도 갖는다.
이상과 같이, 개시하는 발명을 사용함으로써 고성능의 전자 페이퍼를 제작할 수 있다. 또한, 본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태에서는, 반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치가 갖는 표시 소자로서는, 여기서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 나타낸다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광한다. 이러한 메카니즘으로부터, 상기 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 또한 그것을 전극으로 끼운 구조이고, 발광 메카니즘은 금속 이온의 내각 전자천이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자의 구성에 대해서, 도 14a 내지 도 14c를 사용하여 설명한다. 여기서는, 구동용 TFT가 n형의 경우를 예로 들어, 화소의 단면 구조에 대해서 설명한다. 도 14a 내지 도 14c의 반도체 장치에 사용되는 TFT(701, 711, 721)는, 실시형태 1 내지 실시형태 5에서 나타내는 박막 트랜지스터와 마찬가지로 제작할 수 있다.
발광 소자는, 광을 추출하기 위해서 양극 또는 음극의 적어도 한쪽이 투명하다. 여기서 투명이란, 적어도 발광 파장에 있어서의, 투과율이 충분히 높은 것을 의미한다. 광을 추출하기 위한 방법으로서는, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 상기 기판과 반대 측의 면으로부터 광을 추출하는 상면 사출 방식(상면 추출 방식)이나 기판 측의 면으로부터 광을 추출하는 하면 사출 방식(하면 추출 방식)이나, 기판 측 및 그 반대 측의 면으로부터 광을 추출하는 양면 사출 방식(양면 추출 방식) 등이 있다.
상면 사출 방식의 발광 소자에 대해서 도 14a를 참조하여 설명한다.
도 14a는 발광 소자(702)로부터 방출되는 광이 양극(705) 측으로 통과되는 경우의, 화소의 단면도를 도시한다. 여기서는, 발광 소자(702)의 음극(703)과 구동용 TFT인 TFT(701)가 전기적으로 접속되어, 음극(703) 위에 발광층(704), 양극(705)이 순서대로 적층된다. 음극(703)으로서는 일 함수가 작고 광을 반사하는 도전막을 사용할 수 있다. 예를 들어, Ca, Al, CaF, MgAg, AlLi 등의 재료를 사용하여 음극(703)을 형성하는 것이 바람직하다. 발광층(704)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되는 경우, 음극(703) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하면 좋지만, 물론, 이들의 층을 모두 형성할 필요는 없다. 양극(705)은 광을 투과하는 도전성 재료를 사용하여 형성한다. 예를 들어, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 나타낸다), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의, 투광성을 갖는 도전막 재료를 사용하면 좋다.
음극(703) 및 양극(705)에 발광층(704)을 끼운 구조를 발광 소자(702)라 부를 수 있다. 도 14a에 도시한 화소의 경우, 발광 소자(702)로부터 방출되는 광은 화살표로 나타내는 바와 같이, 양극(705) 측으로 사출된다.
다음에, 하면 사출 방식의 발광 소자에 대하여 도 14b를 참조하여 설명한다.
도 14b는, 발광 소자(712)로부터 방출되는 광이 음극(713) 측에 통과하는 경우의, 화소의 단면도를 도시한다. 여기서는, 구동용 TFT(711)와 전기적으로 접속된 투광성을 갖는 도전막(717) 위에, 발광 소자(712)의 음극(713)이 형성되고, 음극(713) 위에 발광층(714), 양극(715)이 순서대로 적층된다. 또한, 양극(715)이 투광성을 갖는 경우, 상기 양극(715) 위를 덮도록 차폐막(716)을 형성하여도 좋다. 음극(713)은, 도 14a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료를 사용할 수 있다. 다만 그 막 두께는, 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어 20nm 정도의 막 두께를 갖는 알루미늄막을, 음극(713)으로서 사용할 수 있다. 발광층(714)은, 도 14a와 마찬가지로, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(715)은 광을 투과할 필요는 없지만, 도 14a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성하여도 좋다. 차폐막(716)에는, 광을 반사하는 금속 등을 사용할 수 있지만, 이것에 한정되지 않는다. 예를 들어, 흑색 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(713) 및 양극(715)에 발광층(713)을 끼운 구조를 발광 소자(712)라 부를 수 있다. 도 14b에 도시한 화소의 경우, 발광 소자(712)로부터 사출되는 광은 화살표로 도시하는 바와 같이, 양극(713)측에 사출된다.
다음에, 양면 사출 방식의 발광 소자에 대해서, 도 14c를 참조하여 설명한다.
도 14c에서는, 구동용 TFT(721)와 전기적으로 접속된 투광성을 갖는 도전막(727) 위에, 발광 소자(722)의 음극(723)이 형성되고, 음극(723) 위에 발광층(724), 양극(725)이 순서대로 적층된다. 음극(723)은, 도 14a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료를 사용할 수 있다. 다만, 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들어, 20nm의 막 두께를 갖는 Al을, 음극(723)으로서 사용할 수 있다. 발광층(724)은, 도 14a와 마찬가지로, 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(725)은 도 14a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(723)과, 발광층(724)과, 양극(725)이 겹치는 구조를 발광 소자(722)라 부를 수 있다. 도 14c에 도시한 화소의 경우, 발광 소자(722)로부터 발출되는 광은 화살표로 도시하는 바와 같이, 양극(725) 측과 음극(723) 측의 양쪽으로 사출된다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 설명하였지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다. 또한, 여기서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되는 예를 나타내지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되는 구성이라도 좋다.
또한, 본 실시형태에서 나타내는 반도체 장치는, 도 14a 내지 도 14c에 도시한 구성에 한정되지 않고, 각종 변형이 가능하다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대해서 도 15a 및 15b를 참조하여 설명한다. 도 15a 및 15b는, 제 1 기판(4051) 위에 형성된 박막 트랜지스터(4509), 박막 트랜지스터(4510) 및 발광 소자(4511)를, 제 2 기판(4506)과 씰재(4505)에 의하여 밀봉한 패널의 평면도 및 단면도이다. 여기서, 도 15a는 평면도를 도시하고, 도 15b는, 도 15a의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b)를 둘러싸도록, 씰재(4505)가 형성된다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성된다. 즉, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b)는, 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의하여, 충전재(4507)와 함께 밀봉된다. 이와 같이, 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재 등을 사용하여 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b)는 박막 트랜지스터를 복수 갖고, 도 15b에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는, 실시형태 1 내지 실시형태 5에 있어서 나타내는 박막 트랜지스터를 적용할 수 있다. 또한, 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는, n채널형 박막 트랜지스터이다.
또한, 4511은 발광 소자에 상당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 또한, 발광 소자(4511)의 구성은 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에서 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(4511)의 구성은 적절히 변화시킬 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막, 유기 폴리실록산 등을 사용하여 형성한다. 특히 감광성을 갖는 재료를 사용하여, 제 1 전극층(4517) 위에 개구부를 형성하여, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 하는 것이 바람직하다.
전계 발광층(4512)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화 탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 화소부(4502) 등에 주어지는 각종 신호는 FPC(4518a, 4518b)로부터 공급된다.
본 실시형태에서는, 접속 단자 전극(4515)이, 발광 소자(4511)의 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509)나 박막 트랜지스터(4510)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되는 예에 대해서 설명한다.
접속 단자 전극(4515)은 FPC(4518a)가 갖는 단자와 이방성 도전막(4519)을 통하여 전기적으로 접속된다.
발광 소자(4511)로부터의 광의 추출 방향으로 위치하는 기판은 투광성을 가져야 한다. 투광성을 갖는 기판으로서는, 유리 기판, 플라스틱판, 폴리에스테르 필름, 아크릴 필름 등이 있다.
충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지나 열 경화 수지 등을 사용할 수 있다. 예를 들어, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐 부티랄) EVA(에틸렌비닐 아세테이트) 등을 사용할 수 있다. 본 실시형태에서는 충전재로서 질소를 사용하는 예에 대해서 설명한다.
필요하다면, 발광 소자의 사출면에 편광판, 원형 편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 형성하여도 좋다. 또한, 표면에는 반사 방지 처리를 시행하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광을 확산하여 글레어를 저감할 수 있는 안티-글레어(anti-glare) 처리를 실행할 수 있다.
신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b)는, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의하여 형성되어도 좋다. 또한, 신호선 구동 회로만, 혹은 그 일부, 또는 주사선 구동 회로만, 혹은 그 일부만을 별도로 형성하여 실장하여도 좋고, 본 실시형태는 도 15a 및 도 15b의 구성에 한정되지 않는다.
상술한 공정에 의하여, 고성능의 발광 표시 장치(표시 패널)를 제작할 수 있다. 또한, 본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시형태 9)
반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 다양한 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전차 등의 탈 것류의 차내 광고, 신용 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 16a 및 도 16b, 도 17에 도시한다.
도 16a는 전자 페이퍼로 제작된 포스터(2631)를 도시한다. 광고 매체가 종이의 인쇄물인 경우는, 광고의 교환은 사람들이 행하지만, 전자 페이퍼를 사용하면, 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정한 화상을 얻을 수 있다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 16b는, 전차 등의 탈 것류의 차내 광고(2632)를 도시한다. 광고 매체가 종이인 인쇄물의 경우는, 광고의 교환은 사람들이 행하지만, 전자 페이퍼를 사용하면, 사람들을 많이 필요로 하지 않고, 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정한 화상을 얻을 수 있다. 또한, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 17은 전자 서적(2700)의 일례를 도시한다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축(軸)부(2711)에 의하여 일체로 되어, 상기 축부(2711)를 축으로 하여 개폐(開閉) 동작을 행할 수 있다. 이러한 구성에 의하여 종이의 서적과 같은 동작을 행할 수 있다.
케이스(2701)에는 표시부(2705)가 내장되어, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는 연속되는 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 17에서는 표시부(2705))에 문장을 표시하여 왼쪽의 표시부(도 17에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 17에서는, 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 할 수도 있다.
본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시형태 10)
반도체 장치는, 다양한 전자 기기(유기기(遊技機)도 포함함)에 적용할 수 있다. 전자 기기로서는 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 18a는 텔레비전 장치(9600)의 일례를 도시한다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의하여 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의하여 채널이나 음량을 조작할 수 있어 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반의 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 행할 수도 있다.
도 18b는 디지털 포토 프레임(9700)의 일례를 도시한다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 내장된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 포토 프레임과 같이 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상하기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하여 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 이 경우, 원하는 화상의 데이터를 무선으로 취득하여 표시시킬 수 있다.
도 19a는, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되는 휴대형 유기기이다. 케이스(9881)와 케이스(9891)는, 연결부(9893)에 의하여 개폐할 수 있도록 연결된다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장된다. 또한, 도 19a에 도시하는 휴대형 유기기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885)), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(9889)) 등을 구비한다. 또한, 휴대형 유기기는, 적어도 반도체 장치를 구비한 구성이라면 좋고, 상술한 구성에 한정되지 않고 그 이외에 구성을 가져도 좋다. 도 19a에 도시하는 휴대형 유기기는 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 행하여 정보를 공유하는 기능을 갖는다. 또한, 도 19a에 도시하는 휴대형 유기기가 갖는 기능은 이것에 한정되지 않고, 그 이외의 다양한 기능을 가져도 좋다.
도 19b는 대형 유기기인 슬롯머신(9900)의 일례를 도시한다. 슬롯머신(9900)의 케이스(9901)에 표시부(9903)가 내장된다. 또한, 슬롯머신(9900)은, 그 이외에 스타트 레버(lever)나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 또한, 슬롯머신(9900)은, 적어도 반도체 장치를 구비한 구성이라면, 상술한 구성에 한정되지 않고 그 이외의 구성을 가져도 좋다.
도 20a는, 휴대 전화기(1000)의 일례를 도시한다. 휴대 전화기(1000)는, 케이스(1001)에 내장된 표시부(1002) 외에 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비한다.
도 20a에 도시하는 휴대 전화기(1000)는 표시부(1002)를 손가락 등으로 터치(touch)함으로써, 정보를 입력할 수 있다. 또한, 전화를 거는 조작, 또는 메일을 작성하는 등의 조작은 표시부(1002)를 손가락 등에 의하여 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1 모드는 화상의 표시가 주된 표시 모드이며, 제 2 모드는 문자 등의 정보의 입력이 주된 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합한 표시+입력 모드이다.
예를 들어, 전화를 거는 경우, 또는 메일을 작성하는 경우는, 표시부(1002)를 문자의 입력이 주된 문자 입력 모드로 하여 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1000) 내부에 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 설치함으로써, 휴대 전화기(1000)의 방향(세로인지 가로인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은 표시부(1002)를 터치하는 것, 또는 케이스(1001)의 조작 버튼(1003)을 조작 등으로써 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동화의 데이터이라면, 표시 모드, 텍스트 데이터이라면 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1002)의 광 센서에 의하여 검출되는 신호를 검지하여 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락으로 터치하여 장문(掌紋)이나 지문(指紋) 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광(近赤外光)을 발광하는 백 라이트 또는 근적외광을 발광하는 검출용 광원을 사용하면, 손가락 정맥(靜脈), 손바닥 정맥 등을 촬상할 수도 있다.
도 20b도 휴대 전화기의 일례이다. 도 20b의 휴대 전화기는, 표시 장치(9410)와, 통신 장치(9400)를 갖는다. 표시 장치(9410)는, 케이스(9411), 표시부(9412), 및 조작 버튼(9413)을 포함한다. 또한, 통신 장치(9400)는, 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함한다. 표시 장치(9410)는 전화 기능을 갖는 통신 장치(9400)와 화살표의 2방향으로 탈착할 수 있다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축끼리 장착하는 것도, 표시 장치(9410)와 통신 장치(9400)의 장축끼리 장착할 수 있다. 또한, 표시 기능만을 필요로 하는 경우, 통신 장치(9400)로부터 표시 장치(9410)를 떼어 내어, 표시 장치(9410)만을 단독으로 사용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)와는, 각각 충전 가능한 배터리를 갖고, 무선 통신 또는 유선 통신에 의하여 화상 또는 입력 정보의 수수(授受)가 행해진다.
또한, 본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시형태 11)
본 실시형태에서는, 반도체 장치의 제작 방법에 대해서, 상기 실시형태와 다른 일례에 대해서 도면을 참조하여 설명한다. 또한, 본 실시형태에 있어서의 반도체 장치의 제작 공정은, 많은 부분에서 다른 실시형태와 공통한다. 따라서, 이하에 있어서는, 중복하는 부분의 설명은 생략하고, 다른 부분에 대해서 자세히 설명한다.
우선, 기판(100) 위에 도전층(102)을 형성하여, 상기 도전층(102) 위에 선택적으로 레지스트 마스크(104) 및 레지스트 마스크(106)를 형성한다(도 21a 참조). 상기 공정은, 실시형태 1에 나타내는 공정과 같다.
다음에, 상기 레지스트 마스크(104) 및 레지스트 마스크(106)를 사용하여 도전층(102)을 에칭하여, 게이트 전극(108) 및 제 1 배선(110)을 형성한 후, 레지스트 마스크(104) 및 레지스트 마스크(106)를 후퇴시켜 제 1 배선(110) 위에 레지스트 마스크(112)를 형성하여, 형성된 레지스트 마스크(112), 게이트 전극(108), 제 1 배선(110)을 덮도록, 게이트 절연층(114)을 형성한다(도 21b 참조). 상기 공정에 대해서도 실시형태 1과 같기 때문에 상세한 내용은 생략한다.
다음에, 게이트 절연층(114) 위에 도전층(116) 및 도전성이 높은 반도체층(180)을 순서대로 적층하여 형성한다(도 21c 참조). 도전층(116)은, 예를 들어, 몰리브덴막이나 티타늄막의 단층 구조로 형성할 수 있다. 또한, 도전층(116)을 적층 구조로 형성하여도 좋고, 예를 들어, 알루미늄막이나 티타늄막의 적층 구조로 할 수 있다. 또한, 티타늄막과 알루미늄막과 티타늄막을 순서대로 적층한 3층 구조로 하여도 좋다. 또한, 몰리브덴막과 알루미늄막과 몰리브덴막을 순서대로 적층한 3층 구조로 하여도 좋다. 또한, 이들의 적층 구조에 사용하는 알루미늄막으로서, 네오디뮴을 포함하는 알루미늄(Al-Nd)막을 사용하여도 좋다. 또한, 도전층(116)을, 실리콘을 포함하는 알루미늄막의 단층 구조로 하여도 좋다. 도전층(116)의 상세한 내용에 대해서는, 실시형태 1에 있어서의 도전층(102)의 상세한 내용 등을 참조할 수 있다.
도전성이 높은 반도체층(180)은, 후에 형성되는 섬 형상의 반도체층보다 도전성이 높은 것이라면 특히 한정되지 않는다. 예를 들어, 후에 형성되는 섬 형상의 반도체층이 산화물 반도체 재료를 사용하여 형성되는 경우에는, 같은 산화물 반도체 재료로 이루어지는 막을, 형성 조건을 다르게 하여 형성할 수 있다. 물론, 후의 섬 형상의 반도체층과 다른 재료를 사용하여 도전성이 높은 반도체층(180)을 형성하여도 좋다. 본 실시형태에 있어서는, 도전성이 높은 반도체층(180)과 후의 섬 형상의 반도체층을 같은 재료로 형성하는 경우에 대해서 설명한다.
본 실시형태에 있어서, 도전성이 높은 반도체층(180)은, In, Ga, Zn을 포함하는 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1: 1: 1)을 사용한 스퍼터법으로 형성한다. 상기 스퍼터는, 예를 들어, 기판(100)과 타깃의 거리를 30mm 내지 500mm, 압력을 0.1Pa 내지 2.0Pa, 직류(DC) 전원을 0.25kW 내지 5.0kW, 온도를 20℃ 내지 100℃, 분위기를 아르곤 등의 희 가스 분위기, 산소 분위기, 또는 아르곤 등의 희 가스와 산소의 혼합 분위기로 하는 조건으로 행할 수 있다.
다음에, 도전층(116) 및 도전성이 높은 반도체층(180)을 선택적으로 에칭하여, 소스 전극(118), 드레인 전극(120), 제 2 배선(122), 도전성이 높은 반도체층(182), 도전성이 높은 반도체층(184), 도전성이 높은 반도체층(186)을 형성한 후, 게이트 전극(108)과 중첩하는 영역에 있어서, 소스 전극(118), 드레인 전극(120), 도전성이 높은 반도체층(182), 도전성이 높은 반도체층(184)의 일부가 접하도록 섬 형상의 반도체층(124)을 형성한다(도 21d 참조).
여기서는, 도전성이 높은 반도체층(186)을 제 2 배선(122) 위에 형성하는 구성으로 하지만, 개시되는 설명은 이것에 한정되지 않는다. 도전성이 높은 반도체층은 적어도 소스 전극(118), 드레인 전극(120), 및 섬 형상의 반도체층(124)에 접하도록 형성되면 좋다. 또한, 섬 형상의 반도체층(124)을 형성하기 전에는, 그 피형성면에 대하여 표면 처리를 행하여도 좋다. 표면 처리의 구체적인 예에 대해서는, 실시형태 1 등을 참조할 수 있다.
본 실시형태에 있어서, 섬 형상의 반도체층(124)은, In, Ga, Zn을 포함하는 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1: 1: 1)을 사용한 스퍼터법으로 형성한다. 상기 스퍼터는, 예를 들어, 기판(100)과 타깃의 거리를 30mm 내지 500mm, 압력을 0.1Pa 내지 2.0Pa, 직류(DC) 전원을 0.25kW 내지 5.0kW, 온도를 20℃ 내지 100℃, 분위기를 아르곤 등의 희 가스 분위기, 산소 분위기, 또는 아르곤 등의 희 가스와 산소의 혼합 분위기로 하는 조건으로 행할 수 있다.
또한, 본 실시형태에 있어서는, 도전성이 높은 반도체층(180)과, 섬 형상의 반도체층(124)의 성막 조건은 다르게 한다. 예를 들어, 도전성이 높은 반도체층(180)의 성막 조건은, 섬 형상의 반도체층(124)의 성막 조건보다, 아르곤 가스의 유량에 대한 산소 가스의 유량을 작은 것으로 한다. 보다 구체적으로는, 도전성이 높은 반도체층의 성막 조건은, 희 가스(아르곤, 또는 헬륨 등) 분위기하, 또는, 산소 가스 10％ 이하, 희 가스 90％ 이상의 분위기하로 하여, 통상의 도전성의 반도체층의 성막 조건은, 산소 분위기하, 또는, 희 가스에 대한 산소 가스의 유량비가 1 이상의 분위기하로 한다. 이렇게 함으로써, 도전성이 다른 2종류의 반도체층을 형성할 수 있다.
또한, 본 실시형태에 있어서는, 섬 형상의 반도체층(124)을 산화물 반도체 재료를 사용하여 형성하는 경우에 대해서 도시하지만, 개시하는 발명은 이것에 한정되지 않는다. 섬 형상의 반도체층(124)을, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 갈륨 비소, 인듐 인 등의 반도체 재료를 형성하여도 좋다.
또한, 그 이외의 상세한 내용에 대해서는 실시형태 1 등을 참조하면 좋다.
이상에 의하여, 섬 형상의 반도체층(124)을 채널 형성 영역으로서 사용하는 트랜지스터(190)를 형성할 수 있다. 또한, 제 2 배선(122)이 제 1 배선(110)을 넘는 영역(제 1 배선(110)과 제 2 배선(122)이 교차하는 영역)에 있어서, 제 1 배선(110), 레지스트 마스크(112), 게이트 절연층(114), 제 2 배선(122), 도전성이 높은 반도체층(186)의 적층 구조를 형성할 수 있다. 따라서, 공정수의 증가를 억제하면서, 기생 용량의 용량값을 저감할 수 있다.
그 후, 각종 전극이나 배선을 형성함으로써 트랜지스터(190)를 구비하는 반도체 장치가 완성된다.
본 실시형태에 있어서 나타내는 바와 같이, 다계조 마스크를 사용하여 형성한 레지스트 마스크의 일부를 제 1 배선과 제 2 배선 사이에 형성함으로써, 공정수의 증가를 억제하면서, 기생 용량의 용량값을 저감할 수 있다.
또한, 본 실시형태에 있어서 나타내는 바와 같이, 도전성이 높은 반도체층을, 소스 전극(또는 드레인 전극) 및 섬 형상의 반도체층과 접하도록 형성함으로써, 트랜지스터의 전기적 특성이나 신뢰성 등을 향상시킬 수 있다. 따라서, 우수한 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시형태 12)
본 실시형태에서는, 반도체 장치의 제작 방법에 대해서, 상기 실시형태와 다른 일례에 대해서 도면을 참조하여 설명한다. 또한, 본 실시형태에 있어서의 반도체 장치의 제작 공정은, 많은 부분에서 다른 실시형태와 공통한다. 따라서, 이하에 있어서는, 중복하는 부분의 설명은 생략하고, 다른 점에 대해서 자세히 설명한다.
우선, 기판(100) 위에 도전층(102)을 형성하여, 상기 도전층(102) 위에 선택적으로 레지스트 마스크(104) 및 레지스트 마스크(106)를 형성한다(도 22a 참조). 상기 공정은, 실시형태 1에 나타내는 공정과 같다.
다음에, 상기 레지스트 마스크(104) 및 레지스트 마스크(106)를 사용하여 도전층(102)을 에칭하여, 게이트 전극(108) 및 제 1 배선(110)을 형성한 후, 레지스트 마스크(104) 및 레지스트 마스크(106)를 후퇴시켜 제 1 배선(110) 위에 레지스트 마스크(112)를 형성하여, 형성된 레지스트 마스크(112), 게이트 전극(108), 제 1 배선(110)을 덮도록, 게이트 절연층(114)을 형성한다(도 22b 참조). 상기 공정에 대해서도 실시형태 1과 같기 때문에 상세한 내용은 생략한다.
다음에, 게이트 절연층(114) 위에 도전성이 높은 반도체층(181) 및 도전층(116)을 순서대로 적층하여 형성한다(도 22c 참조).
도전성이 높은 반도체층(181)은, 후에 형성되는 섬 형상의 반도체층보다 도전성이 높은 것이라면 특히 한정되지 않는다. 예를 들어, 후에 형성되는 섬 형상의 반도체층이 산화물 반도체 재료를 사용하여 형성되는 경우에는, 같은 산화물 반도체 재료로 이루어지는 막을, 형성 조건을 다르게 하여 형성할 수 있다. 물론, 후의 섬 형상의 반도체층과 다른 재료를 사용하여 도전성이 높은 반도체층(181)을 형성하여도 좋다. 본 실시형태에 있어서는, 도전성이 높은 반도체층(181)과 후의 섬 형상의 반도체층을 같은 재료로 형성하는 경우에 대해서 설명한다.
본 실시형태에 있어서, 도전성이 높은 반도체층(181)은, In, Ga, Zn을 포함하는 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1: 1: 1)을 사용한 스퍼터법으로 형성한다. 상기 스퍼터는, 예를 들어, 기판(100)과 타깃의 거리를 30mm 내지 500mm, 압력을 0.1Pa 내지 2.0Pa, 직류(DC) 전원을 0.25kW 내지 5.0kW, 온도를 20℃ 내지 100℃, 분위기를 아르곤 등의 희 가스 분위기, 산소 분위기, 또는 아르곤 등의 희 가스와 산소의 혼합 분위기로 하는 조건으로 행할 수 있다.
도전층(116)은, 예를 들어, 몰리브덴막이나 티타늄막의 단층 구조로 형성할 수 있다. 또한, 도전층(116)을 적층 구조로 형성하여도 좋고, 예를 들어, 알루미늄막과 티타늄막의 적층 구조로 할 수 있다. 또한, 티타늄막과 알루미늄막과 티타늄막을 순서대로 적층한 3층 구조로 하여도 좋다. 또한, 몰리브덴막과 알루미늄막과 몰리브덴막을 순서대로 적층한 3층 구조로 하여도 좋다. 또한, 이들의 적층 구조에 사용하는 알루미늄막으로서, 네오디뮴을 포함하는 알루미늄(Al-Nd)막을 사용하여도 좋다. 또한, 도전층(116)을, 실리콘을 포함하는 알루미늄막의 단층 구조로 하여도 좋다. 도전층(116)의 상세한 내용에 대해서는, 실시형태 1에 있어서의 도전층(102)의 상세한 내용 등을 참조할 수 있다.
다음에, 도전층(116) 및 도전성이 높은 반도체층(181)을 선택적으로 에칭하여, 소스 전극(118), 드레인 전극(120), 제 2 배선(122), 도전성이 높은 반도체층(183), 도전성이 높은 반도체층(185), 도전성이 높은 반도체층(187)을 형성한 후, 게이트 전극(108)과 중첩하는 영역에 있어서, 소스 전극(118), 드레인 전극(120), 도전성이 높은 반도체층(183), 도전성이 높은 반도체층(185)과 일부가 접하도록 섬 형상의 반도체층(124)을 형성한다(도 22d 참조).
또한, 도전성이 높은 반도체층은 적어도 소스 전극(118), 드레인 전극(120), 및 섬 형상의 반도체층(124)에 접하도록 형성되면 좋다. 또한, 섬 형상의 반도체층(124)을 형성하기 전에는, 그 피형성면에 대하여 표면 처리를 행하여도 좋다. 표면 처리의 구체적인 예에 대해서는, 실시형태 1 등을 참조할 수 있다.
본 실시형태에 있어서, 섬 형상의 반도체층(124)은, In, Ga, Zn을 포함하는 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1: 1: 1)을 사용한 스퍼터법으로 형성한다. 상기 스퍼터는, 예를 들어, 기판(100)과 타깃의 거리를 30mm 내지 500mm, 압력을 0.1Pa 내지 2.0Pa, 직류(DC) 전원을 0.25kW 내지 5.0kW, 온도를 20℃ 내지 100℃, 분위기를 아르곤 등의 희 가스 분위기, 산소 분위기, 또는 아르곤 등의 희 가스와 산소의 혼합 분위기로 하는 조건으로 행할 수 있다.
또한, 본 실시형태에 있어서는, 도전성이 높은 반도체층(181)과, 섬 형상의 반도체층(124)의 성막 조건은 다르게 한다. 예를 들어, 도전성이 높은 반도체층(181)의 성막 조건은, 섬 형상의 반도체층(124)의 성막 조건보다, 아르곤 가스의 유량에 대한 산소 가스의 유량을 작은 것으로 한다. 보다 구체적으로는, 도전성이 높은 반도체층의 성막 조건은, 희 가스(아르곤, 또는 헬륨 등) 분위기하, 또는, 산소 가스 10％ 이하, 희 가스 90％ 이상의 분위기하로 하여, 통상의 도전성의 반도체층의 성막 조건은, 산소 분위기하, 또는, 희 가스에 대한 산소 가스의 유량비가 1 이상의 분위기하로 한다. 이렇게 함으로써, 도전성이 다른 2종류의 반도체층을 형성할 수 있다.
또한, 본 실시형태에 있어서는, 섬 형상의 반도체층(124)을 산화물 반도체 재료를 사용하여 형성하는 경우에 대해서 도시하지만, 개시하는 발명은 이것에 한정되지 않는다. 섬 형상의 반도체층(124)을, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 갈륨 비소, 인듐 인 등의 반도체 재료를 형성하여도 좋다.
또한, 그 이외의 상세한 내용에 대해서는 실시형태 1 등을 참조하면 좋다.
이상에 의해, 섬 형상의 반도체층(124)을 채널 형성 영역으로서 사용하는 트랜지스터(192)를 형성할 수 있다. 또한, 제 2 배선(122)이 제 1 배선(110)을 넘는 영역(제 1 배선(110)과 제 2 배선(122)이 교차하는 영역)에 있어서, 제 1 배선(110), 레지스트 마스크(112), 게이트 절연층(114), 도전성이 높은 반도체층(187), 제 2 배선(122)의 적층 구조를 형성할 수 있다. 이에 따라, 공정수의 증가를 억제하면서, 기생 용량의 용량값을 저감할 수 있다.
그 후, 각종 전극이나 배선을 형성함으로써 트랜지스터(192)를 구비하는 반도체 장치가 완성된다.
본 실시형태에 있어서 나타내는 바와 같이, 다계조 마스크를 사용하여 형성한 레지스트 마스크의 일부를 제 1 배선과 제 2 배선 사이에 형성함으로써, 공정수의 증가를 억제하면서, 기생 용량의 용량값을 저감할 수 있다.
또한, 본 실시형태에 있어서 나타내는 바와 같이, 도전성이 높은 반도체층을, 소스 전극(또는 드레인 전극) 및 섬 형상의 반도체층과 접하도록 형성함으로써, 트랜지스터의 전기적 특성이나 신뢰성 등을 향상시킬 수 있다. 따라서, 우수한 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시형태 13)
본 실시형태에서는, 반도체 장치의 제작 방법에 대하여, 상기 실시형태와 다른 일례에 대하여 도면을 참조하여 설명한다. 또한, 본 실시형태에 있어서의 반도체 장치의 제작 공정은, 많은 부분이 다른 실시형태와 공통한다. 따라서, 이하에 있어서는, 중복한 부분의 설명은 생략하여, 다른 점에 대하여 설명한다.
우선, 기판(100) 위에 도전층(102)을 형성하여, 상기 도전층(102) 위에 선택적으로 레지스트 마스크(104) 및 레지스트 마스크(106)를 형성한다(도 23a 참조). 상기 공정은, 실시형태 1에 도시하는 공정과 같다.
다음에, 상기 레지스트 마스크(104) 및 레지스트 마스크(106)를 사용하여 도전층(102)을 에칭하여, 게이트 전극(108) 및 제 1 배선(110)을 형성한 후, 레지스트 마스크(104) 및 레지스트 마스크(106)를 후퇴시켜 제 1 배선(110) 위에 레지스트 마스크(112)를 형성하고, 형성된 레지스트 마스크(112), 게이트 전극(108), 제 1 배선(110)을 덮도록, 게이트 절연층(114)을 형성한다(도 23b 참조). 상기 공정에 대해서도 실시형태 1과 같기 때문에 상세한 내용은 생략한다.
다음에, 게이트 절연층(114) 위에 도전성이 높은 반도체층(181), 도전층(116), 및 도전성이 높은 반도체층(180)을 순차로 적층하여 형성한다(도 23c 참조).
도전성이 높은 반도체층(180) 및 도전성이 높은 반도체층(181)은, 후에 형성되는 섬 형상의 반도체층보다 도전성이 높은 것이라면 특히 한정되지 않는다. 예를 들어, 후에 형성되는 섬 형상의 반도체층이 산화물 반도체 재료를 사용하여 형성되는 경우에는, 같은 산화물 반도체 재료로 이루어지는 막을, 형성 조건을 다르게 하여 형성할 수 있다. 물론, 후의 섬 형상의 반도체층과 다른 재료를 사용하여 도전성이 높은 반도체층(180) 및 도전성이 높은 반도체층(181)을 형성하여도 좋다. 또한, 도전성이 높은 반도체층(180)과 도전성이 높은 반도체층(181)을 다른 재료로 형성하여도 좋다. 본 실시형태에 있어서는, 도전성이 높은 반도체층(180), 도전성이 높은 반도체층(181) 및 후의 섬 형상의 반도체층을 같은 재료로 형성하는 경우에 대해서 설명한다.
본 실시형태에 있어서, 도전성이 높은 반도체층(180) 및 도전성이 높은 반도체층(181)은, In, Ga, Zn을 포함하는 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1: 1: 1)을 사용한 스퍼터법으로 형성한다. 상기 스퍼터는, 예를 들어, 기판(100)과 타깃의 거리를 30mm 내지 500mm, 압력을 0.1Pa 내지 2.0Pa, 직류(DC) 전원을 0.25kW 내지 5.0kW, 온도를 20℃ 내지 100℃, 분위기를 아르곤 등의 희 가스 분위기, 산소 분위기, 또는 아르곤 등의 희 가스와 산소의 혼합 분위기로 하는 조건으로 행할 수 있다.
도전층(116)은, 예를 들어, 몰리브덴막이나 티타늄막의 단층 구조로 형성할 수 있다. 또한, 도전층(116)을 적층 구조로 형성하여도 좋고, 예를 들어, 알루미늄막과 티타늄막의 적층 구조로 할 수 있다. 또한, 티타늄막과 알루미늄막과 티타늄막을 순서대로 적층한 3층 구조로 하여도 좋다. 또한, 몰리브덴막과 알루미늄막과 몰리브덴막을 순서대로 적층한 3층 구조로 하여도 좋다. 또한, 이들의 적층 구조에 사용하는 알루미늄막으로서, 네오디뮴을 포함하는 알루미늄(Al-Nd)막을 사용하여도 좋다. 또한, 도전층(116)을, 실리콘을 포함하는 알루미늄막의 단층 구조로 하여도 좋다. 도전층(116)의 상세한 내용에 대해서는, 실시형태 1에 있어서의 도전층(102)의 상세한 내용 등을 참조할 수 있다.
다음에, 도전층(116) 및 도전성이 높은 반도체층(180), 및 도전성이 높은 반도체층(181)을 선택적으로 에칭하여, 소스 전극(118), 드레인 전극(120), 제 2 배선(122), 도전성이 높은 반도체층(182), 도전성이 높은 반도체층(183), 도전성이 높은 반도체층(184), 도전성이 높은 반도체층(185), 도전성이 높은 반도체층(186), 도전성이 높은 반도체층(187)을 형성한 후, 게이트 전극(108)과 중첩하는 영역에 있어서, 소스 전극(118), 드레인 전극(120), 도전성이 높은 반도체층(182), 도전성이 높은 반도체층(183), 도전성이 높은 반도체층(184), 도전성이 높은 반도체층(185)과 일부가 접하도록 섬 형상의 반도체층(124)을 형성한다(도 23d 참조).
또한, 도전성이 높은 반도체층은 적어도 소스 전극(118), 드레인 전극(120), 및 섬 형상의 반도체층(124)에 접하도록 형성되면 좋다. 또한, 섬 형상의 반도체층(124)을 형성하기 전에는, 그 피형성면에 대하여 표면 처리를 행하여도 좋다. 표면 처리의 구체적인 예에 대해서는, 실시형태 1 등을 참조할 수 있다.
본 실시형태에 있어서, 섬 형상의 반도체층(124)은, In, Ga, Zn을 포함하는 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1: 1: 1)을 사용한 스퍼터법으로 형성한다. 상기 스퍼터는, 예를 들어, 기판(100)과 타깃의 거리를 30mm 내지 500mm, 압력을 0.1Pa 내지 2.0Pa, 직류(DC) 전원을 0.25kW 내지 5.0kW, 온도를 20℃ 내지 100℃, 분위기를 아르곤 등의 희 가스 분위기, 산소 분위기, 또는 아르곤 등의 희 가스와 산소의 혼합 분위기로 하는 조건으로 행할 수 있다.
또한, 본 실시형태에 있어서는, 도전성이 높은 반도체층(180) 및 도전성이 높은 반도체층(181)과, 섬 형상의 반도체층(124)의 성막 조건은 다르게 한다. 예를 들어, 도전성이 높은 반도체층(180) 및 도전성이 높은 반도체층(181)의 성막 조건은, 섬 형상의 반도체층(124)의 성막 조건보다, 아르곤 가스의 유량에 대한 산소 가스의 유량을 작은 것으로 한다. 보다 구체적으로는, 도전성이 높은 반도체층의 성막 조건은, 희 가스(아르곤, 또는 헬륨 등) 분위기하, 또는, 산소 가스 10％ 이하, 희 가스 90％ 이상의 분위기하로 하여, 통상의 도전성의 반도체층의 성막 조건은, 산소 분위기하, 또는, 희 가스에 대한 산소 가스의 유량비가 1 이상의 분위기하로 한다. 이렇게 함으로써, 도전성이 다른 2종류의 반도체층을 형성할 수 있다.
또한, 본 실시형태에 있어서는, 섬 형상의 반도체층(124)을 산화물 반도체 재료를 사용하여 형성하는 경우에 대해서 도시하지만, 개시하는 발명은 이것에 한정되지 않는다. 섬 형상의 반도체층(124)을, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 갈륨 비소, 인듐 인 등의 반도체 재료를 사용하여 형성하여도 좋다.
또한, 그 이외의 상세한 내용에 대해서는 실시형태 1 등을 참조하면 좋다.
이상에 의해, 섬 형상의 반도체층(124)을 채널 형성 영역으로서 사용하는 트랜지스터(194)를 형성할 수 있다. 또한, 제 2 배선(122)이 제 1 배선(110)을 넘는 영역(제 1 배선(110)과 제 2 배선(122)이 교차하는 영역)에 있어서, 제 1 배선(110), 레지스트 마스크(112), 게이트 절연층(114), 도전성이 높은 반도체층(187), 제 2 배선(122), 도전성이 높은 반도체층(186)의 적층 구조를 형성할 수 있다. 따라서, 공정수의 증가를 억제하면서, 기생 용량의 용량값을 저감할 수 있다.
그 후, 각종 전극이나 배선을 형성함으로써 트랜지스터(194)를 구비하는 반도체 장치가 완성된다.
본 실시형태에 있어서 나타내는 바와 같이, 다계조 마스크를 사용하여 형성한 레지스트 마스크의 일부를 제 1 배선과 제 2 배선 사이에 형성함으로써, 공정수의 증가를 억제하면서, 기생 용량의 용량값을 저감할 수 있다.
또한, 본 실시형태에 있어서 나타내는 바와 같이, 도전성이 높은 반도체층을, 소스 전극(또는 드레인 전극) 및 섬 형상의 반도체층과 접하도록 형성함으로써, 트랜지스터의 전기적 특성이나 신뢰성 등을 향상시킬 수 있다. 따라서, 우수한 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는, 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, 개시하는 발명의 효과를 확인하기 위해서, 트랜지스터의 전류 전압 특성, 및 이동도 특성을 조사하였다. 이하, 도면을 참조하여 설명한다.
본 실시예의 조사는, 실시형태 12에 따른 구성의 트랜지스터(이하, 트랜지스터B)를 사용하여 행하였다(도 24b 참조). 또한, 비교하기 위해, 소스 전극(또는 드레인 전극)하부의 도전성이 높은 반도체층을 형성하지 않는 구성의 트랜지스터(이하, 트랜지스터A)에 있어서도 같은 조사를 행하였다(도 24a 참조).
트랜지스터의 제작 방법은 실시형태 12에 따른 내용으로 하였다. 여기서, 트랜지스터A와, 트랜지스터B의 제작 공정에 있어서의 상이점은, 소스 전극(또는 드레인 전극)하부의 도전성이 높은 반도체층을 형성하는 공정의 유무뿐이다. 또한, 소스 전극(또는 드레인 전극)에는 티타늄을, 도전성이 높은 반도체층 및 섬 형상의 반도체층에는 인듐, 갈륨 및 아연을 포함하는 산화물 반도체 재료를 사용하였다. 또한, 섬 형상의 반도체층을 형성하기 전에, 표면 처리로서 역 스퍼터 처리를 행하였다. 트랜지스터의 채널 길이는 20㎛, 채널 폭은 20nm, 도전성이 높은 반도체층의 막 두께는 5nm이었다.
도 25a에 트랜지스터A의 전류 전압 특성 및 이동도 특성을 도시하고, 도 25b에 트랜지스터B의 전류 전압 특성 및 이동도 특성을 도시한다. 가로 축은 게이트 전압(Vg), 세로 축은, 전류값(Id) 또는 전계 효과 이동도(㎌E)를 나타낸다. 여기서, 소스-드레인 전압은 10V로 하였다. 도 25a에서는, 전류 전압 특성에 큰 격차가 생긴다. 한편, 도 25b에서는, 격차는 매우 작아진다.
상기 현상의 상세한 내용은 불분명하지만, 도전성이 높은 반도체층에 의한 섬 형상의 반도체층과 소스 전극(또는 드레인 전극)의 전기적 접속의 개선 등이 그 원인이라고 고찰된다.
이와 같이, 도전성이 높은 반도체층을 소스 전극(또는 드레인 전극)과 섬 형상의 반도체층 사이에 형성함으로써, 전기적 특성이 우수한 반도체 장치를 제공할 수 있다. 본 실시예는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.

Claims (5)

  1. 반도체 장치에 있어서,
    화소부, 및 FPC와의 연결부를 포함하고,
    상기 화소부는:
    제 1 도전층;
    상기 제 1 도전층 위의 제 1 절연층;
    상기 제 1 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층에 전기적으로 접속되는 제 2 도전층;
    상기 산화물 반도체층에 전기적으로 접속되는 제 3 도전층;
    상기 산화물 반도체층, 상기 제 2 도전층, 및 상기 제 3 도전층 위의 제 2 절연층; 및
    상기 제 2 절연층 위에 있고 상기 제 3 도전층에 전기적으로 접속되는 화소 전극을 포함하고,
    상기 제 1 도전층 및 상기 제 2 도전층은 십자가 형상으로 서로 교차하고 제 1 영역에서 서로 겹치고,
    상기 제 1 영역은 제 1 투명도전층과 겹치고,
    트랜지스터의 게이트 배선과 게이트 전극은 상기 제 1 도전층으로 형성되고,
    상기 제 1 도전층은 상기 제 1 절연층을 사이에 개재하여 상기 산화물 반도체층과 겹치는 영역을 포함하고,
    상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 소스 배선은 상기 제 2 도전층으로 형성되고,
    상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 제 3 도전층으로 형성되고,
    상기 연결부는:
    상기 제 1 도전층과 동일한 층으로 형성되고 상기 제 1 도전층과 동일한 재료를 포함하는 제 4 도전층;
    상기 제 2 도전층과 동일한 층으로 형성되고 상기 제 2 도전층과 동일한 재료를 포함하는 제 5 도전층;
    상기 제 1 투명도전층과 동일한 재료를 포함하는 제 2 투명도전층을 포함하고,
    상기 제 2 투명 도전층으로 형성된 전극 또는 배선은 상기 FPC에 전기적으로 접속되고,
    상기 제 5 도전층은 상기 제 2 투명도전층의 상면에 접하는 영역을 포함하고,
    상기 제 4 도전층은 상기 제 5 도전층의 상면에 접하는 영역을 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    화소부, 및 FPC와의 연결부를 포함하고,
    상기 화소부는:
    제 1 도전층;
    상기 제 1 도전층 위의 제 1 절연층;
    상기 제 1 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층에 전기적으로 접속되는 제 2 도전층;
    상기 산화물 반도체층에 전기적으로 접속되는 제 3 도전층;
    상기 산화물 반도체층, 상기 제 2 도전층, 및 상기 제 3 도전층 위의 제 2 절연층;
    상기 제 2 절연층 위에 있고 상기 제 3 도전층에 전기적으로 접속되는 화소 전극; 및
    상기 화소 전극과 동일한 재료를 포함하는 제 1 투명도전층을 포함하고,
    상기 제 1 도전층 및 상기 제 2 도전층은 십자가 형상으로 서로 교차하고 제 1 영역에서 서로 겹치고,
    상기 제 1 영역은 상기 제 1 투명도전층과 겹치고,
    트랜지스터의 게이트 배선과 게이트 전극은 상기 제 1 도전층으로 형성되고,
    상기 제 1 도전층은 상기 제 1 절연층을 사이에 개재하여 상기 산화물 반도체층과 겹치는 영역을 포함하고,
    상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 소스 배선은 상기 제 2 도전층으로 형성되고,
    상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 제 3 도전층으로 형성되고,
    상기 연결부는:
    상기 제 1 도전층과 동일한 층으로 형성되고 상기 제 1 도전층과 동일한 재료를 포함하는 제 4 도전층;
    상기 제 2 도전층과 동일한 층으로 형성되고 상기 제 2 도전층과 동일한 재료를 포함하는 제 5 도전층;
    상기 제 1 투명도전층과 동일한 재료를 포함하는 제 2 투명도전층을 포함하고,
    상기 제 2 투명 도전층으로 형성된 전극 또는 배선은 상기 FPC에 전기적으로 접속되고,
    상기 제 5 도전층은 상기 제 2 투명도전층의 상면에 접하는 영역을 포함하고,
    상기 제 4 도전층은 상기 제 5 도전층의 상면에 접하는 영역을 포함하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 화소 전극 위의 액정층을 추가로 포함하는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 화소 전극 위의 발광층을 추가로 포함하는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은 인듐, 아연, 및 갈륨을 포함하는, 반도체 장치.
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