[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20170086210A - Stacked package and method for fabricating the same - Google Patents

Stacked package and method for fabricating the same Download PDF

Info

Publication number
KR20170086210A
KR20170086210A KR1020160005747A KR20160005747A KR20170086210A KR 20170086210 A KR20170086210 A KR 20170086210A KR 1020160005747 A KR1020160005747 A KR 1020160005747A KR 20160005747 A KR20160005747 A KR 20160005747A KR 20170086210 A KR20170086210 A KR 20170086210A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
conductive connecting
rewiring
insulating member
electrically connected
Prior art date
Application number
KR1020160005747A
Other languages
Korean (ko)
Inventor
최형주
이승현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160005747A priority Critical patent/KR20170086210A/en
Publication of KR20170086210A publication Critical patent/KR20170086210A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/98—Methods for disconnecting semiconductor or solid-state bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

스택 패키지 및 그 제조방법이 개시되어 있다. 개시된 스택 패키지는, 제1 본딩 패드 및 상기 제1 본딩 패드와 전기적으로 연결되고 그 가장자리로 노출된 제1 재배선을 구비하는 베이스 칩과, 제2 본딩 패드 및 상기 제2 본딩 패드와 전기적으로 연결되고 그 가장자리로 노출된 제2 재배선을 구비하며 상기 가장자리로 노출된 상기 제2 재배선의 단부가 상기 베이스 칩의 가장자리로 노출된 상기 제1 재배선의 단부와 수직 방향으로 정렬되도록 상기 베이스 칩들 상에 스택된 제1 반도체 칩과, 상기 베이스 칩 및 상기 제1 반도체 칩의 측면을 감싸는 제1 절연부재와, 상기 제1 절연부재를 관통하여 상기 수직 방향으로 정렬된 상기 제1 재배선 및 상기 제2 재배선의 단부와 전기적으로 접속된 제1 메인 전도성 연결부재를 포함할 수 있다.A stack package and a manufacturing method thereof are disclosed. The disclosed stack package includes: a base chip having a first bonding pad and a first rewiring line electrically connected to the first bonding pad and exposed at an edge thereof; and a second bonding pad electrically connected to the second bonding pad and the second bonding pad And an end of the second rewiring line exposed to the edge is aligned in a direction perpendicular to an end of the first rewiring line exposed to an edge of the base chip, A semiconductor device comprising: a stacked first semiconductor chip; a first insulating member surrounding a side surface of the base chip and the first semiconductor chip; and a second insulating member penetrating the first insulating member, And a first main conductive connecting member electrically connected to an end portion of the re-wiring line.

Description

스택 패키지 및 그 제조방법{STACKED PACKAGE AND METHOD FOR FABRICATING THE SAME} [0001] STACK PACKAGE AND METHOD FOR FABRICATING THE SAME [0002]

본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 스택 패키지 및 그 제조방법에 관한 것이다.The present invention relates to semiconductor technology, and more particularly, to a stack package and a manufacturing method thereof.

오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이며, 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.Today, the trend in the electronics industry is to manufacture lightweight, compact, high-speed, multifunctional, high-performance, and highly reliable products at low cost. One of the important technologies that enable the achievement of these product design goals is package assembly technology .

본 발명의 실시예들은 사이즈를 줄일 수 있고 신뢰성을 향상시킬 수 있는 스택 패키지 및 그 제조방법을 제공한다.Embodiments of the present invention provide a stack package and a method of manufacturing the stack package that can reduce the size and improve the reliability.

본 발명의 일 실시예에 따른 스택 패키지의 제조방법은, 제1 본딩 패드 및 상기 제1 본딩 패드와 전기적으로 연결되며 그 가장자리로 연장된 제1 재배선을 각각 구비하는 복수의 베이스 칩들이 형성된 웨이퍼의 전면에 상기 베이스 칩들을 둘러싸고 상기 베이스 칩들의 상기 제1 재배선들을 노출하는 블라인드 홈을 형성하여 단계와, 제2 본딩 패드 및 상기 제2 본딩 패드와 전기적으로 연결되고 그 가장자리로 노출된 제2 재배선을 구비하는 제1 반도체 칩을 상기 제1 반도체 칩의 가장자리로 노출된 상기 제2 재배선의 단부가 상기 블라인드 홈에 의해 노출된 상기 제1 재배선의 단부와 수직 방향으로 정렬되도록 상기 각 베이스 칩들 상에 적어도 하나 이상 스택하는 단계와, 상기 블라인드 홈 및 상기 제1 반도체 칩들 사이의 공간을 채우는 제1 절연부재를 형성하는 단계와, 상기 제1 절연부재를 관통하여 수직 방향으로 정렬된 상기 제1 재배선 및 상기 제2 재배선의 단부와 각각 전기적으로 연결된 제1 전도성 연결부재들을 형성하는 단계와, 상기 전면과 대향하는 상기 웨이퍼의 후면으로 상기 제1 절연부재 및 상기 제1 전도성 연결부재들을 노출시키는 단계와, 상기 제1 절연부재 및 상기 제1 전도성 연결부재들을 절단하여 스택 패키지들을 개별화하는 단계를 포함할 수 있다.A method of manufacturing a stack package according to an embodiment of the present invention includes a first bonding pad and a plurality of base chips each having a first rewiring line electrically connected to the first bonding pad, Forming a blind groove surrounding the base chips on the front surface of the base chip to expose the first rewiring lines of the base chips, and electrically connecting the second bonding pads and the second bonding pads, The first semiconductor chip having the rewiring lines is disposed so that the end portions of the second rewiring lines exposed to the edges of the first semiconductor chip are aligned in the vertical direction with the ends of the first rewiring lines exposed by the blind groove, A first insulating member filling the space between the blind groove and the first semiconductor chips; Forming first conductive connecting members electrically connected to ends of the first rewiring line and the second rewiring line aligned in the vertical direction through the first insulating member, Exposing the first insulating member and the first conductive connecting members to the backside of the wafer, and cutting the first insulating member and the first conductive connecting members to individualize the stack packages .

본 발명의 일 실시예에 따른 스택 패키지는, 제1 본딩 패드 및 상기 제1 본딩 패드와 전기적으로 연결되고 그 가장자리로 노출된 제1 재배선을 구비하는 베이스 칩과, 제2 본딩 패드 및 상기 제2 본딩 패드와 전기적으로 연결되고 그 가장자리로 노출된 제2 재배선을 구비하며 상기 가장자리로 노출된 상기 제2 재배선의 단부가 상기 베이스 칩의 가장자리로 노출된 상기 제1 재배선의 단부와 수직 방향으로 정렬되도록 상기 베이스 칩들 상에 스택된 제1 반도체 칩과, 상기 베이스 칩 및 상기 제1 반도체 칩의 측면을 감싸는 제1 절연부재와, 상기 제1 절연부재를 관통하여 상기 수직 방향으로 정렬된 상기 제1 재배선 및 상기 제2 재배선의 단부와 전기적으로 접속된 제1 메인 전도성 연결부재를 포함할 수 있다.A stack package according to an embodiment of the present invention includes a base chip having a first bonding pad and a first rewiring line electrically connected to the first bonding pad and exposed at an edge thereof, And a second reed line electrically connected to the second bonding pad and exposed at an edge of the first reed line, the end of the second reed line exposed to the edge is exposed to the edge of the base chip in a direction perpendicular to the end of the first reed line A first semiconductor chip which is stacked on the base chips so as to be aligned with the first semiconductor chip, a first insulating member which surrounds the side surfaces of the base chip and the first semiconductor chip, and a second insulating member which penetrates the first insulating member, 1 rewiring line and a first main conductive connecting member electrically connected to an end of the second rewiring line.

본 기술에 따르면, 사이즈를 줄일 수 있고 신뢰성을 향상시킬 수 있는 스택 패키지 및 그 제조방법을 제시할 수 있다. According to this technology, it is possible to suggest a stack package and a manufacturing method thereof that can reduce the size and improve the reliability.

도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 스택 패키지의 제조방법을 나타낸 단면도들이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 스택 패키지의 제조방법을 나타낸 평면도들이다.
도 3은 도 1c를 오른쪽에서 바라본 도면이다.
도 4는 본 발명의 일 실시예에 따른 스택 패키지를 도시한 평면도이다.
도 5는 도 4의 B-B' 라인에 따른 단면도이다.
도 6은 도 4의 C-C' 라인에 따른 단면도이다.
도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 스택 패키지의 제조방법을 나타낸 단면도들이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 스택 패키지의 제조방법을 나타낸 평면도들이다.
도 9는 도 7a를 오른쪽에서 바라본 도면이다.
도 10은 본 발명의 일 실시예에 따른 스택 패키지를 도시한 평면도이다.
도 11는 도 10의 E-E' 라인에 따른 단면도이다.
도 12는 도 10의 F-F' 라인에 따른 단면도이다.
도 13은 본 발명에 따른 스택 패키지를 구비한 전자 시스템의 블록도이다.
도 14는 본 발명에 따른 스택 패키지를 포함하는 메모리 카드의 블럭도이다. 1A to 1I are cross-sectional views illustrating a method of manufacturing a stack package according to an embodiment of the present invention.
2A to 2F are plan views illustrating a method of manufacturing a stack package according to an embodiment of the present invention.
Fig. 3 is a view from the right side of Fig. 1C.
4 is a top view of a stack package according to an embodiment of the present invention.
5 is a cross-sectional view taken along line BB 'of FIG.
6 is a cross-sectional view taken along line CC 'of FIG.
7A to 7G are cross-sectional views illustrating a method of manufacturing a stack package according to an embodiment of the present invention.
8A to 8D are plan views illustrating a method of manufacturing a stack package according to an embodiment of the present invention.
FIG. 9 is a view from the right side of FIG. 7A.
10 is a plan view showing a stack package according to an embodiment of the present invention.
11 is a cross-sectional view taken along line EE 'of FIG.
12 is a cross-sectional view along line FF 'of FIG.
13 is a block diagram of an electronic system with a stack package according to the present invention.
14 is a block diagram of a memory card including a stack package according to the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 스택 패키지를 공정 순서에 따라서 도시한 단면도이고, 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 스택 패키지를 공정 순서에 따라서 도시한 평면도이다. 여기서, 도 1a 내지 도 1f는 각각 도 2a 내지 도 2f의 A-A' 라인에 따른 단면도를 나타낸다. 설명의 편의를 위하여 도 2a 내지 도 2b에서는 제1 보호막(130)의 도시를 생략하였고, 도 2c 내지 도 2f에서는 제2 보호막(230)의 도시를 생략하였다.FIGS. 1A to 1I are cross-sectional views illustrating a stack package according to an embodiment of the present invention, and FIGS. 2A to 2F illustrate a stacked package according to an embodiment of the present invention, to be. Here, Figs. 1A to 1F show cross-sectional views taken along the line A-A 'in Figs. 2A to 2F, respectively. For convenience of explanation, the first protective film 130 is omitted in FIGS. 2A and 2B, and the second protective film 230 is omitted in FIGS. 2C through 2F.

도 1a 및 도 2a를 참조하면, 웨이퍼(W) 상에 복수의 베이스 칩(100)들을 형성한다. Referring to FIGS. 1A and 2A, a plurality of base chips 100 are formed on a wafer W.

이를 위하여, 우선 복수의 칩 영역(Chip Region, CR)들 및 스크라이브 라인 영역(Scribe Line Region, SLR)이 정의된 웨이퍼(W)를 마련한다. 도 1a 및 도 2a는 웨이퍼(W)의 일부분만을 나타낸 것으로, 웨이퍼(W)는 원판 형상을 가질 수 있다. 스크라이브 라인 영역(SLR)은 격자형으로 형성될 수 있고, 칩 영역(CR)들은 스크라이브 라인 영역(SLR)에 의해 구획된 영역들에 배치될 수 있다. To this end, a wafer W is defined in which a plurality of chip regions (CR regions) and a scribe line region (SLR) are defined. 1A and 2A show only a part of the wafer W, and the wafer W may have a disk shape. The scribe line area SLR may be formed in a lattice shape, and the chip areas CR may be disposed in areas delimited by the scribe line area SLR.

웨이퍼(W)는 벌크 실리콘 웨이퍼(bulk silicon wafer)와 같은 반도체 웨이퍼를 포함할 수 있다. 또한, 웨이퍼(W)는 에피택셜층으로 제공되거나 SOI(Silicon On Insulator) 구조를 가질 수도 있고, BOX층(Buried Oxide layer)을 포함할 수도 있다. 웨이퍼(W)의 칩 영역(CR)들 각각은 베이스 칩(100)의 몸체(110, 이하, '베이스 칩 몸체'라 함)를 제공할 수 있다.The wafer W may comprise a semiconductor wafer, such as a bulk silicon wafer. In addition, the wafer W may be provided as an epitaxial layer, have a SOI (Silicon On Insulator) structure, or include a BOX layer (Buried Oxide layer). Each of the chip regions CR of the wafer W may provide a body 110 of the base chip 100 (hereinafter, referred to as a 'base chip body').

웨이퍼(W) 상에 마련된 베이스 칩 몸체(110)들 각각은 활성면(113)을 가질 수 있다. 각 베이스 칩 몸체(110)들의 활성면(113)은 웨이퍼(W)의 전면(Front surface, FS)과 실질적으로 동일한 면일 수 있다. 도면부호 BS는 웨이퍼(W)의 전면(FS)과 대향하는 후면을 나타낸다.Each of the base chip bodies 110 provided on the wafer W may have an active surface 113. The active surface 113 of each base chip body 110 may be substantially the same surface as the front surface FS of the wafer W. [ Reference numeral BS denotes a rear face of the wafer W facing the front face FS.

웨이퍼(W) 상에 마련된 베이스 칩 몸체(110)들 각각에 제1 회로부(미도시) 및 제1 본딩 패드(111)들을 형성한다.A first circuit unit (not shown) and first bonding pads 111 are formed on each of the base chip bodies 110 provided on the wafer W.

제1 회로부는 각 베이스 칩 몸체(110)들의 활성면(113)에 인접하게 배치될 수 있다. 제1 회로부는 예컨대, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU와 DSP가 조합된 프로세서, ASIC(Application Specific Integrated Circiut), MEMS(Micro Electro Mechanical System) 소자, 광전자 소자(optoelectronic device), 디스플레이 소자(display device) 등의 반도체 소자를 이루기 위한 다양한 종류의 능동 소자 및/또는 수동소자들을 포함할 수 있다. 또한, 제1 회로부는 능동 소자 및/또는 수동소자들을 전기적으로 연결하기 위한 도전성 라인, 금속 배선 라인, 콘택 플러그, 비아 플러그 등을 포함할 수 있으며, 이들 사이에 배치되는 층간 절연막(Inter-Layer Dielectric,ILD) 및 금속간 절연막(Inter-Metal Dielectric,IMD) 등을 포함할 수 있다.The first circuit portion may be disposed adjacent to the active surface 113 of each base chip body 110. The first circuit unit includes a high-integrated circuit semiconductor memory device such as a DRAM, an SRAM, and a flash memory, a CPU (Central Processor Unit), a DSP (Digital Signal Processor), a processor in which a CPU and a DSP are combined, an ASIC (Application Specific Integrated Circiut) And various kinds of active elements and / or passive elements for forming semiconductor devices such as a micro electro mechanical system (MEMS) device, an optoelectronic device, and a display device. The first circuit part may include a conductive line for electrically connecting the active element and / or the passive elements, a metal wiring line, a contact plug, a via plug, etc., and an interlayer dielectric , ILD), and inter-metal dielectric (IMD).

제1 본딩 패드(111)들은 외부와의 전기적인 연결을 위한 제1 회로부의 외부 접점으로, 각 베이스 칩 몸체(110)들의 활성면(113)에 제1 회로부와 전기적으로 연결되도록 형성될 수 있다. The first bonding pads 111 may be formed to be electrically connected to the first circuit part on the active surface 113 of each base chip body 110 as an external contact of the first circuit part for electrical connection to the outside .

비록, 본 실시예에서는 제1 본딩 패드(111)들이 각 베이스 칩 몸체(110)들의 양의 X 방향 가장자리에 인접하게 형성된 경우만 나타내었으나, 이에 한정되는 것은 아니다. 제1 본딩 패드(111)들은 음의 X 방향, 양의 Y 방향, 음의 Y 방향 중 어느 하나 또는 둘 이상의 방향으로 각 베이스 칩 몸체(110)들의 가장자리에 인접하게 형성될 수도 있다. Although the first bonding pads 111 are formed adjacent to the X-direction edges of the respective base chip bodies 110 in the present embodiment, the present invention is not limited thereto. The first bonding pads 111 may be formed adjacent to the edge of each base chip body 110 in one or two or more directions of the negative X direction, the positive Y direction, and the negative Y direction.

그 다음, 각 베이스 칩 몸체(110)들의 활성면(113) 상에 제1 본딩 패드(111)들에 각각 전기적으로 연결되고 베이스 칩 몸체(110)의 가장자리로 연장되는 제1 재배선(120)들을 형성한다. 제1 재배선(120)들은 도전성 물질, 예컨대 Al, Cu, Ag, Au 등의 금속 물질들 중 하나 이상을 포함할 수 있다. 제1 재배선(120)들은 포토 마스크를 사용하는 포토리소그래피 공정을 통해 형성할 수 있다. 또한, 제1 재배선(120)들은 포토마스크를 사용하지 않는 소프트리소그래피 공정을 통하여 형성할 수 있다. 예컨대, 제1 재배선(120)들은 Al, Cu, Ag, Au 중 어느 하나 이상의 금속 물질을 포함하는 페이스트 또는 잉크를 이용한 프린팅(printing) 방법이나 롤 옵셋 프린팅(roll off-set printing) 방법에 의해 형성될 수 있다.A first rewiring line 120 electrically connected to the first bonding pads 111 on the active surface 113 of each of the base chip bodies 110 and extending to an edge of the base chip body 110, . The first rewiring lines 120 may include at least one of a conductive material, for example, metal materials such as Al, Cu, Ag, and Au. The first rewiring lines 120 can be formed through a photolithography process using a photomask. In addition, the first rewiring lines 120 can be formed through a soft lithography process that does not use a photomask. For example, the first rewiring lines 120 may be formed by a printing method using a paste or an ink containing at least one of Al, Cu, Ag, Au, or a roll offset printing method .

제1 재배선(120)들은 제1 본딩 패드(111)들로부터 칩 영역(CR)의 가장자리를 향해 라인 형으로 형성될 수 있다. 제1 재배선(120)들의 일측 단부는 제1 본딩 패드(111)들의 적어도 일부를 덮고 일측 단부와 대향하는 제1 재배선(120)들의 타측 단부는 칩 영역(CR)의 가장자리를 넘어 스크라이브 라인 영역(SLR)에 배치될 수 있다. 비록, 본 실시예에서는 제1 재배선(120)들이 제1 본딩 패드(111)들로부터 양의 X 방향으로 연장되는 경우만 나타내었으나, 이에 한정되는 것은 아니다. 제1 재배선(120)들은 제1 본딩 패드(111)로부터 음의 X 방향으로 연장될 수도 있다. The first rewiring lines 120 may be formed in a line shape from the first bonding pads 111 toward the edge of the chip region CR. One end of the first rewiring lines 120 covers at least a part of the first bonding pads 111 and the other end of the first rewiring lines 120 opposing the one end of the first rewiring lines 120 extends beyond the edge of the chip region CR, May be disposed in the area SLR. Although the first rewiring lines 120 extend in the positive X direction from the first bonding pads 111 in this embodiment, the present invention is not limited thereto. The first rewiring lines 120 may extend from the first bonding pad 111 in the negative X direction.

이어, 웨이퍼(W)의 전면(FS)에 제1 재배선들(120)을 덮는 제1 보호막(130)을 형성한다. 제1 보호막(130)은 단일 절연물질로 이루어진 단일 절연막 구조일 수 있다. 또한, 제1 보호막(130)은 다층 절연막 구조일 수 있다. 예컨대, 제1 보호막(130)은 질화물과 폴리머 물질을 포함하는 다층 구조일 수 있다. 또한, 제1 보호막(130)은 외부 충격을 완화시킬 수 있는 절연성 탄성부재를 포함할 수도 있다. Next, a first protective film 130 is formed on the front surface FS of the wafer W so as to cover the first reed lines 120. The first protective film 130 may be a single insulating film structure made of a single insulating material. Also, the first protective film 130 may have a multilayered insulating film structure. For example, the first protective film 130 may have a multi-layer structure including a nitride and a polymer material. Also, the first protective film 130 may include an insulating elastic member capable of mitigating an external impact.

도 1b 및 도 2b를 참조하면, 스크라이브 라인 영역(SLR)의 제1 보호막(130) 및 웨이퍼(W)를 식각하여 블라인드 홈(blind trench, BT)을 형성한다. 블라인드 홈(BT)은, 도 2b에 도시된 바와 같이 베이스 칩(100)들을 둘러싸며 베이스 칩(100)들의 제1 재배선(120)들을 노출한다. 블라인드 홈(BT)은 베이스 칩(100)들의 제1 회로부(미도시)의 두께보다는 크고, 웨이퍼(W)의 후면(BS)에 도달하지 않는 깊이로 형성될 수 있다. 블라인드 홈(BT)은 레이저 컷팅 공정, 블레이드 컷팅 공정, 사진 식각 공정 중 어느 하나에 의해 형성될 수 있다. Referring to FIGS. 1B and 2B, the first passivation layer 130 and the wafer W of the scribe line region SLR are etched to form a blind trench (BT). The blind groove BT surrounds the base chips 100 and exposes the first rewiring lines 120 of the base chips 100 as shown in FIG. 2B. The blind groove BT may be formed to a depth greater than the thickness of the first circuit portion (not shown) of the base chips 100 and not reaching the back surface (BS) of the wafer W. [ The blind groove BT may be formed by any one of a laser cutting process, a blade cutting process, and a photolithography process.

스크라이브 라인 영역(SLR)의 제1 보호막(130) 및 웨이퍼(W)가 식각됨에 따라 제1 재배선(120)들이 블라인드 홈(BT)의 측벽(112)으로 노출될 수 있다. 블라인드 홈(BT) 형성을 위한 식각 공정시에 스크라이브 라인 영역(SLR) 상에 형성된 제1 재배선(120)들도 식각될 수 있으며, 따라서 제1 재배선(120)들은 칩 영역(CR)에만 남겨질 수 있다.The first rewiring lines 120 may be exposed to the side wall 112 of the blind groove BT as the first protective film 130 and the wafer W of the scribe line region SLR are etched. The first redistribution lines 120 formed on the scribe line region SLR may be etched during the etching process for forming the blind groove BT so that the first redistribution lines 120 are etched only in the chip region CR Can be left.

도 1c, 도 2c 및 도 3을 참조하면, 복수의 제2 본딩 패드(211)들을 구비하는 제1 반도체 칩 몸체(210) 및 제2 본딩 패드(211)들에 각각 전기적으로 연결되고 제1 반도체 칩 몸체(210)의 측면(212)으로 노출된 제2 재배선(220)들을 각각 구비하는 복수의 제1 반도체 칩(200)들을 마련한다.Referring to FIGS. 1C, 2C, and 3, the first semiconductor chip body 210 and the second bonding pads 211, which are electrically connected to the first semiconductor chip body 210 and the second bonding pads 211 having the plurality of second bonding pads 211, A plurality of first semiconductor chips 200 each having a second rewiring line 220 exposed to a side surface 212 of the chip body 210 are provided.

각각의 제1 반도체 칩(200)들은 베이스 칩(100)과 실질적으로 동일한 사이즈 및 외형을 가질 수 있다. 제1 반도체 칩(200)들은 베이스 칩(100)들과 동종의 칩일 수 있다. 또는, 제1 반도체 칩(200)들은 베이스 칩(100)들과 다른 종류의 칩일 수도 있다. Each first semiconductor chip 200 may have substantially the same size and appearance as the base chip 100. The first semiconductor chips 200 may be chips of the same type as the base chips 100. Alternatively, the first semiconductor chips 200 may be chips different from the base chips 100.

제1 반도체 칩 몸체(210)는 벌크 실리콘 기판과 같은 반도체 기판을 포함할 수 있다. 또한, 제1 반도체 칩 몸체(210)는 제1 에피택셜층으로 제공되거나 SOI 구조를 가질 수도 있고, BOX층을 포함할 수도 있다. 또한, 제1 반도체 칩 몸체(210)는 III족, IV족, 및/또는 V족 원소와 같은 다른 반도체 물질을 포함할 수도 있다. 제1 반도체 칩 몸체(210)는 활성면(213) 및 활성면(213)과 대향하는 비활성면(214), 활성면(213) 및 비활성면(214)을 연결하는 측면(212)들을 가질 수 있으며, 제1 반도체 칩 몸체(210)의 비활성면(214)은 제1 반도체 칩(200)의 하부면과 실질적으로 동일한 면일 수 있다.The first semiconductor chip body 210 may include a semiconductor substrate such as a bulk silicon substrate. Further, the first semiconductor chip body 210 may be provided with a first epitaxial layer, or may have an SOI structure, and may include a BOX layer. In addition, the first semiconductor chip body 210 may include other semiconductor materials such as Group III, Group IV, and / or Group V elements. The first semiconductor chip body 210 may have an active surface 213 and an active surface 213 opposite the active surface 213 and a side surface 212 connecting the active surface 213 and the inactive surface 214 And the inactive surface 214 of the first semiconductor chip body 210 may be substantially the same plane as the lower surface of the first semiconductor chip 200.

제1 반도체 칩 몸체(210)에는 제1 반도체 칩(200) 동작에 필요한 트랜지스터, 저항, 캐패시터 및 퓨즈 등의 개별 소자들이 상호 전기적으로 접속된 집적회로, ILD, IMD 등의 절연층 및 배선들을 포함하는 제2 회로부(미도시)가 형성될 수 있다. 집적회로는 예컨대, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU, CPU와 DSP가 조합된 프로세서, ASIC, MEMS 소자, 광전자 소자, 디스플레이 소자 등의 반도체 소자를 이루기 위한 다양한 종류의 능동 소자 및/또는 수동소자들을 포함할 수 있다. The first semiconductor chip body 210 includes insulating layers and wirings such as an integrated circuit, an ILD, and an IMD, in which discrete elements such as transistors, resistors, capacitors, and fuses are electrically connected to each other to operate the first semiconductor chip 200 A second circuit part (not shown) may be formed. The integrated circuit includes various types of active devices such as a high integrated circuit semiconductor memory device such as DRAM, SRAM, and flash memory, a CPU, a processor in which a CPU and a DSP are combined, an ASIC, a MEMS device, an optoelectronic device, Element and / or passive elements.

제2 회로부는 제1 반도체 칩 몸체(210)의 활성면(213)에 인접하여 위치할 수 있으며, 제2 본딩 패드(211)들은 외부와의 전기적인 연결을 위한 제2 회로부의 외부 접점으로 제1 반도체 칩 몸체(210)의 활성면(213)에 형성되며 제2 회로부와 전기적으로 연결될 수 있다.The second circuit part may be positioned adjacent to the active surface 213 of the first semiconductor chip body 210 and the second bonding pads 211 may be located outside the second circuit part for electrical connection to the outside. 1 may be formed on the active surface 213 of the semiconductor chip body 210 and electrically connected to the second circuit portion.

제2 본딩 패드(211)들은 베이스 칩(100)의 제1 본딩 패드(111)들과 실질적으로 동일한 배치 구조를 가질 수 있다. 본 실시예에서, 제2 본딩 패드(211)들은 제1 반도체 칩 몸체(210)의 양의 X 방향 가장자리에 인접하여 배치될 수 있다. The second bonding pads 211 may have substantially the same arrangement structure as the first bonding pads 111 of the base chip 100. In this embodiment, the second bonding pads 211 may be disposed adjacent to the positive X-directional edge of the first semiconductor chip body 210.

제2 재배선(220)들은 제1 반도체 칩 몸체(210)의 활성면(213) 상에 제2 본딩 패드(211)들로부터 제1 반도체 칩 몸체(210)의 가장자리를 향해 라인형으로 형성될 수 있다. 제2 재배선(220)들의 일측 단부는 제2 본딩 패드(211)들의 적어도 일부를 덮고, 일측 단부와 대향하는 제2 재배선(220)들의 타측 단부는 제1 반도체 칩 몸체(210)의 측면(212)으로 노출될 수 있다. The second rewiring lines 220 are formed in a line shape from the second bonding pads 211 toward the edge of the first semiconductor chip body 210 on the active surface 213 of the first semiconductor chip body 210 . One end of the second rewiring lines 220 covers at least a portion of the second bonding pads 211 and the other end of the second rewiring lines 220 opposing the one end of the second rewiring lines 220 is connected to the side of the first semiconductor chip body 210. [ (Not shown).

제1 반도체 칩(200)은 제1 반도체 칩 몸체(210)의 활성면(213) 상에 제2 재배선(220)들을 덮도록 형성된 제2 보호막(230)을 더 포함할 수 있다. 제2 보호막(230)은 단일 절연물질로 이루어진 단일 절연막 구조일 수 있다. 또한, 제2 보호막(230)은 다층 절연막 구조일 수 있다. 예컨대, 제2 보호막(230)은 질화물과 폴리머 물질을 포함하는 다층 구조일 수 있다. 또한, 제2 보호막(230)은 외부 충격을 완화시킬 수 있는 절연성 탄성부재를 포함할 수도 있다. The first semiconductor chip 200 may further include a second protective layer 230 formed on the active surface 213 of the first semiconductor chip body 210 to cover the second redistribution lines 220. The second protective film 230 may be a single insulating film structure made of a single insulating material. Also, the second protective film 230 may have a multilayered insulating film structure. For example, the second protective film 230 may have a multi-layer structure including a nitride and a polymer material. In addition, the second protective film 230 may include an insulating elastic member capable of mitigating an external impact.

도 2c 및 도 3에 도시된 바와 같이, 제1 반도체 칩(200)의 측면(212)으로 노출된 제2 재배선(220)들의 타측 단부들이 블라인드 홈(BT)의 측벽(112)으로 노출된 제1 재배선(120)들의 타측 단부들에 각각 수직 방향, 즉 Z 방향으로 정렬되도록 제1 접착부재(240)를 매개로 각 베이스 칩(100)들 상에 하나 또는 둘 이상의제1 반도체 칩(200)을 스택한다. 본 실시예에서는, 각각의 베이스 칩(100)들 상에 하나의 제1 반도체 칩(200)이 스택된 경우를 나타내었다. The other ends of the second rewiring lines 220 exposed to the side surface 212 of the first semiconductor chip 200 are exposed to the side wall 112 of the blind groove BT as shown in FIG. 2C and FIG. 3 One or more first semiconductor chips (not shown) are formed on the respective base chips 100 via the first bonding member 240 so as to be aligned in the vertical direction, that is, the Z direction, at the other end portions of the first rewiring lines 120 200). In this embodiment, a case where one first semiconductor chip 200 is stacked on each of the base chips 100 is shown.

도 1d 및 도 2d를 참조하면, 블라인드 홈(BT) 및 제1 반도체 칩(200)들 사이의 공간을 채우는 제1 절연부재(300)를 형성한다. 일 실시예에서, 블라인드 홈(BT) 및 제1 반도체 칩(200)들 사이의 공간을 채우고 상기 제1 반도체 칩(200)들의 상부면을 덮는 절연막을 형성한 다음, 식각 공정을 통해서 제1 반도체 칩(200)들의 상부면을 덮는 절연막을 제거하여 제1 절연부재(300)를 형성할 수 있다. 절연막은 CVD, 잉크제팅(inkjetting), 또는 스프레이 코팅(spray coating) 방식을 이용하여 형성할 수 있으며, 고분자막, 예컨대 에폭시 몰드 화합물(Epoxy Mold Compound, EMC), 피릴렌(Parylene) 등으로 이루어질 수 있다. Referring to FIGS. 1D and 2D, a first insulating member 300 filling a space between the blind groove BT and the first semiconductor chips 200 is formed. In one embodiment, a blind groove BT and a space between the first semiconductor chips 200 are filled and an insulating film covering the upper surface of the first semiconductor chips 200 is formed. Then, The first insulating member 300 can be formed by removing the insulating film covering the upper surfaces of the chips 200. [ The insulating film may be formed using CVD, inkjetting, or spray coating. The insulating film may be a polymer film such as an epoxy mold compound (EMC), a parylene film, or the like .

도 1e 및 도 2e를 참조하면, 수직 방향, 즉 Z 방향으로 제1 절연부재(300)를 관통하여 각각 수직 방향으로 정렬된 제1 재배선(120) 및 제2 재배선(220)을 노출하는 제1 관통홀(TH1)들을 형성한다. 제1 관통홀(TH1)들은 수직 방향으로 제1 절연부재(300)를 관통하여 블라인드 홈(BT) 하부의 웨이퍼(W)에 연결될 수 있다. 제1 관통홀(TH1)들은 사진 식각 공정, 드릴링 공정 중 어느 하나에 의해 형성될 수 있다. Referring to FIGS. 1E and 2E, the first rewiring line 120 and the second rewiring line 220, which are aligned in the vertical direction through the first insulation member 300 in the vertical direction, that is, the Z direction, are exposed Thereby forming first through holes TH1. The first through holes TH1 may be connected to the wafer W under the blind groove BT through the first insulating member 300 in the vertical direction. The first through holes TH1 may be formed by a photolithography process or a drilling process.

각각의 제1 관통홀(TH1)들은 수평 방향, 예컨대 X 방향으로 제1 절연부재(300)를 관통하여 수평 방향으로 이웃하는 베이스 칩(100)들 사이 및 수평 방향으로 이웃하는 제1 반도체 칩(100)들 사이를 연결하도록 형성될 수 있다. 제1 관통홀(TH1)들은 수평 방향으로 그 일측에 배치된 베이스 칩(100) 및 제1 반도체 칩(200)의 제1 재배선(120)들 및 제2 재배선(220)들을 노출할 수 있다. 또한, 제1 관통홀(TH1)들은 수평 방향으로 상기 일측과 대향하는 그 타측에 배치된 베이스 칩(100) 및 제1 반도체 칩(200)의 제1 재배선(120)들 및 제2 재배선(220)을 노출하지 않을 수 있다.Each of the first through holes TH1 penetrates through the first insulating member 300 in the horizontal direction, for example, the X direction, and extends between the adjacent base chips 100 in the horizontal direction and the first semiconductor chip 100, respectively. The first through holes TH1 can expose the first rewiring lines 120 and the second rewiring lines 220 of the first semiconductor chip 200 and the base chip 100 disposed on one side thereof in the horizontal direction have. The first through holes (TH1) are formed in the first semiconductor chip (200) and the first rewiring lines (120) of the first semiconductor chip (200) and the second rewiring lines It may not be exposed.

도 1f 및 도 2f를 참조하면, 제1 관통홀(TH1)들을 채우는 제1 전도성 연결부재(400)들을 형성한다. 일 실시예에서, 제1 관통홀(TH1)들을 채우고 제1 반도체 칩(200)들의 상부면을 덮는 전도성 물질을 형성한 다음, 식각 공정을 통해서 제1 반도체 칩(200)들의 상부면 상에 형성된 전도성 물질을 제거하여 제1 전도성 연결부재(400)들을 형성할 수 있다. 전도성 물질은 구리, 은, 금, 알루미늄, 주석, 솔더 등을 전도성 재료로 도금 공정 또는 물리화학기상증착공정에 의해 형성될 수 있다. 제1 전도성 연결부재(400)들 각각은 수직으로 정렬된 제1 재배선(120) 및 제2 재배선(220)과 전기적으로 연결될 수 있다.도 1g를 참조하면, 몰딩 공정으로 제1 절연부재(300), 제1 전도성 연결부재(400)들 및 제1 반도체 칩(100)들의 상부면을 감싸는 몰드부(500)를 형성한다. 몰드부(500)의 재료로는 에폭시 몰드 화합물(EMC)이 사용될 수 있다.Referring to FIGS. 1F and 2F, first conductive connecting members 400 filling the first through holes TH1 are formed. In one embodiment, the conductive material filling the first through holes TH1 and covering the upper surface of the first semiconductor chips 200 is formed, and then the conductive material is formed on the upper surface of the first semiconductor chips 200 through the etching process. The first conductive connecting members 400 may be formed by removing the conductive material. The conductive material may be formed by a plating process of copper, silver, gold, aluminum, tin, solder, etc. with a conductive material or a physical chemical vapor deposition process. Each of the first conductive connecting members 400 may be electrically connected to the vertically aligned first rewiring line 120 and the second rewiring line 220. Referring to Figure 1G, The first conductive connecting members 400 and the mold unit 500 surrounding the upper surface of the first semiconductor chips 100 are formed. As the material of the mold part 500, an epoxy mold compound (EMC) may be used.

도 1h를 참조하면, 웨이퍼(W)의 후면(BS)이 위로 향하도록 웨이퍼(W)를 반전시킨 다음, 몰드부(500)를 지지대로 하여 제1 절연부재(300) 및 제1 전도성 연결부재(400)들이 노출되도록 웨이퍼(W)의 후면(BS)을 백그라인딩 공정 또는 에치백 공정으로 제거하여 베이스 칩(100)들을 개별화한다. 상기 공정 중에 웨이퍼(W) 및 웨이퍼(W) 상에 마련된 베이스 칩(100)들이 몰드부(500)에 의해 지지되므로, 웨이퍼(W)의 두께가 감소되더라도 웨이퍼(W) 및 웨이퍼(W) 상에 마련된 베이스 칩(100)들에 휨(warpage) 및 크랙(crack) 발생이 억제된다.Referring to FIG. 1H, the wafer W is inverted such that the rear surface BS of the wafer W faces upward, and then the first insulating member 300 and the first conductive connecting member (BS) of the wafer W is removed by a back grinding process or an etch-back process so that the base chips 100 are exposed. The wafer W and the base chips 100 provided on the wafer W are supported by the mold part 500 during the above process so that even if the thickness of the wafer W is reduced, The generation of warpage and cracks in the base chips 100 provided in the base 100 are suppressed.

도 1i를 참조하면, 스크라이브 라인 영역(SLR)의 제1 절연부재(300) 및 제1 전도성 연결부재(400)들을 절단하여 스택 패키지(10)를 개별화한다. 상기 절단 공정에 의해 각각의 제1 전도성 연결부재(400)들은 수직적으로 정렬된 제1 재배선(120) 및 제2 재배선(220)과 전기적으로 연결된 제1 메인 전도성 연결부재(410)와, 제1 재배선(120) 및 제2 재배선(220)과 전기적으로 연결되지 않는 제1 더미 전도성 연결부재(420)로 분리될 수 있다. Referring to FIG. 1I, the first insulating member 300 and the first conductive connecting members 400 of the scribe line region SLR are cut to individualize the stack package 10. Each of the first conductive connecting members 400 includes a first main conductive connecting member 410 electrically connected to the first rewiring line 120 and a second rewiring line 220 vertically aligned, Conductive connection member 420 that is not electrically connected to the first rewiring line 120 and the second rewiring line 220.

이하, 도 4 내지 도 6을 참조하여 전술한 방법에 의해 제조된 스택 패키지(10)의 구조를 설명하면 다음과 같다.Hereinafter, the structure of the stack package 10 manufactured by the above-described method with reference to FIGS. 4 to 6 will be described.

도 4는 본 발명의 일 실시예에 따른 스택 패키지를 도시한 평면도이고, 도 5는 도 4의 B-B' 라인에 따른 단면도이고, 도 6은 도 4의 C-C' 라인에 따른 단면도이다. 도 6에서는 설명의 편의를 위하여 몰드부(500) 및 제2 보호막(230)의 도시를 생략하였다.4 is a plan view showing a stack package according to an embodiment of the present invention, FIG. 5 is a sectional view taken along the line B-B 'of FIG. 4, and FIG. 6 is a sectional view taken along line C-C' of FIG. In FIG. 6, the mold part 500 and the second protective film 230 are omitted for convenience of explanation.

도 4 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 스택 패키지(10)는 베이스 칩(100), 베이스 칩(100) 상에 스택된 적어도 하나의 제1 반도체 칩(200), 베이스 칩(100) 및 제1 반도체 칩(200)의 측면을 감싸는 제1 절연부재(300), 제1 전도성 연결부재(400)들을 포함할 수 있다. 제1 전도성 연결부재(400)들은 베이스 칩(100) 및 제1 반도체 칩(200)과 전기적으로 연결된 제1 메인 전도성 연결부재(410)와, 베이스 칩(100) 및 제1 반도체 칩(200)과 전기적으로 연결되지 않는 제1 더미 전도성 연결부재(420)를 포함할 수 있다. 4 to 6, a stack package 10 according to an embodiment of the present invention includes a base chip 100, at least one first semiconductor chip 200 stacked on the base chip 100, A first insulating member 300 and a first conductive connecting member 400 that surround the chip 100 and the sides of the first semiconductor chip 200. The first conductive connecting members 400 include a first main conductive connecting member 410 electrically connected to the base chip 100 and the first semiconductor chip 200 and a second main conductive connecting member 410 electrically connected to the first and second semiconductor chips 200, And the first dummy conductive connection member 420 is not electrically connected to the first dummy conductive connection member 420. [

베이스 칩(100)은 베이스 칩 몸체(110) 및 제1 재배선(120)을 포함할 수 있다. 또한, 베이스 칩(100)은 제1 보호막(130)을 더 포함할 수 있다.The base chip 100 may include a base chip body 110 and a first rewiring line 120. In addition, the base chip 100 may further include a first protective film 130.

베이스 칩 몸체(110)는 벌크 실리콘 기판과 같은 반도체 기판을 포함할 수 있다. 또한, 베이스 칩 몸체(110)는 에피택셜층으로 제공되거나 SOI 구조를 가질 수도 있고, BOX층을 포함할 수도 있다. The base chip body 110 may comprise a semiconductor substrate such as a bulk silicon substrate. Further, the base chip body 110 may be provided as an epitaxial layer, have an SOI structure, or include a BOX layer.

베이스 칩 몸체(110)는 제1 회로부(미도시) 및 제1 본딩 패드(111)들을 포함할 수 있다. 베이스 칩 몸체(110)는 활성면(113) 및 활성면(113)과 대향하는 비활성면(114), 활성면(113)과 비활성면(114)을 연결하는 측면(112)들을 가질 수 있으며, 제1 회로부는 베이스 몸체(110)의 활성면(113)에 인접하여 위치할 수 있다.The base chip body 110 may include a first circuit part (not shown) and first bonding pads 111. The base chip body 110 may have an active surface 113 and an inactive surface 114 opposite the active surface 113 and side surfaces 112 connecting the active surface 113 and the inactive surface 114, The first circuit portion may be located adjacent to the active surface 113 of the base body 110.

제1 회로부는 예컨대, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU, DSP, CPU와 DSP가 조합된 프로세서, ASIC, MEMS 소자, 광전자 소자, 디스플레이 소자 등의 반도체 소자를 이루기 위한 다양한 종류의 능동 소자 및/또는 수동소자들을 포함할 수 있다. 또한, 제1 회로부는 능동 소자 및/또는 수동소자들을 전기적으로 연결하기 위한 도전성 라인, 금속 배선 라인, 콘택 플러그, 비아 플러그 등을 포함할 수 있으며, 이들 사이에 배치되는 층간 절연막 및 금속간 절연막 등을 포함할 수 있다.The first circuit unit may be, for example, a highly integrated circuit semiconductor memory device such as a DRAM, an SRAM, or a flash memory, a CPU, a DSP, a processor in which a CPU and a DSP are combined, a variety of semiconductor devices such as an ASIC, a MEMS device, Type active elements and / or passive elements. The first circuit portion may include a conductive line for electrically connecting the active element and / or the passive elements, a metal wiring line, a contact plug, a via plug, etc., and an interlayer insulating film and an intermetal insulating film . ≪ / RTI >

제1 본딩 패드(111)들은 외부와의 전기적인 연결을 위한 제1 회로부의 외부 접점으로, 베이스 칩 몸체(110)의 활성면(113)에 제1 회로부와 전기적으로 연결되도록 형성될 수 있다. The first bonding pads 111 may be formed to be electrically connected to the first circuit part on the active surface 113 of the base chip body 110 as an external contact of the first circuit part for electrical connection with the outside.

비록, 본 실시예에서는 제1 본딩 패드(111)들이 베이스 칩 몸체(110)의 양의 X 방향 가장자리에 인접하여 배치된 경우만 나타내었으나, 이에 한정되는 것은 아니다. 제1 본딩 패드(111)들은 음의 X 방향, 양의 Y 방향, 음의 Y 방향 중 어느 하나의 방향으로 베이스 칩 몸체(110)의 가장자리에 인접하여 배치될 수도 있다. Although the first bonding pads 111 are disposed adjacent to the positive X-direction edge of the base chip body 110 in the present embodiment, the present invention is not limited thereto. The first bonding pads 111 may be disposed adjacent to the edge of the base chip body 110 in any one of the negative X direction, the positive Y direction, and the negative Y direction.

제1 재배선(120)들은 베이스 칩 몸체(110)의 활성면(113) 상에 형성될 수 있다. 제1 재배선(120)들은 제1 본딩 패드(111)들에 각각 전기적으로 접속되며 제1 본딩 패드(111)들로부터 베이스 칩 몸체(110)의 측면(112)을 향해 라인형으로 형성될 수 있다. 제1 재배선(120)들의 일측 단부는 제1 본딩 패드(111)들의 적어도 일부를 덮고, 제1 재배선(120)들의 일측 단부와 대향하는 제1 재배선(120)들의 타측 단부는 베이스 칩 몸체(110)의 측면(112)으로 노출될 수 있다. 제1 재배선(120)들은 도전성 물질, 예컨대 Al, Cu, Ag, Au 등의 금속 물질들 중 하나 이상을 포함할 수 있다. 제1 보호막(130)은 베이스 칩 몸체(110)의 활성면(113) 상에 제1 재배선들(120)을 덮도록 형성될 수 있다. 제1 보호막(130)은 단일 절연물질로 이루어진 단일 절연막 구조일 수 있다. 또한, 제1 보호막(130)은 다층 절연막 구조일 수 있다. 예컨대, 제1 보호막(130)은 질화물과 폴리머 물질을 포함하는 다층 구조일 수 있다. 또한, 제1 보호막(130)은 외부 충격을 완화시킬 수 있는 절연성 탄성부재를 포함할 수도 있다. The first rewiring lines 120 may be formed on the active surface 113 of the base chip body 110. The first rewiring lines 120 are electrically connected to the first bonding pads 111 and may be formed in a line shape from the first bonding pads 111 toward the side surfaces 112 of the base chip body 110 have. One end of the first rewiring lines 120 covers at least a part of the first bonding pads 111 and the other end of the first rewiring lines 120, which is opposite to one end of the first rewiring lines 120, May be exposed to the side 112 of the body 110. The first rewiring lines 120 may include at least one of a conductive material, for example, metal materials such as Al, Cu, Ag, and Au. The first protective layer 130 may be formed to cover the first wiring lines 120 on the active surface 113 of the base chip body 110. The first protective film 130 may be a single insulating film structure made of a single insulating material. Also, the first protective film 130 may have a multilayered insulating film structure. For example, the first protective film 130 may have a multi-layer structure including a nitride and a polymer material. Also, the first protective film 130 may include an insulating elastic member capable of mitigating an external impact.

베이스 칩(100) 상에는 제1 접착부재(240)를 매개로 적어도 하나의 제1 반도체 칩(200)이 스택될 수 있다. 제1 반도체 칩(200)은 베이스 칩(100)과 실질적으로 동일한 사이즈 및 외형을 가질 수 있다. 제1 반도체 칩(200)은 베이스 칩(100)과 동종의 칩일 수 있다. 또는, 제1 반도체 칩(200)은 베이스 칩(100)과 다른 종류의 칩일 수도 있다. At least one first semiconductor chip 200 may be stacked on the base chip 100 via a first adhesive member 240. The first semiconductor chip 200 may have substantially the same size and appearance as the base chip 100. The first semiconductor chip 200 may be a chip of the same kind as the base chip 100. Alternatively, the first semiconductor chip 200 may be a chip different from the base chip 100.

제1 반도체 칩(200)은 제1 반도체 칩 몸체(210) 및 제2 재배선(220)을 포함할 수 있다. 또한, 제1 반도체 칩(200)은 제2 보호막(230)을 더 포함할 수 있다.The first semiconductor chip 200 may include a first semiconductor chip body 210 and a second rewiring line 220. In addition, the first semiconductor chip 200 may further include a second protective film 230.

제1 반도체 칩 몸체(210)는 벌크 실리콘 기판과 같은 반도체 기판을 포함할 수 있다. 제1 반도체 칩 몸체(210)는 제1 에피택셜층으로 제공되거나 SOI 구조를 가질 수도 있고, BOX층을 포함할 수도 있다. 제1 반도체 칩 몸체(210)는 III족, IV족, 및/또는 V족 원소와 같은 다른 반도체 물질을 포함할 수도 있다. 제1 반도체 칩 몸체(210)는 활성면(213) 및 활성면(213)과 대향하는 비활성면(214), 활성면(213) 및 비활성면(214)을 연결하는 측면(212)들을 가질 수 있으며, 제1 반도체 칩 몸체(210)의 비활성면(214)은 베이스 칩(100)과 마주하는 제1 반도체 칩(200)의 하부면과 실질적으로 동일한 면일 수 있다.The first semiconductor chip body 210 may include a semiconductor substrate such as a bulk silicon substrate. The first semiconductor chip body 210 may be provided with a first epitaxial layer or an SOI structure, and may include a BOX layer. The first semiconductor chip body 210 may include other semiconductor materials such as Group III, Group IV, and / or Group V elements. The first semiconductor chip body 210 may have an active surface 213 and an active surface 213 opposite the active surface 213 and a side surface 212 connecting the active surface 213 and the inactive surface 214 And the inactive surface 214 of the first semiconductor chip body 210 may be substantially the same as the bottom surface of the first semiconductor chip 200 facing the base chip 100.

제1 반도체 칩 몸체(210)에는 제1 반도체 칩(200) 동작에 필요한 트랜지스터, 저항, 캐패시터 및 퓨즈 등의 개별 소자들이 상호 전기적으로 접속된 집적회로, ILD, IMD 등의 절연층 및 배선들을 포함하는 제2 회로부(미도시)가 형성될 수 있다. 집적회로는 예컨대, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU, CPU와 DSP가 조합된 프로세서, ASIC, MEMS 소자, 광전자 소자, 디스플레이 소자 등의 반도체 소자를 이루기 위한 다양한 종류의 능동 소자 및/또는 수동소자들을 포함할 수 있다. The first semiconductor chip body 210 includes insulating layers and wirings such as an integrated circuit, an ILD, and an IMD, in which discrete elements such as transistors, resistors, capacitors, and fuses are electrically connected to each other to operate the first semiconductor chip 200 A second circuit part (not shown) may be formed. The integrated circuit includes various types of active devices such as a high integrated circuit semiconductor memory device such as DRAM, SRAM, and flash memory, a CPU, a processor in which a CPU and a DSP are combined, an ASIC, a MEMS device, an optoelectronic device, Element and / or passive elements.

제2 회로부는 제1 반도체 칩 몸체(210)의 활성면(213)에 인접하여 위치할 수 있다. 제2 본딩 패드(211)들은 외부와의 전기적인 연결을 위한 제2 회로부의 외부 접점으로 제1 반도체 칩 몸체(210)의 활성면(213)에 형성되며 제2 회로부와 전기적으로 연결될 수 있다.The second circuit portion may be located adjacent to the active surface 213 of the first semiconductor chip body 210. The second bonding pads 211 may be formed on the active surface 213 of the first semiconductor chip body 210 as an external contact of the second circuit part for electrical connection with the outside and may be electrically connected to the second circuit part.

제2 본딩 패드(211)들은 베이스 칩(100)의 제1 본딩 패드(111)들과 실질적으로 동일한 배치 구조를 가질 수 있다. 예컨대, 제2 본딩 패드(211)들은 제1 반도체 칩 몸체(210)의 양의 X 방향 가장자리에 인접하여 배치될 수 있다.The second bonding pads 211 may have substantially the same arrangement structure as the first bonding pads 111 of the base chip 100. For example, the second bonding pads 211 may be disposed adjacent to the positive X-directional edge of the first semiconductor chip body 210.

제2 재배선(220)들은 제1 반도체 칩 몸체(210)의 활성면(213) 상에 제2 본딩 패드(211)들로부터 제1 반도체 칩 몸체(210)의 가장자리를 향해 라인형으로 형성될 수 있다. 제2 재배선(220)들의 일측 단부는 제2 본딩 패드(211)들의 적어도 일부를 덮고, 제2 재배선(220)들의 일측 단부와 대향하는 제2 재배선(220)들의 타측 단부는 제1 반도체 칩 몸체(210)의 측면(212)으로 노출될 수 있다. 제2 재배선(220)들은 도전성 물질, 예컨대 Al, Cu, Ag, Au 등의 금속 물질들 중 하나 이상을 포함할 수 있다. 제2 재배선(220)들은 베이스 칩(100)의 제1 재배선(120)들에 각각 대응될 수 있다. 제2 반도체 칩(200)은, 각각의 제2 재배선(220)들이 대응하는 제1 재배선(120)과 수직 방향, 즉 Z 방향으로 정렬되도록, 제1 반도체 칩(100) 상에 스택될 수 있다.The second rewiring lines 220 are formed in a line shape from the second bonding pads 211 toward the edge of the first semiconductor chip body 210 on the active surface 213 of the first semiconductor chip body 210 . One end of the second rewiring lines 220 covers at least a part of the second bonding pads 211 and the other end of the second rewiring lines 220 opposing one end of the second rewiring lines 220 is connected to the first And may be exposed to the side surface 212 of the semiconductor chip body 210. The second rewiring lines 220 may include one or more of a conductive material, for example, metal materials such as Al, Cu, Ag, and Au. The second rewiring lines 220 may correspond to the first rewiring lines 120 of the base chip 100, respectively. The second semiconductor chip 200 is stacked on the first semiconductor chip 100 so that the second rewiring lines 220 are aligned with the corresponding first rewiring lines 120 in the vertical direction, .

제2 보호막(230)은 제1 반도체 칩 몸체(210)의 활성면(213) 상에 제2 재배선(220)들을 덮도록 형성될 수 있다. 제2 보호막(230)은 단일 절연물질로 이루어진 단일 절연막 구조일 수 있다. 또한, 제2 보호막(230)은 다층 절연막 구조일 수 있다. 예컨대, 제2 보호막(230)은 질화물과 폴리머 물질을 포함하는 다층 구조일 수 있다. 또한, 제2 보호막(230)은 외부 충격을 완화시킬 수 있는 절연성 탄성부재를 포함할 수도 있다. The second protective film 230 may be formed to cover the second rewiring lines 220 on the active surface 213 of the first semiconductor chip body 210. The second protective film 230 may be a single insulating film structure made of a single insulating material. Also, the second protective film 230 may have a multilayered insulating film structure. For example, the second protective film 230 may have a multi-layer structure including a nitride and a polymer material. In addition, the second protective film 230 may include an insulating elastic member capable of mitigating an external impact.

제1 절연부재(300)는 베이스 칩(100) 및 제1 반도체 칩(200)의 측면을 감싸도록 형성될 수 있다. 제1 절연부재(300)는 산화막, 질화막 및 유기막 중 어느 하나 이상을 포함할 수 있다.The first insulating member 300 may be formed to surround the side surfaces of the base chip 100 and the first semiconductor chip 200. The first insulating member 300 may include at least one of an oxide film, a nitride film, and an organic film.

제1 절연부재(300)에는 베이스 칩(100) 및 제1 반도체 칩(200)의 수직 방향, 즉 Z 방향으로 제1 절연부재(300)를 관통하는 복수의 제1 홀(TH11)들 및 제2 홀(H12)들이 형성될 수 있다. 각각의 제1 홀(TH11)들은 수직 방향으로 정렬된 제1 재배선(120) 및 제2 재배선(220)을 노출한다. 반면에, 제2 홀(TH12)들은 제1 재배선(120)들 및 제2 재배선(220)들을 노출하지 않는다. 또한, 제1 홀(TH11)들 및 제2 홀(TH12)들 각각은 수평 방향, 예컨대 X 방향으로 제1 절연부재(300)를 관통하여 베이스 칩(100)의 측면(112) 및 제1 반도체 칩(200)의 측면(212)과 연결될 수 있다. The first insulating member 300 includes a plurality of first holes TH11 penetrating the first insulating member 300 in the direction perpendicular to the base chip 100 and the first semiconductor chip 200, Two holes H12 may be formed. Each of the first holes TH11 exposes the first rewiring line 120 and the second rewiring line 220 aligned in the vertical direction. On the other hand, the second holes TH12 do not expose the first rewiring lines 120 and the second rewiring lines 220. [ The first holes TH11 and the second holes TH12 may pass through the first insulating member 300 in the horizontal direction such as the X direction so that the side surfaces 112 of the base chip 100, And may be connected to the side 212 of the chip 200.

제1 메인 전도성 연결부재(410)들은 제1 홀(TH1)들에 형성되어 각각 수직 방향으로 정렬된 제1 재배선(120) 및 제2 재배선(220)과 전기적된다. 제1 메인 전도성 연결부재(410)들 각각은 베이스 칩(100)의 하부면으로 노출된 제1 패드부(411)를 구비할 수 있다. 제1 패드부(411)들은 베이스 칩(100)의 하부면과 실질적으로 동일한 평면상에 배치될 수 있다. 제1 패드부(411)들은 베이스 칩(100) 및 제1 반도체 칩(200)의 외부 인터페이스(external interface)를 제공할 수 있다. 외부 인터페이스란, 베이스 칩(100) 및 제1 반도체 칩(200)과 외부 장치(미도시)간의 신호 입출력을 의미한다. The first main conductive connecting members 410 are electrically connected to the first rewiring lines 120 and the second rewiring lines 220 formed in the first holes TH1 and aligned in the vertical direction, respectively. Each of the first main conductive connecting members 410 may have a first pad portion 411 exposed to the lower surface of the base chip 100. The first pad portions 411 may be disposed on substantially the same plane as the lower surface of the base chip 100. The first pad portions 411 may provide an external interface of the base chip 100 and the first semiconductor chip 200. The external interface means a signal input / output between the base chip 100 and the first semiconductor chip 200 and an external device (not shown).

각각의 제1 메인 전도성 연결부재(410)들은 제1 절연부재(300)의 측면을 따라서 절단된 측면(412)들을 가질 수 있으며, 제1 메인 전도성 연결부재(410)들의 측면(412)은 제1 절연부재(300)의 측면과 실질적으로 동일 면상에 배치될 수 있다.Each of the first main conductive connecting members 410 may have side surfaces 412 cut along the side surfaces of the first insulating member 300 and the side surfaces 412 of the first main conductive connecting members 410 1 insulating member 300. In this case,

제1 더미 전도성 연결부재(420)들은 제2 홀(TH12)들에 형성될 수 있다. 제1 더미 전도성 연결부재(420)들은 제1 재배선(120)들 및 제2 재배선(220)들과 전기적으로 연결되지 않는다. 각각의 제1 더미 전도성 연결부재(420)들은 베이스 칩(100)의 하부면으로 노출된 제2 패드부(421)를 구비할 수 있다. 제2 패드부(421)들은 베이스 칩(100)의 하부면과 실질적으로 동일한 평면상에 배치될 수 있다. 제2 패드부(421)들은 제1 패드부(411)들과 달리 베이스 칩(100) 및 제1 반도체 칩(200)의 외부 인터페이스를 제공하지 않는다. 또한, 각각의 제1 더미 전도성 연결부재(420)들은 제1 절연부재(300)의 측면을 따라서 절단된 측면(422)을 가질 수 있으며, 제1 더미 전도성 연결부재(420)들의 측면(422)은 제1 절연부재(300)의 측면과 실질적으로 동일 면상에 배치될 수 있다.The first dummy conductive connecting members 420 may be formed in the second holes TH12. The first dummy conductive connecting members 420 are not electrically connected to the first rewiring lines 120 and the second rewiring lines 220. Each of the first dummy conductive connection members 420 may have a second pad portion 421 exposed to the lower surface of the base chip 100. The second pad portions 421 may be disposed on substantially the same plane as the lower surface of the base chip 100. Unlike the first pads 411, the second pads 421 do not provide an external interface between the base chip 100 and the first semiconductor chip 200. Each of the first dummy conductive connecting members 420 may have a cut side 422 along the side of the first insulating member 300 and the side 422 of the first dummy conductive connecting members 420 may have a cut- May be disposed on substantially the same plane as the side surface of the first insulating member 300.

몰드부(500)는 제1 절연부재(300), 제1 메인 전도성 연결부재(410)들, 제1 더미 전도성 더미부재(420)들 및 제1 반도체 칩(200)의 상부면을 몰딩한다. 몰드부(500)의 재료로는 에폭시 몰드 화합물(EMC)이 사용될 수 있다.The mold part 500 molds the upper surface of the first insulating member 300, the first main conductive connecting member 410, the first dummy conductive dummy member 420, and the first semiconductor chip 200. As the material of the mold part 500, an epoxy mold compound (EMC) may be used.

이상, 도 1a 내지 도 6을 참조로 한 실시예에서는 스택된 모든 반도체 칩들이 외부인터페이스를 공유하는 경우를 나타내었으나, 본 발명은 이에 한정되지 않는다. 예컨대, 스택된 반도체 칩들의 일부는 제1 패드부(411)들을 외부 인터페이스로 사용할 수 있고, 일부 반도체 칩들을 제외한 나머지 반도체 칩들은 제2 패드부(421)들을 외부 인터페이스로 사용할 수 있다. 이러한 실시예는 도 7a 내지 도 12를 참조로 하는 이의 설명을 통해서 명백해질 것이다.In the above embodiments, all stacked semiconductor chips share an external interface, but the present invention is not limited thereto. For example, some of the stacked semiconductor chips may use the first pad portions 411 as an external interface, and the remaining semiconductor chips may use the second pad portions 421 as an external interface. Such an embodiment will be apparent from the description thereof with reference to Figures 7A-12.

도 7a, 도 8a 및 도 9를 참조하면, 도 1f 및 도 2f에 도시된 공정이 완료된 후, 각각의 제1 반도체 칩(200)들 상에 적어도 하나의 제2 반도체 칩(600)을 스택할 수 있다. 본 실시예에서는 각 제1 반도체 칩(200)들 상에 2개의 제2 반도체 칩(600)을 스택하는 경우를 나타내었다. Referring to FIGS. 7A, 8A, and 9, after the processes shown in FIGS. 1F and 2F are completed, at least one second semiconductor chip 600 is stacked on each of the first semiconductor chips 200 . In this embodiment, two second semiconductor chips 600 are stacked on the first semiconductor chips 200.

제2 반도체 칩(600)은 베이스 칩(100) 및 제1 반도체 칩(200)과 실질적으로 동일한 사이즈를 가질 수 있다. 제2 반도체 칩(600)은 베이스 칩(100) 및 제1 반도체 칩(200)과 동종의 칩일 수 있다. 또는, 제2 반도체 칩(600)은 베이스 칩(100)및 제1 반도체 칩(200)과 다른 종류의 칩일 수도 있다. The second semiconductor chip 600 may have substantially the same size as the base chip 100 and the first semiconductor chip 200. The second semiconductor chip 600 may be the same kind of chip as the base chip 100 and the first semiconductor chip 200. Alternatively, the second semiconductor chip 600 may be a chip different from the base chip 100 and the first semiconductor chip 200.

각각의 제2 반도체 칩(600)들은 제3 본딩 패드(611)들을 구비하는 제2 반도체 칩 몸체(610) 및 제3 본딩 패드(611)들에 각각 전기적으로 연결되고 제2 반도체 칩 몸체(610)의 측면(612)으로 노출된 제3 재배선(620)들을 구비할 수 있다. Each of the second semiconductor chips 600 is electrically connected to the second semiconductor chip body 610 and the third bonding pads 611 having the third bonding pads 611 and electrically connected to the second semiconductor chip body 610 And the third rewiring lines 620 exposed to the side surfaces 612 of the second rewiring lines 620.

제2 반도체 칩 몸체(610)는 벌크 실리콘 기판과 같은 반도체 기판을 포함할 수 있다. 또한, 제2 반도체 칩 몸체(610)는 제1 에피택셜층으로 제공되거나 SOI 구조를 가질 수도 있고, BOX층을 포함할 수도 있다. 또한, 제2 반도체 칩 몸체(610)는 III족, IV족, 및/또는 V족 원소와 같은 다른 반도체 물질을 포함할 수도 있다. 제2 반도체 칩 몸체(610)는 활성면(613) 및 활성면(613)과 대향하는 비활성면(614), 활성면(613) 및 비활성면(614)을 연결하는 측면(612)들을 가질 수 있으며, 제2 반도체 칩 몸체(610)의 비활성면(614)은 제2 반도체 칩(600)의 하부면과 실질적으로 동일한 면일 수 있다.The second semiconductor chip body 610 may include a semiconductor substrate such as a bulk silicon substrate. In addition, the second semiconductor chip body 610 may be provided with a first epitaxial layer, have an SOI structure, and may include a BOX layer. In addition, the second semiconductor chip body 610 may include other semiconductor materials such as Group III, Group IV, and / or Group V elements. The second semiconductor chip body 610 may have an active surface 613 and a side surface 612 connecting the active surface 613 and the inactive surface 614 opposite the active surface 613 And the inactive surface 614 of the second semiconductor chip body 610 may be substantially the same plane as the lower surface of the second semiconductor chip 600.

제2 반도체 칩 몸체(610)에는 제2 반도체 칩(600) 동작에 필요한 트랜지스터, 저항, 캐패시터 및 퓨즈 등의 개별 소자들이 상호 전기적으로 접속된 집적회로, ILD, IMD 등의 절연층 및 배선들을 포함하는 제3 회로부(미도시)가 형성될 수 있다. 집적회로는 예컨대, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU, CPU와 DSP가 조합된 프로세서, ASIC, MEMS 소자, 광전자 소자, 디스플레이 소자 등의 반도체 소자를 이루기 위한 다양한 종류의 능동 소자 및/또는 수동소자들을 포함할 수 있다. The second semiconductor chip body 610 includes insulating layers and wirings such as an integrated circuit, an ILD, and an IMD, in which discrete elements such as transistors, resistors, capacitors, and fuses are electrically connected to each other to operate the second semiconductor chip 600 A third circuit part (not shown) may be formed. The integrated circuit includes various types of active devices such as a high integrated circuit semiconductor memory device such as DRAM, SRAM, and flash memory, a CPU, a processor in which a CPU and a DSP are combined, an ASIC, a MEMS device, an optoelectronic device, Element and / or passive elements.

제3 회로부는 제2 반도체 칩 몸체(610)의 활성면(613)에 인접하여 위치할 수 있다. 제3 본딩 패드(611)들은 외부와의 전기적인 연결을 위한 제3 회로부의 외부 접점으로 제2 반도체 칩 몸체(610)의 활성면(613)에 형성되며 제3 회로부와 전기적으로 연결될 수 있다. 제3 본딩 패드(611)들은 제2 반도체 칩 몸체(610)의 가장자리에 인접하여 배치될 수 있다. The third circuit portion may be located adjacent to the active surface 613 of the second semiconductor chip body 610. The third bonding pads 611 may be formed on the active surface 613 of the second semiconductor chip body 610 as an external contact of the third circuit part for electrical connection to the outside and may be electrically connected to the third circuit part. The third bonding pads 611 may be disposed adjacent to the edge of the second semiconductor chip body 610.

제3 재배선(620)들은 제2 반도체 칩 몸체(610)의 활성면(613) 상에 제3 본딩 패드(611)들로부터 제2 반도체 칩 몸체(610)의 가장자리를 향해 라인형으로 형성될 수 있다. 제3 재배선(620)들의 일측 단부는 제3 본딩 패드(611)들의 적어도 일부를 덮고 일측 단부와 대향하는 제3 재배선(620)들의 타측 단부는 제2 반도체 칩 몸체(610)의 측면(612)으로 노출될 수 있다. The third rewiring lines 620 are formed on the active surface 613 of the second semiconductor chip body 610 in a line shape from the third bonding pads 611 toward the edge of the second semiconductor chip body 610 . One end of the third rewiring lines 620 covers at least a portion of the third bonding pads 611 and the other end of the third rewiring lines 620 that is opposite to the one end of the third rewiring lines 620 is connected to the side of the second semiconductor chip body 610 612).

제2 반도체 칩(600)은 제2 반도체 칩 몸체(610)의 활성면(613) 상에 제3 재배선(620)들을 덮도록 형성된 제3 보호막(630)을 더 포함할 수 있다. 제3 보호막(630)은 단일 절연물질로 이루어진 단일 절연막 구조일 수 있다. 또한, 제3 보호막(630)은 다층 절연막 구조일 수 있다. 예컨대, 제3 보호막(630)은 질화물과 폴리머 물질을 포함하는 다층 구조일 수 있다. 또한, 제3 보호막(630)은 외부 충격을 완화시킬 수 있는 절연성 탄성부재를 포함할 수도 있다. The second semiconductor chip 600 may further include a third protective film 630 formed to cover the third rewiring lines 620 on the active surface 613 of the second semiconductor chip body 610. The third protective film 630 may be a single insulating film structure made of a single insulating material. In addition, the third protective film 630 may have a multilayered insulating film structure. For example, the third protective film 630 may have a multi-layer structure including nitride and a polymer material. In addition, the third protective film 630 may include an insulating elastic member capable of mitigating an external impact.

도 7a 및 도 9에 도시된 바와 같이, 각각의 제2 반도체 칩(600)들의 측면(612)으로 노출된 제3 재배선(620)들의 타측 단부들이 베이스 칩(100) 및 제1 반도체 칩(200)의 측면으로 노출된 제1 재배선(120)들 및 제2 재배선(220)들의 단부와 수직 방향으로 정렬되지 않고, 제1 전도성 연결부재(400)들과 수직 방향, 즉 Z 방향으로 정렬되도록 제2 접착부재(640)을 매개로 각각의 제1 반도체 칩(200)들 상에 적어도 하나의 제2 반도체 칩(600)을 스택한다. 예컨대, 제1 재배선(120)들 및 제2 재배선(220)들은 베이스 칩(100) 및 제1 반도체 칩(200)의 일 측면으로 노출될 수 있고, 제2 반도체 칩(600)은 그 측면(612)으로 노출된 제3 재배선(620)들의 단부가 상기 일 측면과 대향하는 베이스 칩(100) 및 제1 반도체 칩(200)의 타 측면과 동일면 상에 위치하도록 베이스 칩(100) 및 제1 반도체 칩(200)에 대하여 180°회전된 상태로 스택될 수 있다.7A and 9, the other ends of the third rewiring lines 620 exposed to the side surfaces 612 of the respective second semiconductor chips 600 are electrically connected to the base chip 100 and the first semiconductor chip 200 and the first conductive lines 400 and the second conductive lines 220 in the direction perpendicular to the first conductive connecting members 400 in the Z direction At least one second semiconductor chip 600 is stacked on each first semiconductor chip 200 via a second bonding member 640 so as to be aligned. For example, the first rewiring lines 120 and the second rewiring lines 220 may be exposed to one side of the base chip 100 and the first semiconductor chip 200, The end portions of the third rewiring lines 620 exposed to the side surface 612 are positioned on the same side of the base chip 100 and the other side of the first semiconductor chip 200, And 180 degrees with respect to the first semiconductor chip 200.

도 7b 및 도 8b를 참조하면, 제2 반도체 칩(600)들 사이의 공간을 채우는 제2 절연부재(700)를 형성한다. 일 실시예에서, 제2 반도체 칩(600)들 사이의 공간을 채우고 제2 반도체 칩(600)들의 상부면을 덮는 절연막을 형성한 다음, 식각 공정을 통해 제2 반도체 칩(600)들의 상부면을 덮는 절연막을 제거하여 제2 절연부재(700)를 형성할 수 있다. 절연막은 CVD, 잉크제팅, 또는 스프레이 코팅 방식을 이용하여 형성할 수 있으며, 고분자막, 예컨대 에폭시 몰드 화합물(EMC), 피릴렌 등으로 이루어질 수 있다. 7B and 8B, a second insulating member 700 filling a space between the second semiconductor chips 600 is formed. In one embodiment, an insulating film is formed to fill a space between the second semiconductor chips 600 and cover the upper surface of the second semiconductor chips 600, and then the upper surface of the second semiconductor chips 600 The second insulating member 700 can be formed. The insulating film may be formed using CVD, ink jetting, or spray coating. The insulating film may be formed of a polymer film such as epoxy mold compound (EMC), pyrene, or the like.

도 7c 및 도 8c를 참조하면, 제2 절연부재(700)를 수직 방향, 즉 Z 방향으로 관통하여 제1 전도성 연결부재(400)들에 연결되며 제2 반도체 칩(600)들의 측면(612)으로 노출된 제3 재배선(620)들의 단부들을 노출하는 제2 관통홀(TH2)들을 형성한다. 제2 관통홀(TH2)들은 사진 식각 공정, 드릴링 공정 중 어느 하나에 의해 형성될 수 있다. 7C and 8C, the second insulating member 700 is connected to the first conductive connecting members 400 through the vertical direction, that is, the Z direction, and the side surfaces 612 of the second semiconductor chips 600, Through holes (TH2) exposing the ends of the third rewiring lines (620). The second through holes TH2 may be formed by a photolithography process or a drilling process.

각각의 제2 관통홀(TH2)들은 수평 방향, 예컨대 X 방향으로 제2 절연부재(700)를 관통하여 수평 방향으로 이웃하는 제2 반도체 칩(600)들 사이를 연결하도록 형성될 수 있다. 각각의 제2 관통홀(TH2)들은 수평방향으로 그 일측에 배치된 제2 반도체 칩(600)들의 제3 재배선(620)들을 노출하지 않고, 수평 방향으로 일측과 대향하는 그 타측에 배치된 제2 반도체 칩(600)들의 제3 재배선(620)들을 노출하도록 형성될 수 있다.Each of the second through holes TH2 may be formed so as to connect between the second semiconductor chips 600 which are adjacent to each other in the horizontal direction through the second insulating member 700 in the horizontal direction, e.g., the X direction. Each of the second through holes TH2 does not expose the third rewiring lines 620 of the second semiconductor chips 600 disposed on one side thereof in the horizontal direction but is disposed on the other side thereof opposite to the one side in the horizontal direction And may be formed to expose the third rewiring lines 620 of the second semiconductor chips 600.

도 7d 및 도 8d를 참조하면, 제2 관통홀(TH2)들을 채우는 제2 전도성 연결부재(800)들을 형성한다. 일 실시예에서, 제2 관통홀(TH2)들을 채워우고 제2 반도체 칩(600)들의 상부면을 덮는 전도성 물질을 형성한 다음, 식각 공정을 통해 제2 반도체 칩(600)들의 상부면을 덮는 전도성 물질을 제거하여 제2 전도성 연결부재(800)들을 형성할 수 있다. 전도성 물질은 구리, 은, 금, 알루미늄, 주석, 솔더 등을 전도성 재료로 도금 공정 또는 물리화학기상증착공정에 의해 형성될 수 있다. Referring to FIGS. 7D and 8D, second conductive connecting members 800 filling the second through holes TH2 are formed. In one embodiment, the conductive material filling the second through holes TH2 and covering the upper surface of the second semiconductor chips 600 is formed, and then the upper surface of the second semiconductor chips 600 is covered through the etching process The second conductive connecting members 800 can be formed by removing the conductive material. The conductive material may be formed by a plating process of copper, silver, gold, aluminum, tin, solder, etc. with a conductive material or a physical chemical vapor deposition process.

제2 전도성 연결부재(800)들은 수평 방향으로 그 일측에 배치된 제1 전도성 연결부재(400)들과 전기적으로 접속되며 제1 전도성 연결부재(400)들을 통해서 베이스 칩(100) 및 제1 반도체 칩(200)의 제1 재배선(120)들 제2 재배선(220)들과 전기적으로 연결된다. 또한, 제2 전도성 연결부재(800)들은 수평 방향으로 상기 일측과 대향하는 그 타측에 배치된 제2 반도체 칩(600)들의 제3 재배선(620)들과 전기적으로 접속된다. The second conductive connecting members 800 are electrically connected to the first conductive connecting members 400 arranged on one side in the horizontal direction and electrically connected to the base chip 100 and the first semiconductor connecting member 400 through the first conductive connecting members 400. [ The first rewiring lines 120 and the second rewiring lines 220 of the chip 200 are electrically connected. The second conductive connecting members 800 are electrically connected to the third rewiring lines 620 of the second semiconductor chips 600 disposed on the other side of the second conductive connecting members 800 in the horizontal direction.

도 7e를 참조하면, 몰딩 공정으로 제2 절연부재(700), 제2 전도성 연결부재(800)들 및 제2 반도체 칩(600)의 상부면을 감싸는 몰드부(520)를 형성한다. 몰드부(520)의 재료로는 에폭시 몰드 화합물(EMC)이 사용될 수 있다.Referring to FIG. 7E, a molding process is performed to form the second insulating member 700, the second conductive connecting members 800, and the mold 520 surrounding the upper surface of the second semiconductor chip 600. As the material of the mold part 520, an epoxy mold compound (EMC) may be used.

도 7f를 참조하면, 웨이퍼(W)의 후면(BS)이 위로 향하도록 웨이퍼(W)를 반전시킨 다음, 몰드부(520)를 지지대로 하여 제1 절연부재(300) 및 제1 전도성 연결부재(400)들이 노출되도록 웨이퍼(W)의 후면(BS)을 백그라인딩 공정 또는 에치백 공정으로 제거하여 베이스 칩(100)들을 개별화한다. 상기 공정 중에 웨이퍼(W) 및 웨이퍼(W) 상에 마련된 베이스 칩(100)들이 몰드부(520)에 의해 지지되므로, 웨이퍼(W)의 두께가 감소되더라도 웨이퍼(W) 및 웨이퍼(W) 상에 마련된 베이스 칩(100)들에 휨 및 크랙 발생이 억제된다.7F, the wafer W is inverted such that the rear surface BS of the wafer W faces upward, and then the first insulating member 300 and the first conductive connecting member 500, (BS) of the wafer W is removed by a back grinding process or an etch-back process so that the base chips 100 are exposed. The wafer W and the base chips 100 provided on the wafer W are supported by the mold part 520 during the above process so that even if the thickness of the wafer W is reduced, The occurrence of warpage and cracks in the base chips 100 provided on the substrate 100 is suppressed.

도 7g를 참조하면, 스크라이브 라인 영역(SLR)의 제1,제2 절연부재(300,700) 및 제1,제2 전도성 연결부재(400,800)들을 절단하여 스택 패키지(20)를 개별화한다. 상기 절단 공정에 의해, 각각의 제1 전도성 연결부재(400)들은 수직 방향으로 정렬된 제1 재배선(120) 및 제2 재배선(220)과 전기적으로 연결된 제1 메인 전도성 연결부재(410)와, 제1 재배선(120) 및 제2 재배선(220)과 전기적으로 연결되지 않는 제1 더미 전도성 연결부재(420)로 분리될 수 있다. 또한, 각각의 제2 전도성 연결부재(800)들은 수직 방향으로 정렬된 제3 재배선(620) 및 제1 더미 전도성 연결부재(420)와 전기적으로 연결된 제2 메인 전도성 연결부재(810)와, 제1 메인 전도성 연결부재(410)와 전기적으로 연결된 제2 더미 전도성 연결부재(820)로 분리될 수 있다. Referring to FIG. 7G, the first and second insulating members 300 and 700 and the first and second conductive connecting members 400 and 800 of the scribe line region SLR are cut to individualize the stack package 20. The first conductive connecting members 400 are electrically connected to the first rewiring lines 120 and the second rewiring lines 220 and the first main conductive connecting member 410 electrically connected to the second rewiring lines 220, And a first dummy conductive connection member 420 that is not electrically connected to the first rewiring line 120 and the second rewiring line 220. Each of the second conductive connecting members 800 includes a third rewiring line 620 aligned in the vertical direction and a second main conductive connecting member 810 electrically connected to the first dummy conductive connecting member 420, And a second dummy conductive connecting member 820 electrically connected to the first main conductive connecting member 410.

이하, 도 10 내지 도 12를 참조하여 전술한 방법에 의해 제조된 스택 패키지(20)의 구조를 설명하면 다음과 같다.Hereinafter, the structure of the stack package 20 manufactured by the above-described method with reference to FIGS. 10 to 12 will be described.

도 10은 본 발명의 일 실시예에 따른 스택 패키지를 도시한 평면도이고, 도 11는 도 10의 E-E' 라인에 따른 단면도이고, 도 12는 도 10의 F-F' 라인에 따른 단면도이다. 도 10에서는 설명의 편의를 위하여 몰드부(520) 및 제3 보호막(630)의 도시를 생략하였다.FIG. 10 is a plan view showing a stack package according to an embodiment of the present invention, FIG. 11 is a sectional view taken along line E-E 'of FIG. 10, and FIG. 12 is a sectional view taken along line F-F' of FIG. In FIG. 10, the mold part 520 and the third protective film 630 are omitted for convenience of explanation.

도 10 내지 도 12를 참조하면, 본 발명의 일 실시예에 따른 스택 패키지(20)는, 도 4 내지 도 6을 참조로 설명된 스택 패키지(10)의 구성 외에, 제2 반도체 칩(600), 제2 절연부재(700) 및 제2 전도성 연결부재(800)들을 더 포함할 수 있다. 10 to 12, a stack package 20 according to an embodiment of the present invention includes, in addition to the configuration of the stack package 10 described with reference to FIGS. 4 to 6, a second semiconductor chip 600, A second insulating member 700, and a second conductive connecting member 800, as shown in FIG.

제2 반도체 칩(600), 제2 절연부재(700) 및 제2 전도성 연결부재들(800)을 제외한 나머지 구성은 도 4 내지 도 6을 참조로 설명된 스택 패키지(10)의 구성과 실질적으로 동일하므로, 동일한 구성에 대한 중복된 설명은 생략하기로 한다. The remaining configuration except for the second semiconductor chip 600, the second insulating member 700, and the second conductive connecting members 800 is substantially the same as the configuration of the stack package 10 described with reference to FIGS. And thus a duplicated description of the same configuration will be omitted.

제2 반도체 칩(600)은 베이스 칩(100) 및 제1 반도체 칩(200)과 실질적으로 동일한 사이즈 및 외형을 가질 수 있다. 제2 반도체 칩(600)은 베이스 칩(100) 및 제1 반도체 칩(200)과 동종의 칩일 수도 있다. 또는, 제2 반도체 칩(600)은 베이스 칩(100) 및 제1 반도체 칩(200)과 다른 종류의 칩일 수도 있다. The second semiconductor chip 600 may have substantially the same size and shape as the base chip 100 and the first semiconductor chip 200. The second semiconductor chip 600 may be a chip of the same kind as the base chip 100 and the first semiconductor chip 200. Alternatively, the second semiconductor chip 600 may be a chip different from the base chip 100 and the first semiconductor chip 200.

제2 반도체 칩(600)은 제2 반도체 칩 몸체(610) 및 제3 재배선(620)을 포함할 수 있다. 또한, 제2 반도체 칩(600)은 제3 보호막(630)을 더 포함할 수 있다.The second semiconductor chip 600 may include a second semiconductor chip body 610 and a third rewiring line 620. In addition, the second semiconductor chip 600 may further include a third protective film 630.

제2 반도체 칩 몸체(610)는 벌크 실리콘 기판과 같은 반도체 기판을 포함할 수 있다. 또한, 제2 반도체 칩 몸체(610)는 에피택셜층으로 제공되거나 SOI 구조를 가질 수도 있고, BOX층을 포함할 수도 있다. 또한, 제2 반도체 칩 몸체(610)는 III족, IV족, 및/또는 V족 원소와 같은 다른 반도체 물질을 포함할 수도 있다. 제2 반도체 칩 몸체(610)는 활성면(613) 및 활성면(613)과 대향하는 비활성면(614), 활성면(613) 및 비활성면(614)을 연결하는 측면(612)들을 가질 수 있으며, 제2 반도체 칩 몸체(610)의 비활성면(614)은 제1 반도체 칩(200)과 마주하는 제2 반도체 칩(600)의 하부면과 실질적으로 동일한 면일 수 있다.The second semiconductor chip body 610 may include a semiconductor substrate such as a bulk silicon substrate. In addition, the second semiconductor chip body 610 may be provided as an epitaxial layer, have an SOI structure, or include a BOX layer. In addition, the second semiconductor chip body 610 may include other semiconductor materials such as Group III, Group IV, and / or Group V elements. The second semiconductor chip body 610 may have an active surface 613 and a side surface 612 connecting the active surface 613 and the inactive surface 614 opposite the active surface 613 And the inactive surface 614 of the second semiconductor chip body 610 may be substantially the same plane as the lower surface of the second semiconductor chip 600 facing the first semiconductor chip 200.

제2 반도체 칩 몸체(610)에는 제2 반도체 칩(600) 동작에 필요한 트랜지스터, 저항, 캐패시터 및 퓨즈 등의 개별 소자들이 상호 전기적으로 접속된 집적회로, ILD, IMD 등의 절연층 및 배선들을 포함하는 제3 회로부(미도시)가 형성될 수 있다. 집적회로는 예컨대, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU, CPU와 DSP가 조합된 프로세서, ASIC, MEMS 소자, 광전자 소자, 디스플레이 소자 등의 반도체 소자를 이루기 위한 다양한 종류의 능동 소자 및/또는 수동소자들을 포함할 수 있다. The second semiconductor chip body 610 includes insulating layers and wirings such as an integrated circuit, an ILD, and an IMD, in which discrete elements such as transistors, resistors, capacitors, and fuses are electrically connected to each other to operate the second semiconductor chip 600 A third circuit part (not shown) may be formed. The integrated circuit includes various types of active devices such as a high integrated circuit semiconductor memory device such as DRAM, SRAM, and flash memory, a CPU, a processor in which a CPU and a DSP are combined, an ASIC, a MEMS device, an optoelectronic device, Element and / or passive elements.

제3 회로부는 제2 반도체 칩 몸체(610)의 활성면(613)에 인접하여 위치할 수 있으며, 제3 본딩 패드(611)들은 외부와의 전기적인 연결을 위한 제3 회로부의 외부 접점으로 제2 반도체 칩 몸체(610)의 활성면(613)에 형성되며 제3 회로부와 전기적으로 연결될 수 있다.The third circuit part may be positioned adjacent to the active surface 613 of the second semiconductor chip body 610 and the third bonding pads 611 may be located outside the third circuit part for electrical connection to the outside. 2 semiconductor chip body 610 and may be electrically connected to the third circuit part.

제3 재배선(620)들은 제2 반도체 칩 몸체(610)의 활성면(613)상에 제2 반도체 칩 몸체(610)의 가장자리를을 향해 라인형으로 형성될 수 있다. 제3 재배선(620)들은 도전성 물질, 예컨대 Al, Cu, Ag, Au 등의 금속 물질들 중 하나 이상을 포함할 수 있다. 제3 재배선(620)들의 일측 단부는 제3 본딩 패드(611)들의 적어도 일부를 덮고, 제3 재배선(620)들의 일측 단부와 대향하는 제3 재배선(620)들의 타측 단부는 제2 반도체 칩 몸체(610)의 측면(612)으로 노출될 수 있다. The third rewiring lines 620 may be formed in a line shape toward the edge of the second semiconductor chip body 610 on the active surface 613 of the second semiconductor chip body 610. The third rewiring lines 620 may include one or more of a conductive material, for example, metal materials such as Al, Cu, Ag, and Au. One end of the third rewiring lines 620 covers at least a part of the third bonding pads 611 and the other end of the third rewiring lines 620 opposing one end of the third rewiring lines 620 is connected to the second And may be exposed to the side surface 612 of the semiconductor chip body 610.

제3 재배선(620)들은 제1 더미 전도성 연결부재(420)들에 각각 대응될 수 있다. 제2 반도체 칩(600)은 그 측면(612)으로 노출된 제3 재배선(620)들의 타측 단부들이 제1 더미 전도성 연결부재(420)들과 수직 방향으로 정렬되고 제1 재배선(120)들 및 제2 재배선(220)들과 수직 방향으로 정렬되지 않도록 제2 접착부재(640)를 매개로 제1 반도체 칩(200) 상에 하나 또는 두 개 이상 스택될 수 있다. The third rewiring lines 620 may correspond to the first dummy conductive connecting members 420, respectively. The second semiconductor chip 600 is formed such that the other ends of the third rewiring lines 620 exposed to the side surfaces 612 thereof are vertically aligned with the first dummy conductive connecting members 420, One or more stacks may be stacked on the first semiconductor chip 200 via a second adhesive member 640 so as not to be vertically aligned with the second rewiring lines 220 and the second rewiring lines 220.

제3 보호막(630)은 제2 반도체 칩 몸체(610)의 활성면(613) 상에 제3 재배선(620)들을 덮도록 형성될 수 있다. 제3 보호막(630)은 단일 절연물질로 이루어진 단일 절연막 구조일 수 있다. 또한, 제3 보호막(630)은 다층 절연막 구조일 수 있다. 예컨대, 제3 보호막(630)은 질화물과 폴리머 물질을 포함하는 다층 구조일 수 있다. 또한, 제3 보호막(630)은 외부 충격을 완화시킬 수 있는 절연성 탄성부재를 포함할 수도 있다. The third protective film 630 may be formed to cover the third rewiring lines 620 on the active surface 613 of the second semiconductor chip body 610. [ The third protective film 630 may be a single insulating film structure made of a single insulating material. In addition, the third protective film 630 may have a multilayered insulating film structure. For example, the third protective film 630 may have a multi-layer structure including nitride and a polymer material. In addition, the third protective film 630 may include an insulating elastic member capable of mitigating an external impact.

제2 절연부재(700)는 제2 반도체 칩(600)들의 측면을 감싸도록 형성될 수 있다. 제2 절연부재(700)는 산화막, 질화막 및 유기막 중 어느 하나 이상을 포함할 수 있다. 제2 절연부재(700)에는 수직 방향, 즉 Z 방향으로 제2 절연부재(700)를 관통하는 복수의 제3 홀(TH21)들 및 제4 홀(TH22)들이 형성될 수 있다. 제3 홀(TH21)들은 각각 수직적으로 정렬된 제3 재배선(620)들 및 제1 더미 전도성 연결부재(420)를 노출할 수 있다. 그리고, 제4 홀(TH22)들은 제3 재배선(620)들 및 제1 더미 전도성 연결부재(420)들을 노출하지 않고 제1 메인 전도성 연결부재(410)들을 각각 노출할 수 있다. 또한, 제3 홀(TH21)들 및 제4 홀(TH22)들은 각각 수평 방향, 예컨대 X 방향으로 제2 절연부재(700)를 관통하여 제2 반도체 칩(600)의 측면과 연결될 수 있다. The second insulating member 700 may be formed to surround the side surfaces of the second semiconductor chips 600. The second insulating member 700 may include at least one of an oxide film, a nitride film, and an organic film. A plurality of third holes TH21 and fourth holes TH22 passing through the second insulating member 700 may be formed in the second insulating member 700 in the vertical direction, that is, the Z direction. The third holes (TH21) may expose the third rewiring lines (620) and the first dummy conductive connecting member (420), which are vertically aligned, respectively. The fourth holes TH22 may expose the first main conductive connecting members 410 without exposing the third rewiring lines 620 and the first dummy conductive connecting members 420. [ The third holes TH21 and TH22 may be connected to the side of the second semiconductor chip 600 through the second insulating member 700 in the horizontal direction, e.g., the X direction.

제2 메인 전도성 연결부재(810)들은 제3 홀(TH21)들에 형성될 수 있다. 각각의 제2 메인 전도성 연결부재(810)들은 수직 방향으로 정렬된 제3 재배선(620)들 및 제1 더미 전도성 연결부재(420)와 전기적으로 연결될 수 있다. 또한, 각각의 제2 메인 전도성 연결부재(810)들은 제2 절연부재(700)의 측면을 따라서 절단된 측면(811)을 가질 수 있으며, 제2 메인 전도성 연결부재(810)들의 측면(811)들은 제2 절연부재(700)의 측면과 실질적으로 동일한 평면상에 배치될 수 있다.And the second main conductive connecting members 810 may be formed in the third holes TH21. Each of the second main conductive connecting members 810 may be electrically connected to the third reed lines 620 and the first dummy conductive connecting member 420 arranged in the vertical direction. Each of the second main conductive connecting members 810 may have a side surface 811 cut along the side surface of the second insulating member 700 and a side surface 811 of the second main conductive connecting member 810 may have a side surface 811, May be disposed on substantially the same plane as the side surface of the second insulating member (700).

제2 더미 전도성 연결부재(820)들은 제2 홀(TH22)들에 형성될 수 있다. 제2 더미 전도성 연결부재(820)들은 제2 메인 전도성 연결부재(810)들과 달리, 제3 재배선(620)들 및 제1 더미 전도성 연결부재(420)들과 전기적으로 연결되지 않는다. 제2 더미 전도성 연결부재(820)들은 제1 메인 전도성 연결부재(410)들에 각각 전기적으로 연결될 수 있다. 또한, 제2 더미 전도성 연결부재(820)들은 제1 메인 전도성 연결부재(410)들을 통해서 제1 및 제2 재배선(120,220)들에 각각 전기적으로 연결될 수 있다. 각각의 제2 더미 전도성 연결부재(820)들은 제2 절연부재(700)의 측면을 따라서 절단된 측면(821)을 가질 수 있으며, 제2 더미 전도성 연결부재(820)들의 측면(821)은 제2 절연부재(700)의 측면과 실질적으로 동일한 평면상에 배치될 수 있다.And the second dummy conductive connecting members 820 may be formed in the second holes TH22. The second dummy conductive connecting members 820 are not electrically connected to the third reed lines 620 and the first dummy conductive connecting members 420 unlike the second main conductive connecting members 810. [ The second dummy conductive connecting members 820 may be electrically connected to the first main conductive connecting members 410, respectively. Also, the second dummy conductive connection members 820 may be electrically connected to the first and second rewiring lines 120 and 220 through the first main conductive connecting members 410, respectively. Each second dummy conductive connecting member 820 may have a cut side 821 along the side of the second insulating member 700 and the side 821 of the second dummy conductive connecting member 820 may have a cut- 2 insulating member 700. The insulating member 700 may be disposed on the same plane as the side surface of the insulating member 700. [

몰드부(520)는 제2 절연부재(700), 제2 메인 전도성 연결부재(810), 제2 더미 전도성 더미부재(820) 및 최상부 제2 반도체 칩(600)의 상부면을 몰딩한다. 몰드부(520)의 재료로는 에폭시 몰드 화합물(EMC)이 사용될 수 있다.The mold part 520 molds the upper surface of the second insulating member 700, the second main conductive connecting member 810, the second dummy conductive dummy member 820 and the uppermost second semiconductor chip 600. As the material of the mold part 520, an epoxy mold compound (EMC) may be used.

본 실시예들에 따르면, 반도체 칩들이 본딩 와이어 없이 전기적으로 연결된 적층 구조를 가짐으로써 와이어 본딩 공정에 의해 발생될 수 있는 문제점들, 예컨대 스택되는 반도체 칩의 개수가 늘어나면 와이어의 길이가 증가되고 이로 인해 패키지 사이즈가 커지는 문제, 신호 전달 길이가 길어져 전기적 특성이 저하되는 문제, 와이어 길이가 길어짐에 따라서 와이어 스위핑(wire sweeping) 등이 불량이 발생되는 문제를 해소할 수 있다. 이에 따라, 전기적 신뢰성을 개선할 수 있고, 패키지 사이즈를 줄일 수 있다. According to the embodiments, since the semiconductor chips have a stacked structure electrically connected to each other without the bonding wires, problems that can be caused by the wire bonding process, such as an increase in the number of stacked semiconductor chips, A problem that a package size becomes large, a problem that a signal transmission length becomes long and an electrical characteristic is deteriorated, and a problem that a wire sweeping and the like occur as the wire length becomes longer can be solved. As a result, the electrical reliability can be improved and the package size can be reduced.

또한, 전도성 연결부재를 분할하여 2 채널 구조를 구현할 수 있으므로 각 채널 별로 전도성 연결부재를 별도로 형성할 필요가 없으므로 공정이 단순해지는 동시에 저비용 및 고효율로 스택 패키지를 제조할 수 있다.Also, since the conductive connecting member can be divided into a two-channel structure, it is not necessary to separately form a conductive connecting member for each channel, so that the process can be simplified, and a stack package can be manufactured with low cost and high efficiency.

전술한 스택 패키지는 다양한 반도체 장치들 및 패키지 모듈들에 적용될 수 있다. The stack package described above can be applied to various semiconductor devices and package modules.

도 13을 참조하면, 본 발명의 실시예들에 따른 스택 패키지는 전자 시스템(710)에 적용될 수 있다. 전자 시스템(710)은 컨트롤러(711), 입출력부(712) 및 메모리(713)를 포함할 수 있다. 컨트롤러(711), 입출력부(712) 및 메모리(713)는 데이터 이동하는 경로를 제공하는 버스(718)를 통해서 상호 커플링될 수 있다. Referring to FIG. 13, a stack package according to embodiments of the present invention may be applied to the electronic system 710. The electronic system 710 may include a controller 711, an input / output unit 712, and a memory 713. The controller 711, the input / output unit 712, and the memory 713 can be coupled to each other via a bus 718 that provides a path for data movement.

예컨데, 컨트롤러(711)는 적어도 하나의 마이크로 프로세서, 적어도 하나의 디지털 시그날 프로세서, 적어도 하나의 마이크로 컨트롤러 및 이러한 컴포넌트들과 동일한 기능을 수행할 수 있는 로직 회로 중 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 본 발명의 실시예들에 따른 스택 패키지들 중 적어도 하나 이상을 포함할 수 있다. 입출력부(712)는 키패드, 키보드, 디스플레이 장치, 터치 스크린 등으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 데이터 저장을 위한 장치로, 데이터 또는/및 컨트롤러(711) 등에 의해 실행된 커멘드(command)를 저장할 수 있다. For example, the controller 711 may include at least one of at least one microprocessor, at least one digital signal processor, at least one microcontroller, and logic circuitry capable of performing the same functions as these components. The memory 713 may include at least one of the stack packages according to embodiments of the present invention. The input / output unit 712 may include at least one selected from a keypad, a keyboard, a display device, a touch screen, and the like. The memory 713 is a device for storing data, and can store commands executed by the data and / or the controller 711 or the like.

메모리(713)는 DRAM과 같은 휘발성 메모리 장치 또는/및 플래시 메모리와 같은 비휘발성 메모리 장치를 포함할 수 있다. 예컨데, 플래시 메모리는 이동 단말기 또는 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다. 플래시 메모리는 SSD(Solid State Disk)로 구성될 수 있다. 이 경우, 전자 시스템(710)은 플래시 메모리 시스템에 많은 양의 데이터를 안정적으로 저장할 수 있다. The memory 713 may comprise a volatile memory device such as a DRAM or / and a non-volatile memory device such as a flash memory. For example, the flash memory may be mounted in an information processing system, such as a mobile terminal or a desktop computer. The flash memory may consist of a solid state disk (SSD). In this case, the electronic system 710 can stably store a large amount of data in the flash memory system.

전자 시스템(710)은 통신망과 데이터를 송수신할 수 있도록 설정된 인터페이스(714)를 더 포함할 수 있다. 인터페이스(714)는 유선 또는 무선 형태를 가질 수 있다. 예컨데, 인터페이스(714)는 인테나, 유선 트랜시버(transceiver) 또는 무선 트랜시버를 포함할 수 있다. The electronic system 710 may further include an interface 714 configured to transmit and receive data to and from the communication network. Interface 714 may be in wired or wireless form. For example, the interface 714 may include an intenna, a wired transceiver, or a wireless transceiver.

전자 시스템(710)은 모바일 시스템, 퍼스널 컴퓨터, 산업용 컴퓨터 또는 다양한 기능들을 수행하는 로직 시스템으로 이해될 수 있다. 예컨데, 모바일 시스템은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 테블릿 컴퓨터(tablet computer), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 전화, 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 음악 시스템, 정보 송수신 시스템 중 어느 하나일 수 있다.Electronic system 710 can be understood as a mobile system, a personal computer, an industrial computer, or a logic system that performs various functions. For example, the mobile system may be a personal digital assistant (PDA), a portable computer, a tablet computer, a mobile phone, a smart phone, a wireless telephone, a laptop computer, A memory card, a digital music system, and an information transmission / reception system.

전자 시스템(710)이 무선 통신을 수행할 수 있는 장치인 경우, 전자 시스템(710)은 CDMA(Code Division Multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(enhanced-time division multiple access), WCDAM(wideband code division multiple access), CDMA2000, LTE(long term evolution) and Wibro(wireless broadband Internet)와 같은 통신 시스템에 사용될 수 있다.  When the electronic system 710 is a device capable of performing wireless communications, the electronic system 710 may be a Code Division Multiple Access (CDMA), a global system for mobile communications (GSM), a north American digital cellular (NADC) Such as enhanced-time division multiple access (TDMA), wideband code division multiple access (WCDAM), CDMA2000, long term evolution (LTE) and wireless broadband Internet (Wibro).

도 14를 참조하면, 본 발명의 실시예들에 따른 스택 패키지는 메모리 카드(900)의 형태로 제공될 수 있다. 예컨데, 메모리 카드(900)는 비휘발성 메모리 장치와 같은 메모리(910) 및 메모리 컨트롤러(920)를 포함할 수 있다. 메모리(910) 및 메모리 컨트롤러(920)은 데이터를 저장하거나 저장된 데이터를 독출할 수 있다.Referring to FIG. 14, a stack package according to embodiments of the present invention may be provided in the form of a memory card 900. For example, the memory card 900 may include a memory 910 and a memory controller 920, such as a non-volatile memory device. The memory 910 and the memory controller 920 can store data or read stored data.

메모리(910)는 본 발명의 실시예들에 따른 스택 패키지가 적용된 비휘발성 메모리 장치들 중 어느 하나 이상을 포함할 수 있고, 메모리 컨트롤러(920)는 호스트(930)로부터의 기입/독출 요청에 응답하여 저장된 데이터를 독출해내거나 데이터를 저장하도록 메모리(910)를 컨트롤한다.The memory 910 may include any one or more of non-volatile memory devices to which a stack package according to embodiments of the present invention is applied, and the memory controller 920 may respond to a write / And controls the memory 910 to read the stored data or store the data.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the present invention has been described and illustrated in detail, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, It will be understood that the invention can be variously modified and changed without departing from the technical scope thereof.

10, 20: 스택 패키지
100: 베이스 칩
200, 600: 제1,제2 반도체 칩
110: 베이스 칩 몸체
210, 610: 제1,제2 반도체 칩 몸 체
120,22,620: 제1,제2,제3 재배선
130,230,630: 제1,제2,제3 보호막
410,810: 제1,제2 메인 전도성 연결부재
420,820: 제1,제2 더미 전도성 연결부재10, 20: stack package
100: Base chip
200, 600: first and second semiconductor chips
110: Base chip body
210 and 610: first and second semiconductor chip bodies
120, 22, 620: 1st, 2nd, 3rd cultivation line
130, 230, 630: first, second,
410, 810: first and second main conductive connecting members
420, 820: first and second dummy conductive connecting members

Claims (20)

제1 본딩 패드 및 상기 제1 본딩 패드와 전기적으로 연결되며 그 가장자리로 연장된 제1 재배선을 각각 구비하는 복수의 베이스 칩들이 형성된 웨이퍼의 전면에 상기 베이스 칩들을 둘러싸고 상기 베이스 칩들의 상기 제1 재배선을 노출하는 블라인드 홈을 형성하여 단계;
제2 본딩 패드 및 상기 제2 본딩 패드와 전기적으로 연결되고 그 가장자리로 노출된 제2 재배선을 구비하는 제1 반도체 칩을 상기 제1 반도체 칩의 가장자리로 노출된 상기 제2 재배선의 단부가 상기 블라인드 홈에 의해 노출된 상기 제1 재배선의 단부와 수직 방향으로 정렬되도록 상기 각각의 베이스 칩들 상에 적어도 하나 이상 스택하는 단계;
상기 블라인드 홈 및 상기 제1 반도체 칩들 사이의 공간을 채우는 제1 절연부재를 형성하는 단계;
상기 제1 절연부재를 관통하여 수직 방향으로 정렬된 상기 제1 재배선 및 상기 제2 재배선의 단부와 각각 전기적으로 연결된 제1 전도성 연결부재들을 형성하는 단계;
상기 전면과 대향하는 상기 웨이퍼의 후면으로 상기 제1 절연부재 및 상기 제1 전도성 연결부재들을 노출시키는 단계;및
상기 제1 절연부재 및 상기 제1 전도성 연결부재들을 절단하여 스택 패키지들을 개별화하는 단계;를 포함하는 스택 패키지의 제조방법.The first bonding pad and the first bonding pad, and surrounding the base chips on the front surface of a wafer having a plurality of base chips each having a first rewiring line extending to an edge thereof, the first bonding pad being electrically connected to the first bonding pad, Forming a blind groove exposing the re-wiring line;
A first semiconductor chip electrically connected to the first bonding pads, the second bonding pads, and the second bonding pads and having a second rewiring line exposed at an edge thereof, wherein the end of the second rewiring line, which is exposed to the edge of the first semiconductor chip, At least one stack on each of the base chips so as to be aligned in a direction perpendicular to an end of the first rewiring line exposed by the blind groove;
Forming a first insulating member that fills a space between the blind groove and the first semiconductor chips;
Forming first conductive interconnecting members electrically connected to ends of the first rewiring line and the second rewiring line aligned in the vertical direction through the first insulating member;
Exposing the first insulating member and the first conductive connecting members to a rear surface of the wafer opposite the front surface;
And cutting the first insulating member and the first conductive connecting members to individualize the stack packages. 제1 항에 있어서, 상기 블라인드 홈을 형성하는 단계는 상기 블라인드 홈이 상기 각 베이스 칩들에 구비된 회로부의 두께보다는 크고 상기 웨이퍼의 후면에 도달하지 않는 깊이가 되도록 수행되는 스택 패키지 제조방법.2. The method of claim 1, wherein the step of forming the blind groove is performed so that the blind groove has a depth larger than a thickness of a circuit portion provided in each of the base chips and not reaching a rear surface of the wafer. 제1 항에 있어서, 상기 제1 전도성 연결부재들을 형성하는 단계는,
상기 제1 절연부재를 관통하여 수직 방향으로 정렬된 상기 제1 재배선 및 상기 제2 재배선의 단부를 각각 노출하는 제1 관통홀들을 형성하는 단계;
상기 제1 관통홀들에 전도성 물질을 채우는 단계;를 포함하는 스택 패키지 제조방법.The method of claim 1, wherein forming the first conductive connecting members comprises:
Forming first through holes exposing ends of the first rewiring lines and the second rewiring lines aligned in the vertical direction through the first insulating member;
And filling the first through holes with a conductive material. 제3 항에 있어서, 상기 제1 관통홀들을 형성하는 단계는 상기 블라인드 홈 하부의 상기 웨이퍼가 노출되도록 수행되는 스택 패키지 제조방법.4. The method of claim 3, wherein forming the first through holes is performed to expose the wafer under the blind groove. 제1 항에 있어서, 상기 제1 전도성 연결부재들을 형성하는 단계 후, 상기 웨이퍼의 후면으로 상기 제1 절연부재 및 상기 제1 전도성 연결부재들을 노출시키는 단계 전에, 상기 제1 절연부재, 상기 제1 전도성 연결부재들 및 상기 제1 반도체 칩의 상부면을 감싸는 몰드부를 형성하는 단계를 더 포함하는 스택 패키지의 제조방법.The method according to claim 1, further comprising, after the step of forming the first conductive connecting members, before exposing the first insulating member and the first conductive connecting members to the rear surface of the wafer, Forming conductive connection members and a mold part surrounding the upper surface of the first semiconductor chip. 제1 항에 있어서, 상기 제1 전도성 연결부재들을 형성하는 단계 후, 상기 웨이퍼의 후면으로 상기 제1 절연부재 및 상기 제1 전도성 연결부재들을 노출시키는 단계 전에,
제3 본딩 패드 및 상기 제3 본딩 패드와 전기적으로 연결되고 그 가장자리로 노출된 제3 재배선을 구비는 제2 반도체 칩을, 상기 제2 반도체 칩의 가장자리로 노출된 상기 제3 재배선의 단부가 상기 제1 재배선 및 상기 제2 재배선들의 단부와 수직 방향으로 정렬되지 않고 상기 제1 전도성 연결부재와 수직 방향으로 정렬되도록, 상기 각각의 제1 반도체 칩들 상에 적어도 하나 이상 스택하는 단계;
상기 제2 반도체 칩들 사이의 공간을 채우는 제2 절연부재를 형성하는 단계;
상기 제2 절연부재를 관통하여 각각 수직 방향으로 정렬된 상기 제1 전도성 연결부재 및 상기 제3 재배선에 전기적으로 연결되는 제2 전도성 연결부재들을 형성하는 단계;를 더 포함하며,
상기 스택 패키지를 개별화하는 단계는 상기 제1 절연부재 및 상기 제1 전도성 연결부재들과 함께 상기 제2 절연부재 및 상기 제2 전도성 연결부재들을 절단하는 방식으로 수행되는 스택 패키지의 제조방법.The method of claim 1, further comprising: after the step of forming the first conductive connecting members, before exposing the first insulating member and the first conductive connecting members to the rear surface of the wafer,
A third semiconductor chip electrically connected to the third bonding pad and the third bonding pad and having a third rewiring line exposed at an edge of the second semiconductor chip, the end of the third rewiring line exposed to the edge of the second semiconductor chip At least one stack on each of the first semiconductor chips so as to be vertically aligned with the first conductive connecting member without being vertically aligned with the ends of the first rewiring line and the second rewiring lines;
Forming a second insulating member filling a space between the second semiconductor chips;
Forming the first conductive connecting member and the second conductive connecting members electrically connected to the third rewiring line through the second insulating member and aligned in the vertical direction,
Wherein the step of singulating the stack package is performed by cutting the second insulating member and the second conductive connecting members together with the first insulating member and the first conductive connecting members. 제1 본딩 패드 및 상기 제1 본딩 패드와 전기적으로 연결되고 그 가장자리로 노출된 제1 재배선을 구비하는 베이스 칩;
제2 본딩 패드 및 상기 제2 본딩 패드와 전기적으로 연결되고 그 가장자리로 노출된 제2 재배선을 구비하며 상기 가장자리로 노출된 상기 제2 재배선의 단부가 상기 베이스 칩의 가장자리로 노출된 상기 제1 재배선의 단부와 수직 방향으로 정렬되도록 상기 베이스 칩 상에 스택된 제1 반도체 칩;
상기 베이스 칩 및 상기 제1 반도체 칩의 측면을 감싸는 제1 절연부재;
상기 제1 절연부재를 관통하여 상기 수직 방향으로 정렬된 상기 제1 재배선 및 상기 제2 재배선의 단부와 전기적으로 접속된 제1 메인 전도성 연결부재;를 포함하는 스택 패키지.A first bonding pad and a first rewiring line electrically connected to the first bonding pad and exposed at an edge thereof;
A second lead line electrically connected to the second bonding pad and the second bonding pad and exposed at an edge of the first lead line, and an end of the second lead line exposed at the edge is exposed to the edge of the base chip, A first semiconductor chip stacked on the base chip so as to be vertically aligned with the ends of the re-wiring lines;
A first insulating member surrounding a side surface of the base chip and the first semiconductor chip;
And a first main conductive connecting member electrically connected to the ends of the first rewiring line and the second rewiring line aligned in the vertical direction through the first insulating member. 제7 항에 있어서, 상기 베이스 칩은 상기 제1 본딩 패드가 위치하는 활성면을 가지며 상기 제1 재배선이 상기 활성면 상에 배치된 베이스 칩 몸체;및
상기 베이스 칩 몸체의 활성면 상에 상기 제1 재배선을 덮도록 형성된 제1 보호막;을 포함하는 스택 패키지.8. The apparatus of claim 7, wherein the base chip comprises: a base chip body having an active surface on which the first bonding pad is located and the first lead is disposed on the active surface;
And a first protective layer formed on the active surface of the base body to cover the first rewiring line. 제7 항에 있어서, 상기 제1 반도체 칩은 상기 제2 본딩 패드가 위치하는 활성면을 가지며 상기 제2 재배선이 상기 활성면 상에 배치된 제1 반도체 칩 몸체;및
상기 제1 반도체 칩 몸체의 활성면 상에 상기 제2 재배선을 덮도록 형성된 제2 보호막;을 포함하는 스택 패키지.8. The semiconductor device of claim 7, wherein the first semiconductor chip has a first semiconductor chip body having an active surface on which the second bonding pad is located and the second lead is disposed on the active surface,
And a second protective film formed on the active surface of the first semiconductor chip body so as to cover the second rewiring line. 제7 항에 있어서, 상기 베이스 칩 및 상기 제1 반도체 칩은 동종 칩인 스택 패키지.8. The stack package according to claim 7, wherein the base chip and the first semiconductor chip are homogeneous chips. 제7 항에 있어서, 상기 제1 메인 전도성 연결부재는 상기 베이스 칩의 하부면으로 노출된 제1 패드부를 포함하는 스택 패키지.8. The stack package of claim 7, wherein the first main conductive connecting member comprises a first pad portion exposed to a lower surface of the base chip. 제11 항에 있어서, 상기 제1 패드부는 상기 베이스 칩의 하부면과 동일 평면 상에 배치되는 스택 패키지.12. The stack package of claim 11, wherein the first pad portion is coplanar with a bottom surface of the base chip. 제7 항에 있어서, 상기 제1 절연부재, 상기 제1 메인 전도성 연결부재 및 상기 제1 반도체 칩의 상부면을 덮는 몰드부를 더 포함하는 스택 패키지.8. The stack package according to claim 7, further comprising a mold part covering the upper surface of the first insulating member, the first main conductive connecting member, and the first semiconductor chip. 제7 항에 있어서, 상기 제1 절연부재를 수직 방향으로 관통하며 상기 제1 재배선 및 상기 제2 재배선과 전기적으로 연결되지 않는 제1 더미 전도성 연결부재를 더 포함하는 스택 패키지.8. The stack package of claim 7, further comprising a first dummy conductive connection member vertically penetrating the first insulation member and not electrically connected to the first and second rewiring lines. 제14 항에 있어서, 제3 본딩 패드 및 상기 제3 본딩 패드와 전기적으로 연결되고 그 가장자리로 노출된 제3 재배선을 구비하며 그 가장자리로 노출된 상기 제3 재배선의 단부가 상기 제1 더미 전도성 연결부재와 수직 방향으로 정렬되도록 상기 제1 반도체 칩 상에 스택된 적어도 하나의 제2 반도체 칩;
상기 제2 반도체 칩의 측면을 감싸는 제2 절연부재;및
상기 제2 절연부재를 관통하여 수직 방향으로 정렬된 상기 제2 전도성 연결부재 및 상기 제3 재배선의 단부와 전기적으로 연결된 제2 메인 전도성 연결부재;를 더 포함하는 스택 패키지.15. The semiconductor device of claim 14, further comprising: a third reed line electrically connected to the third bonding pad and the third bonding pad and exposed at an edge of the third reed line, At least one second semiconductor chip stacked on the first semiconductor chip so as to be vertically aligned with the connecting member;
A second insulating member surrounding a side surface of the second semiconductor chip;
And a second main conductive connecting member electrically connected to an end of the third reed line and the second conductive connecting member aligned vertically through the second insulated member. 제15 항에 있어서, 상기 제2 반도체 칩은 상기 제3 본딩 패드가 위치하는 활성면을 가지며 상기 활성면 상에 상기 제3 재배선이 배치된 제2 반도체 칩 몸체;및
상기 제2 반도체 칩 몸체의 활성면 상에 상기 제3 재배선을 덮도록 형성된 제2 보호막;을 포함하는 스택 패키지.16. The semiconductor device of claim 15, wherein the second semiconductor chip has a second semiconductor chip body having an active surface on which the third bonding pad is located,
And a second protective film formed on the active surface of the second semiconductor chip body so as to cover the third rewiring line. 제15 항에 있어서, 상기 제1 더미 전도성 연결부재는 상기 베이스 칩의 하부면으로 노출된 제2 패드부를 구비하는 스택 패키지.16. The stack package of claim 15, wherein the first dummy conductive connection member has a second pad portion exposed to a lower surface of the base chip. 제17 항에 있어서, 상기 제2 패드부는 상기 베이스 칩의 하부면과 동일 평면 상에 배치되는 스택 패키지.18. The stack package of claim 17, wherein the second pad portion is coplanar with a bottom surface of the base chip. 제15 항에 있어서, 상기 제2 절연부재를 관통하여 상기 제1 메인 전도성 연결부재와 전기적으로 연결된 제2 더미 전도성 연결부재;를 더 포함하는 스택 패키지.16. The stack package of claim 15, further comprising: a second dummy conductive connection member electrically connected to the first main conductive connection member through the second insulation member. 제15 항에 있어서, 상기 제2 절연부재, 상기 제2 메인 전도성 연결부재 및 상기 제2 반도체 칩의 상부면을 덮는 몰드부를 더 포함하는 스택 패키지.16. The stack package according to claim 15, further comprising a mold portion covering the upper surface of the second insulating member, the second main conductive connecting member, and the second semiconductor chip.
KR1020160005747A 2016-01-18 2016-01-18 Stacked package and method for fabricating the same KR20170086210A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160005747A KR20170086210A (en) 2016-01-18 2016-01-18 Stacked package and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160005747A KR20170086210A (en) 2016-01-18 2016-01-18 Stacked package and method for fabricating the same

Publications (1)

Publication Number Publication Date
KR20170086210A true KR20170086210A (en) 2017-07-26

Family

ID=59427014

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160005747A KR20170086210A (en) 2016-01-18 2016-01-18 Stacked package and method for fabricating the same

Country Status (1)

Country Link
KR (1) KR20170086210A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017222347A1 (en) 2017-07-07 2019-01-10 Mando-Hella Electronics Corporation VEHICLE CONTROL DEVICE AND VEHICLE CONTROL PROCEDURE

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017222347A1 (en) 2017-07-07 2019-01-10 Mando-Hella Electronics Corporation VEHICLE CONTROL DEVICE AND VEHICLE CONTROL PROCEDURE

Similar Documents

Publication Publication Date Title
US20240071884A1 (en) Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages
US9461020B2 (en) Semiconductor package including an embedded surface mount device and method of forming the same
TWI672787B (en) Semiconductor packages with interposers and methods of manufacturing the same
JP4934053B2 (en) Semiconductor device and manufacturing method thereof
KR102007259B1 (en) Semiconductor package and method for manufacturing the same
US8786058B2 (en) Semiconductor devices and methods of manufacturing the same
US9368456B2 (en) Semiconductor package having EMI shielding and method of fabricating the same
US9123626B1 (en) Integrated passive flip chip package
KR101801137B1 (en) Semiconductor Devices and Methods of Fabricating the Same
US8288278B2 (en) Semiconductor device having through electrode and method of fabricating the same
TWI572004B (en) Semiconductor integrated circuit having a multi-chip structure
KR20120128457A (en) Semiconductor device and method of forming the same
KR20120031811A (en) Semiconductor devices and methods of fabricating the same
KR20120057693A (en) Stacked semiconductor device, and method of fabricating the stacked semiconductor device
KR20130082315A (en) Integrated circuit device
US20170154868A1 (en) Semiconductor packages
KR102099878B1 (en) Semiconductor Package
KR20150050798A (en) semiconductor package and manufacturing method of the same
KR20140140256A (en) Support frame, and method of manufacturing semiconductor package using the same
KR101917247B1 (en) Stacked semiconductor package and method for manufacturing the same
KR20210044062A (en) Semiconductor package
US20150243590A1 (en) Embedded die redistribution layers for active device
US9806015B1 (en) Semiconductor packages including through mold ball connectors on elevated pads and methods of manufacturing the same
KR101088825B1 (en) Semiconductor chip and stack package having the same
KR20170086210A (en) Stacked package and method for fabricating the same