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KR20130086545A - 임베딩된 전극을 갖는 광전자 디바이스 - Google Patents

임베딩된 전극을 갖는 광전자 디바이스 Download PDF

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KR20130086545A
KR20130086545A KR1020127034143A KR20127034143A KR20130086545A KR 20130086545 A KR20130086545 A KR 20130086545A KR 1020127034143 A KR1020127034143 A KR 1020127034143A KR 20127034143 A KR20127034143 A KR 20127034143A KR 20130086545 A KR20130086545 A KR 20130086545A
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KR
South Korea
Prior art keywords
electrode
layer
optoelectronic device
semiconductor material
organic
Prior art date
Application number
KR1020127034143A
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English (en)
Inventor
장-이브 로랑
장-마리 베릴아끄
Original Assignee
꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈 filed Critical 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
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Abstract

본 발명은, 기판 상에 배열된 제 1 전극 (2); 제 1 전극과 대향하는 제 1 표면을 갖는 제 2 전극 (5); 및 제 1 전극 및 제 2 전극과 전기적 접촉하는 반도체 재료층 (4) 을 포함하는 광전자 디바이스에 관한 것이다. 제 2 전극 (5) 은 제 1 표면에 인접하고, 자기 어셈블링된 모노층 (7) 의 삽입에 의해 반도체 재료의 층 (4) 으로 피복되는 측벽을 포함한다.

Description

임베딩된 전극을 갖는 광전자 디바이스{OPTOELECTRONIC DEVICE HAVING AN EMBEDDED ELECTRODE}
본 발명은 반도체 재료를 사용하는 다이오드형 광전자 디바이스에 관한 것이다.
도 1은 종래의 유기 발광 다이오드 (OLED) 구조를 개략적으로 나타낸다. 이러한 다이오드는 투명 유리 기판 (1) 상에 박층들의 스택을 포함한다. 일반적으로, 이 박층들의 스택은 제 1 전극 (2, 애노드), 정공 주입 및 수송층 (3), 유기 반도체 재료층 (4) 및 제 2 전극 (5, 캐소드) 를 포함한다.
이에 따라, 이러한 구성에서, 상기 전극들 (2 및 5) 은 대략 150nm의 두께를 갖는, 층 (4) 의 어느 측 상에 수직이 되도록 배치된다.
기판 측 상의 전극 (2) 은 일반적으로 ITO (indium tin oxide) 로 이루어진다. ITO 는 정공 전도체이고 유기층 (4) 으로부터 방출되는 방사선에 투과성이다. 주입층이라 칭하고, 또한 방출 파장에 투과성인 층 (3) 은, 애노드로부터 유기 재료로의 홀들의 주입을 촉진하고 전자들을 차단한다. 통상적으로, 층 (3) 은 전도성 폴리머, 트리아릴아민 또는 PEDOT-PSS (폴리(3,4-에틸렌디옥시티오펜)-폴리(스티렌 술포네이트)) 에 의해 형성된다. 층 (4) 의 재료는 폴리(파라-페닐렌 비닐렌)(PPV) 와 같은 반도체 폴리머이다.
OLED의 광전자 성능은 특히 유기층 (4) 으로의 캐리어들의 주입에 의존한다. 캐소드 (5) 로부터 층 (4) 으로의 전자들의 주입은, 유기 재료의 LUMO (lower unoccupied molecular orbital) 와 일치하는 일함수를 갖는 전극 재료의 선택에 의해 보다 더 용이하게 이루어진다.
캐소드로서 사용되고 이 기준을 충족시키는 재료들은 칼슘 (Ca), 바륨 (Ba), 세슘 (Cs), 알루미늄 (Al), 및 리튬 불화물 (LiF) 이다. 그러나, 이러한 재료들은 쉽게 산화가능하고 산소 및/또는 물에 관하여 높은 불안정성을 갖는다.
사용하기에 어려운 이러한 재료들은, 산소에 덜 민감한 재료들 (Au, Pd, Pt, Cu, Ag...) 로 대체되는 경향이 있다. 그러나, 이러한 금속들은 LUMO 에너지 레벨과 일치하지 않는 일함수를 갖는다.
그래서 상기 금속들의 일함수가 자기 어셈블링된 모노층 (SAM) 을 통해 유기 재료의 LUMO 레벨로 조절된다. 예를 들어, 티올화 분자형 (thiolated molecule type) 의 자기 어셈블링된 모노층들은, 수 십분의 일 eV 내지 수 eV 범위의 에너지로 전극들의 일 함수를 증가시키거나 감소시키는 것을 가능하게 한다. 이로써, 유기층 (4) 과 전극 (5) 사이에 SAM 층을 배열하는 것이 요망되는데, 이는 다수의 문제들을 일으킨다.
또한, 애노드 측 상에는 재료들간 부정합이 존재한다. 이 경우, SAM 은 애노드의 일함수를 유기 재료의 HOMO (highest occupied molecular orbital) 레벨로 적응시키도록 선택되게 된다.
종래 수직 다이오드의 제조는, 기판 (1) 상에 전극 (2) 의 성막, 유기 활성층 (4) 의 성막, 및 층 (4) 상의 전극 (5) 의 성막을 포함한다.
"유기 재료들" 은, 예를 들어 입자들의 형태로, 무기 재료들 및 유기 재료들에 기초한 완전 유기 재료들 또는 복합 재료들을 지칭한다.
전극 (5) 은 진공 증착 기술들에 의해 층 (4) 상에 성막된다. 사용되는 기술은, 줄 효과 (Joule effect) 를 사용하고, 유기층 (4) 과 호환가능한, 저속 및 저에너지 증착법이다.
일반적으로, 전극 (5) 은 스텐실 기술에 따라 금속 성막이 수행되는 마스크에 의해 층 (4) 상에 위치된다.
도 1에 나타낸 바와 같은 다이오드 스택에 SAM 층을 집적하는 것은 어렵다. 게다가, SAM 층은 전극 재료 상에 그래프트 (graft) 되기 때문에, 전극 금속의 성막 전에 유기 재료 상에 성막될 수 없다.
도 2는 SAM 층을 집적하는 기술을 나타낸다. 이 기술은 폴리디메틸실록산 (PDMS) 으로 이루어진 부가 지지체 (6) 상에 전극 (5) 을 성막한 후, 전극 (5) 상에 SAM 층 (7) 을 그래프팅하는 것을 포함한다. 그 후, 지지체 (6) 는 전극 (2) 및 유기 재료 (4) 를 포함하는 기판 (1) 상에 적층된다. 이러한 적층 동작은 구현하기가 어렵고 또한 SAM (7) 으로 피복된 전극 (5) 과 유기층 (4) 사이의 접촉은 불완전하여, 전기적 주입 문제들을 야기시킨다. 게다가, 디바이스의 전기적 특성들을 방해하지 않으면서 2 개의 공적층된 층들 사이의 본딩을 보장하기가 어렵다.
본 발명은 광전자 디바이스를 고성능으로 용이하게 형성하는 것을 목적으로 한다.
본 발명에 따라, 상기 목적은 디바이스가, 기판 상에 배열된 제 1 전극, 제 1 전극과 대향 (facing) 하는 제 1 표면을 포함하는 제 2 전극, 및 제 1 전극 및 제 2 전극과 전기적 접촉하는 반도체 재료의 층을 포함한다. 제 2 전극은, 제 1 표면에 인접하고, 자기 어셈블링된 모노층의 삽입에 의해 반도체 재료로 피복된, 측벽을 포함한다.
디바이스에서 누설 전류를 감소시키기 위해, 전기적 절연층으로 제 1 표면을 피복하는 것이 제공된다.
또한, 광전자 디바이스를 제조하는 방법이 제공된다. 이 방법은 구현이 용이하고 상부 전극 레벨에서 자기 어셈블링된 모노층을 신뢰성 있게 집적하는 것을 가능하게 한다.
이 방법은, 기판 상에 제 1 전극을 형성하는 단계, 세퍼레이션층을 형성하는 단계, 제 2 전극이 디바이스의 에지로부터 오프셋되는 측벽을 갖도록 세퍼레이션층 상에 제 2 전극을 형성하는 단계, 제 2 전극의 측벽 상에 자기 어셈블링된 모노층을 성막하는 단계, 및 제 1 전극 및 자기 어셈블링된 모노층과 접촉하는 반도체 재료를 성막하는 단계를 포함한다.
상부 전극의 형성 동안 반도체 재료를 변경하는 것을 회피하기 위해, 전기적 절연 재료가 세퍼레이션층의 형성 동안 성막된다.
다른 이점들 및 특징들은 한정이 아닌 예시의 목적으로만 주어지고 첨부된 도면들에서 나타내는 발명의 특정 실시형태들의 다음의 설명으로부터 보다 명백히 명확해지게 된다.
- 도 1은 종래 기술에 따른 유기 발광 다이오드 (OLED) 의 단면도를 나타낸다.
- 도 2는 종래 기술의 OLED 에서 SAM 층을 형성하는 단계를 나타낸다.
- 도 3은 본 발명에 따른 임베딩된 전극을 갖는 광전자 디바이스의 일 실시형태의 단면도를 나타낸다.
- 도 4 및 도 5는 도 3의 디바이스의 다른 실시예들을 나타낸다.
- 도 6은 그리드 형상화된 상부 전극을 갖는 광전자 디바이스를 개략적인 단면도로 나타낸다.
- 도 7은 도 6의 광전자 디바이스를 개략적인 단면도로 나타낸다.
- 도 8은 본 발명에 따른 3차원 효과를 갖는 광전자 디바이스의 일 실시형태를 개략적으로 나타낸다.
- 도 9는 본 발명에 따른 임베딩된 전극의 3가지 형상들을 개략적으로 나타낸다.
도 3은 임베딩된 전극을 갖는 광전자 디바이스의 일 실시형태를 나타낸다.
디바이스는 기판 (1) 상에 배열된 제 1 전극 (2) 을 포함한다. 제 1 전극에는 전하 주입 및 수송층 (3) 이 제공되는 것이 바람직하다.
또한, 디바이스는 제 1 전극의 정면에 배열된 제 2 전극 (5) 을 포함한다. 전극 (5) 은 컴팩트 형상을 가지며 디바이스의 중앙에 위치된다. 전극 (5) 은, 전극 (2) 및 기판 (1) 위에 위치되고, 세퍼레이션 영역 (8) 에 의해 전극 (2) 으로부터 절연된다.
유기 반도체 재료로 이루어진 층 (4) 은, 예를 들어, 주입층 (3) 을 통해 전극 (2) 과 전기적 접촉으로 배열된다.
이전에 언급된 바와 같이, 전극 (5) 의 성질이 부여되면, 전극 (5) 과 유기 재료 (4) 사이의 접촉은 SAM 층 (7) 의 삽입에 의해 확립되어야 한다. 층 (7) 은 신뢰성의 이유들로, 전극 (5) 의 하부 표면 상에 배열될 수 없기 때문에, 전극 (5) 의 다른 표면들 상에 배열된다. 그 후, 전극 (5) 은 유기 재료 (4) 로 코팅된다.
이로써, 전극 (5) 은 세퍼레이션 영역 (8) 과 접촉하는 전극 (2) 에 평행한 제 1 표면, 및 제 1 표면에 인접하고, 자기 어셈블링된 모노층 (SAM) (7) 에 의해 그리고 재료 (4) 에 의해 피복되는 적어도 하나의 제 2 표면을 포함한다.
본 실시형태에 있어서, 세퍼레이션 영역은 전극들 (2 및 5) 사이의 단락을 회피하기 위해 전기적 절연층 (8) 으로 형성된다. 층 (8) 은 전극 (5) 의 측방향 치수들을 갖도록 제공되는 것이 바람직하다.
도 3에 나타낸 바와 같이, 전극 (5) 은 유기 재료 (4) 에 임베딩되는 것이 바람직하다. 그것의 측방향 표면 및 상부 표면은 모노층 (7) 및 재료 (4) 로 전부 피복된다. 측방향 표면들은 전극 (5) 의 제 1 표면에 실질적으로 수직이다.
도 3의 디바이스는 발광 디바이스로서 또는 수광 디바이스로서 사용될 수 있다. 예를 들어, 디바이스는 유기 발광 다이오드 (OLED), 태양 전지, 또는 유기 광검출기이다.
OLED 의 경우, 유기층 (4) 내부로의 전하 캐리어들의 주입은 SAM 층 (7) 을 통해 전극 (5) 의 측방향 표면들의 레벨에서 주로 수행된다. 전자 및 정공 재결합 레이트는 전극들 (2 및 5) 에 근접하여 위치된 유기층 (4) 의 영역들 (9a 및 9b) 에서 가장 높다.
도 4는 세퍼레이션 영역 (8) 이 유기 재료 (4) 그 자체로 형성되는 다른 실시 형태를 나타낸다. 그래서, 전극 (5) 은 임베딩된 전극처럼 유기 재료 (4) 로 코팅된다. SAM 에 의해 피복된 전극 (5) 의 측방향 표면 및 상부 표면은 하부 표면보다 재료 (4) 와의 보다 우수한 전기적 접촉을 형성한다. 게다가, 층 (7) 으로 인해, 전극 재료의 일함수는 유기 재료의 LUMO 레벨에 근접하며, 이는 접촉 저항을 감소시킨다. 그 후, 전하 캐리어들이 SAM 으로 피복된 표면들을 통해 우선적으로 주입된다.
다른 실시형태에 있어서, 층 (4) 은 도 4에서 A 및 B로 표시되는 상이한 반도체 재료들의 적어도 2개의 서브층들로 형성될 수 있다. 예를 들어, 폴리머 발광 다이오드들 (PLED) 의 경우, 반도체 재료 (A) 는 전자 블로킹층 (또는 상부 전극이 애노드인 경우 정공 블로킹층) 으로서 사용될 수 있어서, 디바이스의 효율을 증가시킨다.
광검출기의 경우, 층 (3) 과 접촉하는 반도체 재료 (A) 는 전자 억셉터 재료 (p 형) 일 수도 있고, 층 (7) 과 접촉하는 반도체 재료 (B) 는 전자 도너 재료 (n형) 일 수도 있다 (또는 전극들의 특성에 따라 반대일 수 있음). 이 구성은, 통상적으로 달성하기에 어려운, 상부로부터 광검출기를 조명하고 기판으로부터는 광검출기를 조명하지 않는 것을 가능하게 한다. 이러한 층 (4) 의 구조는 광전자 디바이스의 상이한 실시형태들과 조합하여 사용될 수도 있다.
또한, 층 (4) 은 벌크 헤테로접합을 형성하도록 p형 반도체 및 n형 반도체의 혼합에 의해 형성될 수 있다. 예를 들어, p형 폴리머 재료는 ZnO와 같은 n형 무기 재료의 나노입자들과 혼합될 수도 있다.
도 5는 광전자 디바이스의 바람직한 실시형태의 단면도를 나타낸다. 세퍼레이션 영역은 2개의 스택된 층들 (8a 및 8b) 을 포함한다. 유기 재료 (4) 에 의해 형성된 층 (8a) 은 층 (3) 과 접촉하고, 전기적으로 절연성인 층 (8b) 은 전극 (5) 과 접촉한다. 도 2의 경우에서와 같이, 전류는 단지 SAM 층 (7) 을 통해서만 주입된다.
도 6 및 도 7은 광전자 컴포넌트의 예시적인 실시형태의 정면 및 상부 단면도들을 각각 나타낸다. 상부 전극 (5) 은 그리드 형상화된다. 그리드 (5) 는 전극 (2) 위로 일정 간격들로 바람직하게 병렬로 배열된 금속 트랙들을 포함한다.
이러한 그리드는 유기층 (4) 에서의 전자 수송을 균일하게 하여, OLED 광 전력을 증가시키는 것을 목적으로 한다.
도 6에서, 각 트랙은 세퍼레이션 영역 (8) 에 의해 전극 (2) 과 전기적으로 절연되며 SAM 층 (7) 으로 피복되는 것을 알 수 있다. 유기층 (4) 은 모든 금속 트랙들을 피복하고, 2개의 연속 트랙들 사이의 공간을 차지한다. 인캡슐레이션 층 (9) 은 유기 재료 (4) 를 완전히 둘러싸고 환경으로부터, 특히 공기 및 습기로부터 유기 재료 (4) 를 보호한다.
도 7에서, 디바이스는 외부 회로로의 디바이스의 전기적 접속을 보장하는, 전극 (5) 의 접촉 영역 (11a) 및 전극 (2) 의 접촉 영역 (11b) 을 포함한다.
도 8은 3차원 효과를 갖는 광전자 디바이스의 구체적인 실시형태를 나타낸다. 도 3 내지 도 7 의 평면 구성과 달리, 전극 (2) 은 보울 형상화된다. SAM 으로 피복된 전극 (5) 은 전극 (2) 에 의해 형성된 보울의 내측에 배치되고 유기 재료 (4) 로 충진된다. 이로써, 전극 (5) 의 측방향 표면들은 보울 (2) 의 측면들과 대향하고, 전극 (5) 의 하부 표면은 보울의 저부와 대향한다. 이 구성에 의해, 유기층 (4) 은 광자 생성에 보다 더 많이 참여하게 되며, 이는 OLED의 효율을 증가시킨다.
이하, 도 3의 광전자 디바이스의 제조 방법이 설명된다.
제 1 단계에서, 전극 (2) 은 기판 (1) 상에 형성된다. 바람직하게, 전극 (2) 은 전체 기판 상부에 ITO (Indium Tin Oxide) 의 물리 기상 증착 (PVD) 에 의해 형성된 애노드이다. 그 후, 전극 (2) 은 예를 들어 포토리소그라피에 의해 기판 (1) 상에 구조화된다.
OLED 에 의해 방출된 방사선에 투과성인 기판 (1) 은, 예를 들어 유리 또는 디바이스를 플렉서블하게 하는 플라스틱으로 제작된다.
전극 (2) 은 전하 주입 및 수송층 (3) 으로 피복되어 전기 전도성을 향상시킬 수 있다. 예를 들어, 층 (3) 은, 정공 주입의 경우 PEDOT:PSS로, 전자 주입의 경우 ZnO 또는 TiO2로, 또는 전극 기능에 적응된 SAM 층의 형태로 제작될 수 있다. 바람직하게, 층 (3) 은 스핀 코팅에 의해 형성된다. 그 후, 예를 들어 150℃에서 10분 동안 건조된다.
다음 단계는 층 (3) 상에 전극 세퍼레이션층 (8) 을 형성하는 것으로 구성된다. 예를 들어, 층 (8) 의 형성은 섬들의 형태로 또는 그리드 형태로, 전기적 절연층을 성막하는 것을 포함한다 (도 3 및 도 6). 바람직하게, 층 (8) 은 잉크젯 프린팅으로 성막된다.
변형에 따라, 층 (8) 의 형성은 반도체 재료의 성막을 단독으로 포함할 수도 있고 (도 4), 또는 절연층의 성막 이전에 반도체 재료의 성막을 포함할 수도 있다 (도 5). 이러한 전면 (full-plate) 성막은 스핀 코팅에 의해 수행되는 것이 바람직하다.
그 후, 전극 (5) 은 세퍼레이션층 (8) 상에 형성된다. 이 단계는 스텐실 마스크를 통해 PVD에 의해 실행될 수도 있다. 전극 (5) 은 디바이스의 에지로부터 이격된 적어도 하나의 측방향 표면을 갖는다. 예를 들어, 전극 (5) 은 금, 은, 팔라듐, 니켈 또는 구리로 제작되고, 10 nm 내지 100㎛ 범위의 두께를 갖는다.
그 후, SAM 층 (7) 은 전극 (5) 의 (측방향 및 상부) 자유 표면들 상에 성막된다. 바람직하게, SAM 층은 예를 들어 금 캐소드에 대해 에탄올 내의 4 메톡시-벤젠에티올의 용액에 기판을 침지함으로써 전극의 전체 자유 표면 상부에 성막된다. 다른 SAM 유형들은, 전극 재료의 성질에 따라 사용될 수 있으며, 예를 들어 캐소드에 대해서는 디칸에티올 또는 4-메틸벤젠에티올이 사용될 수 있고, 또는 애노드에 대해서는 펜타플루오로-벤젠에티올 또는 퍼플루오로디칸에티올 유형 사용될 수 있다.
다른 실시형태에 있어서, 절연층 (8) 은 전체 기판 상부에 성막될 수 있다. 그 후, 전극 (5) 및 SAM (7) 이 형성된다. 이러한 단계들 동안, 층 (8) 은 이미 형성된 하부 층들을 보호하는 층으로서 작용한다. 그 후, 전극 (5) 하부에 위치된 부분을 제외하고, 전체 층 (8) 이 가압된다. 이외에도 전극 (5) 은 이러한 제거 동안 마스크로서 작용한다.
다음 단계는 SAM 으로 피복된 전극 (5) 의 표면 상에 그리고 층 (3) 의 자유 표면 상에 유기 재료층 (4) 을 성막하는 것으로 구성된다. 그 후, 유기 재료는 층 (3) 을 통해 전극 (2) 과의 전기적 접촉을 형성하고 SAM 층 (7) 을 통해 전극 (5) 과의 전기적 접촉을 형성한다. 이러한 성막은 제어된 분위기 하에서, 예를 들어 글로브 박스 내에서 수행된다.
유기 재료 (4) 는 진공 증착에 의해 일반적으로 성막되는, 소형 분자들에 기초할 수도 있고 또는 올리고머들일 수도 있다. 또한, 그것은 반도체 폴리머, 예를 들어 폴리[p-페닐렌 비닐렌](PPV) 로 형성될 수도 있다. 바람직하게, 폴리머층은 10nm 내지 1㎛ 범위의 두께 상부에 스핀 코팅에 의해 또는 분사에 의해 형성된다.
마지막으로, 유기층의 인캡슐레이션은, 예를 들어 자외선에 의해 중합가능한 에폭시 접착제에 의해 유리판을 접착시킴으로써 형성된다. 다른 기술들이 사용될 수도 있지만, 이들은 종래 기술들이므로 본 출원에서 상세하게 설명되지 않는다.
도 3 내지 도 8과 관련하여 설명되는 구조들은, 전극 및 SAM 층의 형성 후에 유기 재료 성막이 수행된다는 사실에 기인하여, 상부 전극 상에 SAM 층을 용이하게 집적하는 것과 SAM 층과 유기층 사이의 밀착 접촉을 제공하는 것 모두를 가능하게 한다. 이로써, 전기적 접촉 및 전류 주입이 크게 개선된다.
도 3 및 도 5 내지 도 8의 실시형태들에 있어서, 전기적 절연층 (8 또는 8b) 은 종래 기술에서보다 더 높은 에너지에서 성막 기술들을 사용하는 것을 가능하게 한다. 전극 (5) 은, 하부층들의 변형 우려가 없도록, 예를 들어 PVD 유형의 성막에 의해 절연층 상에 성막될 수 있다. 이로써, 절연층 (8b) 하부에 배열된 유기 재료 (8a) 는 도 5의 예에서 보호된다. 누설 전류들 및 단락들을 야기하는 유기층의 결함들이 회피된다.
또한, 이러한 보호층으로 인해 상부 전극이 이제 포토리소그라피에 의해 형성될 수 있다. 게다가, 절연층 (8b) 은 전극 (5) 의 성막을 위한 마스크로서 사용되는 수지의 성막 및 제거로부터 유기층 (8a) 을 보호한다. 이로써, 상부 전극의 공간적 해상도가 증가될 수 있다. 또한, 이 전극은 레이저 절제에 의해 형성될 수 있다.
또한, 일반적으로 공기에 민감한, 유기 재료의 성막은, 글로브 박스 내에서 단일 단계를 필요로 하고 전체 프로세스가 아닌, 프로세스의 끝으로 연기될 수도 있다. 이에 따라, 제조 방법이 상당히 간략화된다.
도 3 내지 도 8에 나타낸 전극 (5) 은 직사각형 단면을 갖는다. 도 7에서, 그리드 (5) 를 형성하는 금속 트랙들은 직육면체들이다. 그러나, 다른 전극 형상들이 상부 전극의 주입 표면적을 증가시키고 이로써 디바이스 효율을 증가시키는 것이 예상될 수 있다.
도 9는 전극 형상의 몇 가지 예들을 나타낸다. 전극 (5) 은 사다리꼴 단면 (도면에서 좌측으로), 다각형 단면 (중심에서), 또는 원형 단면 (도면에서 우측으로) 을 가질 수도 있다.
본 명세서에서 설명된 광전자 디바이스의 많은 변형물, 변경물 및 개조물들이 당업자에게 유발될 것이다. 디바이스 동작은 OLED와 관련하여 설명되었다. 그러나, 본 발명은 유기 또는 무기인 광전자 디바이스의 특정 유형에 한정되지 않는다.
특히, 층 (4) 의 재료는 무기 반도체일 수도 있다. 게다가, 전하 캐리어 주입 문제는 또한 무기 반도체의 경우에 일어난다. 따라서, SAM 층은 금속의 일함수를 반도체 재료의 전도대에 근접하게 하는 동일한 방식으로 사용되게 된다.
유사하게, 디바이스는 상부 전극으로서의 캐소드에 의해 설명되었다. 또한, 유기 재료의 HOMO 에너지 레벨에 (또는 무기 재료의 원자가 전자대에) 근접하게 되도록 조절되는 일함수를 갖는 애노드를 사용하는 것이 예상될 수 있으며, 그러면 디바이스는 "반전 구조" 를 갖는다고 언급될 것이다. 마지막으로, 2개의 전극들은 유기 재료와 접촉하는 자기 어셈블링된 모노층을 포함할 수도 있다. 그 후, 하부층과 연관된 SAM 층이 주입층으로서 작용한다.

Claims (12)

  1. 광전자 디바이스로서,
    - 기판 (1) 상에 배열된 제 1 전극 (2),
    - 상기 제 1 전극 (2) 과 대향 (facing) 하는 제 1 표면을 포함하는 제 2 전극 (5),
    - 상기 제 1 전극 및 상기 제 2 전극과 전기적 접촉하는 반도체 재료의 층 (4) 을 포함하고,
    상기 제 2 전극 (5) 은, 상기 제 1 표면에 인접하고, 자기 어셈블링된 모노층 (7) (SAM) 의 삽입에 의해 상기 반도체 재료의 층 (4) 으로 피복되는 측벽을 포함하는 것을 특징으로 하는, 광전자 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 표면은 전기적 절연층 (8, 8b) 으로 피복되는 것을 특징으로 하는, 광전자 디바이스.
  3. 제 2 항에 있어서,
    상기 전기적 절연층 (8) 은 상기 제 1 전극 (2) 과 접촉하는 것을 특징으로 하는, 광전자 디바이스.
  4. 제 2 항에 있어서,
    상기 전기적 절연층 (8b) 은 반도체 재료의 층 (8a) 에 의해 상기 제 1 전극 (2) 과 이격되는 것을 특징으로 하는, 광전자 디바이스.
  5. 제 1 항에 있어서,
    상기 반도체 재료의 층 (4) 은 상이한 반도체 재료들로 이루어진 2개의 서브층들 (A, B) 을 포함하는 것을 특징으로 하는, 광전자 디바이스.
  6. 제 1 항에 있어서,
    상기 제 2 전극 (5) 은 상기 자기 어셈블링된 모노층 (7) 의 삽입에 의해 상기 반도체 재료의 층 (4) 으로 피복되는, 상기 제 1 표면 반대쪽의 제 2 표면을 포함하는 것을 특징으로 하는, 광전자 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 전극 (2) 에 전하 주입층 (3) 이 제공되는 것을 특징으로 하는, 광전자 디바이스.
  8. 제 1 항에 있어서,
    상기 반도체 재료의 층 (4) 은 유기 재료인 것을 특징으로 하는, 광전자 디바이스.
  9. 광전자 디바이스의 제조 방법으로서,
    - 기판 (1) 상에 배열된 제 1 전극 (2) 을 제공하는 단계,
    - 세퍼레이션층 (8) 을 형성하는 단계,
    - 제 2 전극 (5) 이 상기 광전자 디바이스의 에지로부터 오프셋되는 측벽을 갖도록, 상기 세퍼레이션층 상에 상기 제 2 전극을 형성하는 단계,
    - 상기 제 2 전극 (5) 의 상기 측벽 상에 자기 어셈블링된 모노층 (7) 을 성막하는 단계, 및
    - 상기 제 1 전극 (2) 및 상기 자기 어셈블링된 모노층 (7) 과 접촉하는 반도체 재료를 성막하는 단계를 포함하는, 광전자 디바이스의 제조 방법.
  10. 제 9 항에 있어서,
    상기 자기 어셈블링된 모노층 (7) 및 상기 반도체 재료 (4) 는 상기 제 2 전극 (5) 전체 상부에 성막되는 것을 특징으로 하는, 광전자 디바이스의 제조 방법.
  11. 제 9 항에 있어서,
    상기 세퍼레이션층의 형성은 반도체 재료층 (8a) 의 성막을 포함하는 것을 특징으로 하는, 광전자 디바이스의 제조 방법.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 세퍼레이션층의 형성은 전기적 절연 재료 (8, 8b) 의 성막을 포함하는 것을 특징으로 하는, 광전자 디바이스의 제조 방법.
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