KR20100133610A - Voltage level shifter - Google Patents
Voltage level shifter Download PDFInfo
- Publication number
- KR20100133610A KR20100133610A KR1020090052252A KR20090052252A KR20100133610A KR 20100133610 A KR20100133610 A KR 20100133610A KR 1020090052252 A KR1020090052252 A KR 1020090052252A KR 20090052252 A KR20090052252 A KR 20090052252A KR 20100133610 A KR20100133610 A KR 20100133610A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- voltage level
- input
- pull
- level shifter
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
Description
본 발명은 낮은 레벨의 전압 신호를 높은 레벨의 전압 신호로 변경하거나 높은 레벨의 전압 신호를 낮은 레벨의 전압 신호로 변경하기 위한 전압 레벨 시프터에 관한 것이다. The present invention relates to a voltage level shifter for converting a low level voltage signal into a high level voltage signal or a high level voltage signal into a low level voltage signal.
일반적인 메모리 회로나 다양한 IC 회로들이 바른 동작을 하기 위해서는 적절한 전압이 인가되어야 한다. 대부분의 반도체 집적회로에는 다양한 기능을 하는 여러 개의 회로 블록들이 있는데, 이들 회로 블록들을 구동하기 위한 전원전압도 다양하게 존재한다. 따라서, 다른 전원전압을 사용하는 회로블록들 사이에는 전압 레벨의 차이가 있으므로, 각 회로블록들 사이의 인터페이스를 위해서 전압 레벨을 변경시켜주는 전압 레벨 시프터(Voltage level shifter)가 필요하다.Appropriate voltage must be applied for normal memory circuits and various IC circuits to work properly. Most semiconductor integrated circuits have several circuit blocks having various functions, and there are various power supply voltages for driving these circuit blocks. Therefore, since there is a difference in voltage levels between circuit blocks using different power supply voltages, a voltage level shifter for changing the voltage level is required for the interface between the circuit blocks.
도 1은 종래 전압 레벨 시프터의 회로도이다. 종래 전압 레벨 시프터는 2개의 인버터(I11, I12), 2개의 PMOS 트랜지스터(P11, P12), 2개의 NMOS 트랜지스터(N11, N12)로 이루어진다. 1 is a circuit diagram of a conventional voltage level shifter. The conventional voltage level shifter consists of two inverters (I11, I12), two PMOS transistors (P11, P12), and two NMOS transistors (N11, N12).
도 1의 전압 레벨 시프터 회로에서 입력신호(EN)가 로우(Low)에서 하 이(High)로 천이하면 제1 NMOS 트랜지스터(N11)가 턴 온된다. 그리고, 인버터(I11)에서는 입력신호(EN)를 반전시켜 출력하므로, 인버터(I11)의 출력신호(EN_N)는 로우 신호가 되고, 이 로우 신호가 제2 NMOS 트랜지스터(N12)에 입력되어 제2 NMOS 트랜지스터(N12)는 턴 오프된다. 한편, 제1 NMOS 트랜지스터(N11)가 턴 온되면서 제2 PMOS 트랜지스터(N12)의 게이트에 로우 레벨 신호가 입력되므로, 제2 PMOS 트랜지스터(P12)가 턴 온된다. 따라서, A 노드에는 VDD 전압이 걸리게 되고, 인버터(I12)를 거치면서 출력전압(Vout)은 0이 된다. In the voltage level shifter circuit of FIG. 1, when the input signal EN transitions from low to high, the first NMOS transistor N11 is turned on. Since the inverter I11 inverts the input signal EN and outputs the output signal EN_N of the inverter I11 to become a low signal, the low signal is input to the second NMOS transistor N12 to be inputted to the second NMOS transistor N12. NMOS transistor N12 is turned off. Meanwhile, since the low level signal is input to the gate of the second PMOS transistor N12 while the first NMOS transistor N11 is turned on, the second PMOS transistor P12 is turned on. Therefore, the node A receives the VDD voltage, and the output voltage Vout becomes 0 while passing through the inverter I12.
반대로, 입력신호(EN)가 하이에서 로우로 천이하면 제1 NMOS 트랜지스터(N11)는 턴 오프되고, 제2 NMOS 트랜지스터(N12)는 턴 온된다. 따라서 A 노드의 전압은 0이 되고, VDD 전압을 소스전압으로 하는 인버터(I12)를 거치면서 출력전압(Vout)은 VDD가 된다. On the contrary, when the input signal EN transitions from high to low, the first NMOS transistor N11 is turned off and the second NMOS transistor N12 is turned on. Therefore, the voltage of the node A becomes 0, and the output voltage Vout becomes VDD while passing through the inverter I12 having the VDD voltage as the source voltage.
도 2는 종래 전압 레벨 시프터에서의 입출력 파형을 도시한 도면이다. 도 2는 입력신호(EN)로 VIN이 입력되고, 외부전원(VDD)의 전압레벨이 내부전원(VIN)의 전압레벨보다 높은 경우의 입출력 파형이 도시되어 있다.2 is a diagram illustrating input and output waveforms of a conventional voltage level shifter. 2 illustrates input and output waveforms when VIN is input to the input signal EN and the voltage level of the external power supply VDD is higher than the voltage level of the internal power supply VIN.
그런데, 이러한 종래 전압 레벨 시프터는 종래 전압 레벨 시프터는 2개의 인버터(I11, I12), 2개의 PMOS 트랜지스터(P11, P12), 2개의 NMOS 트랜지스터(N11, N12)로 이루어지기 때문에, 반도체 회로의 본 기능과는 상관이 없는 부분임에도 불구하고 상당한 칩 면적을 차지하는 문제점이 있다. In the conventional voltage level shifter, the conventional voltage level shifter is composed of two inverters I11 and I12, two PMOS transistors P11 and P12, and two NMOS transistors N11 and N12. There is a problem in that it occupies a considerable chip area despite being irrelevant to function.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 회로 구성 소자의 갯수를 줄임으로써 전체 회로의 크기를 줄인 전압 레벨 시프터를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a voltage level shifter which reduces the size of the entire circuit by reducing the number of circuit components.
이와 같은 목적을 달성하기 위한 본 발명은 입력신호를 변환하여 다음 단에 전달하기 위한 신호전달부, 상기 신호전달부의 출력신호에 응답하여 외부전원과 신호전달부 사이의 연결을 스위칭하는 풀업부, 상기 신호전달부의 출력신호에 응답하여 상기 신호전달부와 풀업부 사이의 제1와 접지 사이의 연결을 스위칭하는 풀다운부 및 상기 외부전원을 소스전원으로 하여 상기 제1노드의 신호를 반전시켜 출력신호로 출력하기 위한 출력 구동부를 포함한다. In order to achieve the above object, the present invention provides a signal transfer unit for converting an input signal to a next stage, a pull-up unit for switching a connection between an external power source and a signal transfer unit in response to an output signal of the signal transfer unit. A pull-down unit for switching a connection between the first and the ground between the signal transmission unit and the pull-up unit in response to an output signal of the signal transmission unit, and inverting the signal of the first node with the external power source as the source power source as an output signal; An output driver for outputting.
상기 신호전달부는 게이트에 입력신호가 입력되고 일측이 풀업부에 연결되고 타측이 신호전달부의 출력단에 연결되는 제1 PMOS 트랜지스터와, 게이트에 입력신호가 입력되고 일측이 신호전달부의 출력단에 연결되고 타측이 접지에 연결되는 제1 NMOS 트랜지스터를 포함할 수 있다. The signal transfer unit has a first PMOS transistor having an input signal input to a gate, one side of which is connected to a pull-up unit, and the other side of which is connected to an output terminal of a signal transfer unit, an input signal to a gate, and one side of which is connected to an output terminal of a signal transfer unit, and the other side. It may include a first NMOS transistor connected to this ground.
상기 풀업부는 게이트에 상기 신호전달부의 출력신호가 입력되고 일측에 외부전원이 입력되고 타측이 제1 PMOS 트랜지스터의 일측에 연결되는 제2 PMOS 트랜지스터를 포함할 수 있다. The pull-up unit may include a second PMOS transistor in which an output signal of the signal transfer unit is input to a gate, an external power source is input to one side, and the other side is connected to one side of the first PMOS transistor.
상기 풀다운부는 게이트에 상기 신호전달부의 출력신호가 입력되고 일측이 제1노드에 연결되고 타측이 접지에 연결되는 제2 NMOS 트랜지스터를 포함할 수 있다.The pull-down part may include a second NMOS transistor in which an output signal of the signal transfer part is input to a gate, one side of which is connected to the first node, and the other side of which is connected to ground.
상기 출력 구동부는 상기 외부전원을 소스전원으로 하여 제1노드의 신호를 반전시켜 출력하는 인버터를 포함할 수 있다.The output driver may include an inverter for inverting and outputting a signal of a first node using the external power as a source power.
상기 제2NMOS 트랜지스터의 크기가 상기 제2PMOS 트랜지스터의 크기보다 크도록 형성될 수 있다. The size of the second NMOS transistor may be greater than that of the second PMOS transistor.
본 발명에 의하면 전압 레벨 시프터 회로에서 회로 구성소자를 줄임으로써 회로의 크기를 축소시킬 수 있는 효과가 있다. According to the present invention, the size of the circuit can be reduced by reducing circuit components in the voltage level shifter circuit.
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used for the same reference numerals even though they are shown in different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
도 3은 본 발명의 일 실시예에 따른 전압 레벨 시프터의 회로도이다. 본 발 명의 전압 레벨 시프터는 신호전달부(310), 풀업부(320), 풀다운부(330), 출력 구동부(340)를 포함한다. 3 is a circuit diagram of a voltage level shifter according to an embodiment of the present invention. The voltage level shifter of the present invention includes a
신호전달부(310)는 입력신호(EN)를 변환하여 다음 단에 전달하는 역할을 한다. 도 3에서 신호전달부(310)는 게이트에 입력신호가 입력되고 일측이 풀업부(320)에 연결되고 타측이 신호전달부(310)의 출력단에 연결되는 제1 PMOS 트랜지스터(P21)와, 게이트에 입력신호가 입력되고 일측이 신호전달부(310)의 출력단에 연결되고 타측이 접지에 연결되는 제1 NMOS 트랜지스터(N21)를 포함하여 이루어진다. The
풀업부(320)는 신호전달부(310)의 출력신호(EN_N)에 응답하여 외부전원(VDD)과 신호전달부(310) 사이의 연결을 스위칭하는 역할을 한다. 도 3에서 풀업부(320)는 게이트에 신호전달부(310)의 출력신호(EN_N)가 입력되고 일측에 외부전원(VDD)이 입력되고 타측이 제1 PMOS 트랜지스터(P21)의 일측에 연결되는 제2 PMOS 트랜지스터(P22)를 포함하여 이루어진다. The pull-
풀다운부(330)는 신호전달부(310)의 출력신호(EN_N)에 응답하여 신호전달부(310)와 풀업부(320) 사이의 제1노드(A)와 접지 사이의 연결을 스위칭하는 역할을 한다. 도 3에서 풀다운부(330)는 게이트에 신호전달부(310)의 출력신호(EN_N)가 입력되고 일측이 제1노드(A)에 연결되고 타측이 접지에 연결되는 제2 NMOS 트랜지스터(N22)를 포함하여 이루어진다. 본 발명에서 제2 NMOS 트랜지스터(N22)의 크기가 제2 PMOS 트랜지스터(P22)의 크기보다 크도록 형성하는 것이 바람직하다. The pull-
출력 구동부(340)는 외부전원(VDD)을 소스전원으로 하여 제1노드(A) 신호를 반전시켜 출력신호(Vout)로 출력하는 역할을 한다. 도 3에서 출력 구동부(340)는 외부전원(VDD)을 소스전원으로 하여 제1노드(A)의 신호를 반전시켜 출력하는 인버터(I21)를 포함하여 이루어진다.The
도 3에서 전압 레벨 시프터의 동작을 설명하면 다음과 같다. The operation of the voltage level shifter in FIG. 3 is as follows.
입력신호(EN)가 로우 레벨에서 하이 레벨로 천이하면, 제1 NMOS 트랜지스터(N21)가 턴 온되고, 제1 PMOS 트랜지스터(P21)가 턴 오프되어 신호전달부(310)의 출력신호(EN_N)는 로우 레벨 신호가 된다. 이때, 제2 PMOS 트랜지스터(P22)의 게이트에 로우 레벨 신호가 인가되어 제2 PMOS 트랜지스터(P22)는 턴 온되고, 제2 NMOS 트랜지스터(N22)의 게이트에 로우 레벨 신호가 인가되어 제2 NMOS 트랜지스터(N22)는 턴 오프된다. 따라서, 제1노드(A)에는 VDD 전압이 걸리게 되고, 제1노드(A)의 전압은 인버터(I21)를 거쳐서 0이 된다. 결국 전압 레벨 시프터의 출력 전압(Vout)은 0이 된다.When the input signal EN transitions from the low level to the high level, the first NMOS transistor N21 is turned on and the first PMOS transistor P21 is turned off to output the signal EN_N of the
반대로 입력신호(EN)가 하이 레벨에서 로우 레벨로 천이하면, 제1 NMOS 트랜지스터(N21)는 턴 오프되고, 제1 PMOS 트랜지스터(P21)가 턴 온되어 제1노드(A)와 신호전달부(310)의 출력노드가 연결되고, 제1노드(A)는 플로팅상태가 된다. 이때 제1노드(A)의 레벨은 제2 PMOS 트랜지스터(P22)와 제2 NMOS 트랜지스터(N22)의 크기에 따라 달라진다. 예를 들어 제2 PMOS 트랜지스터(P22)의 크기가 제2 NMOS 트랜지스터(N22)의 크기보다 크면 제1노드(A)에 VDD 전압이 인가되어 제1노드(A)는 하이레벨이 된다. 반대로, 제2 NMOS 트랜지스터(N22)의 크기가 제2 PMOS 트랜지스터(P22)의 크기보다 크면, 제1노드(A)에 접지전압이 인가되어 제1노드(A)는 로우레 벨이 된다. 본 발명에서 입력신호(EN)가 하이 레벨에서 로우 레벨로 천이할 때, 제1노드(A)의 레벨이 로우레벨이 되도록 제2 NMOS 트랜지스터(N22)의 크기가 제2 PMOS 트랜지스터(P22)의 크기보다 크도록 설계하는 것이 바람직하다. 즉, 제2 NMOS 트랜지스터(N22)의 폭/길이(Width/Length, W/L)의 값이 제2 PMOS 트랜지스터(P22)의 폭/길이(W/L)의 값보다 크도록 설계하는 것이 바람직하다. On the contrary, when the input signal EN transitions from the high level to the low level, the first NMOS transistor N21 is turned off and the first PMOS transistor P21 is turned on so that the first node A and the signal transfer unit ( An output node of 310 is connected, and the first node A is in a floating state. In this case, the level of the first node A depends on the size of the second PMOS transistor P22 and the second NMOS transistor N22. For example, when the size of the second PMOS transistor P22 is larger than the size of the second NMOS transistor N22, the VDD voltage is applied to the first node A, and the first node A becomes high level. On the contrary, if the size of the second NMOS transistor N22 is larger than that of the second PMOS transistor P22, the ground voltage is applied to the first node A, and the first node A becomes a low level. In the present invention, when the input signal EN transitions from a high level to a low level, the size of the second NMOS transistor N22 is increased so that the level of the first node A becomes a low level. It is desirable to design larger than the size. In other words, it is preferable to design the width / length (W / L) of the second NMOS transistor N22 to be larger than the width / length (W / L) of the second PMOS transistor P22. Do.
다음, 로우 레벨인 제1노드(A)의 전압은 VDD 전압을 소스 전압으로 하는 인버터(I21)를 거치면서 VDD 전압이 된다. 결국 전압 레벨 시프터의 출력 전압(Vout)은 VDD가 된다. 본 발명의 전압 레벨 시프터 회로는 이와 같은 방식으로 전압 레벨을 시프팅하게 된다. Next, the voltage of the first node A, which is at the low level, becomes the VDD voltage through the inverter I21 that uses the VDD voltage as the source voltage. As a result, the output voltage Vout of the voltage level shifter becomes VDD. The voltage level shifter circuit of the present invention will shift the voltage level in this manner.
도 4는 본 발명의 일 실시예에 따른 전압 레벨 시프터에서의 입출력 파형을 도시한 도면이다. 도 4는 입력신호(EN)로 VIN이 입력되고, 외부전원(VDD)의 전압레벨이 내부전원(VIN)의 전압레벨보다 높은 경우의 입출력 파형이 도시되어 있다. 도 4를 종래 전압 레벨 시프터에서의 입출력 파형인 도 2와 비교하면 양자가 동일함을 확인할 수 있다. 즉, 본 발명의 일 실시예에 따른 전압 레벨 시프터의 동작은 종래 전압 레벨 시프터의 동작과 같다. 4 illustrates input and output waveforms of a voltage level shifter according to an exemplary embodiment of the present invention. 4 illustrates input and output waveforms when VIN is input to the input signal EN and the voltage level of the external power supply VDD is higher than the voltage level of the internal power supply VIN. Comparing FIG. 4 with FIG. 2, which is an input / output waveform of a conventional voltage level shifter, it can be confirmed that the two are the same. That is, the operation of the voltage level shifter according to the embodiment of the present invention is the same as the operation of the conventional voltage level shifter.
도 3에 도시된 본 발명의 전압 레벨 시프터 회로와 도 1에 도시된 종래 전압 레벨 시프터 회로를 비교해 보면, 본 발명의 전압 레벨 시프터 회로는 종래 전압 레벨 시프터 회로에 비해 인버터(I11)가 없는 것을 확인할 수 있다. 즉, 본 발명의 전압 레벨 시프터는 종래 전압 레벨 시프터에 비하여 회로 구성소자의 갯수가 줄어들었음에도 불구하고 종래 전압 레벨 시프터와 동일한 동작을 구현할 수 있다. 일반적으로 인버터는 NMOS 트랜지스터 1개와 PMOS 트랜지스터 1개로 구성되므로, 본 발명에서는 2개의 트랜지스터를 절감할 수 있게 되고, 그만큼 회로 면적을 축소시킬 수 있게 된다. Comparing the voltage level shifter circuit of the present invention shown in FIG. 3 with the conventional voltage level shifter circuit shown in FIG. 1, it is confirmed that the voltage level shifter circuit of the present invention has no inverter I11 compared to the conventional voltage level shifter circuit. Can be. That is, the voltage level shifter of the present invention can implement the same operation as the conventional voltage level shifter despite the reduced number of circuit components compared to the conventional voltage level shifter. In general, since the inverter is composed of one NMOS transistor and one PMOS transistor, two transistors can be saved in the present invention, and the circuit area can be reduced accordingly.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.While the invention has been described using some preferred embodiments, these embodiments are illustrative and not restrictive. Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the invention and the scope of the rights set forth in the appended claims.
도 1은 종래 전압 레벨 시프터의 회로도이다. 1 is a circuit diagram of a conventional voltage level shifter.
도 2는 종래 전압 레벨 시프터에서의 입출력 파형을 도시한 도면이다. 2 is a diagram illustrating input and output waveforms of a conventional voltage level shifter.
도 3은 본 발명의 일 실시예에 따른 전압 레벨 시프터의 회로도이다. 3 is a circuit diagram of a voltage level shifter according to an embodiment of the present invention.
도 4는 본 발명의 일 실시예에 따른 전압 레벨 시프터에서의 입출력 파형을 도시한 도면이다. 4 illustrates input and output waveforms of a voltage level shifter according to an exemplary embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
310 신호전달부 320 풀업부310
330 풀다운부 340 출력 구동부330 Pulldown 340 Output Driver
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090052252A KR20100133610A (en) | 2009-06-12 | 2009-06-12 | Voltage level shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090052252A KR20100133610A (en) | 2009-06-12 | 2009-06-12 | Voltage level shifter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100133610A true KR20100133610A (en) | 2010-12-22 |
Family
ID=43508837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090052252A KR20100133610A (en) | 2009-06-12 | 2009-06-12 | Voltage level shifter |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100133610A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104506183A (en) * | 2014-12-09 | 2015-04-08 | 复旦大学 | Single-voltage sub-threshold level shifter |
| KR20160062682A (en) * | 2014-11-25 | 2016-06-02 | 인텔 코포레이션 | Voltage level shifter circuit |
| CN110289848A (en) * | 2019-06-03 | 2019-09-27 | 上海华力微电子有限公司 | Voltage level converting |
-
2009
- 2009-06-12 KR KR1020090052252A patent/KR20100133610A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160062682A (en) * | 2014-11-25 | 2016-06-02 | 인텔 코포레이션 | Voltage level shifter circuit |
| CN104506183A (en) * | 2014-12-09 | 2015-04-08 | 复旦大学 | Single-voltage sub-threshold level shifter |
| CN110289848A (en) * | 2019-06-03 | 2019-09-27 | 上海华力微电子有限公司 | Voltage level converting |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6963226B2 (en) | Low-to-high level shifter | |
| US7495483B2 (en) | Input buffer for CMOS integrated circuits | |
| KR101623117B1 (en) | Logic circuit capable of level shifting | |
| US7145363B2 (en) | Level shifter | |
| US8334709B2 (en) | Level shifter | |
| US9525421B2 (en) | High speed low voltage hybrid output driver for FPGA I/O circuits | |
| CN103187963A (en) | Level shifting circuit and semiconductor device using the same | |
| US6819159B1 (en) | Level shifter circuit | |
| JP2006054886A (en) | Level shifter with low leakage current | |
| JP5203791B2 (en) | Level shift circuit | |
| JP5160320B2 (en) | Switching drive circuit | |
| JP6871519B2 (en) | Semiconductor integrated circuit | |
| US7400171B1 (en) | Electronic switch having extended voltage range | |
| US7466182B2 (en) | Level shift circuit | |
| KR20100133610A (en) | Voltage level shifter | |
| US9935636B1 (en) | CMOS input buffer with low supply current and voltage down shifting | |
| US9407243B1 (en) | Receiver circuit | |
| US20030222679A1 (en) | Voltage conversion circuit and semiconductor device | |
| CN114079455A (en) | High speed level shifter | |
| JP5266974B2 (en) | I / O circuit | |
| US11621705B2 (en) | Semiconductor integrated circuit device and level shifter circuit | |
| US8207775B2 (en) | VOL up-shifting level shifters | |
| US20230327652A1 (en) | Semiconductor device and input signal controlling method | |
| KR100214079B1 (en) | Level shifter for semiconductor device | |
| JP2013021498A (en) | Cmos logic integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |