KR20090110483A

KR20090110483A - A shift register

Info

Publication number: KR20090110483A
Application number: KR1020080036006A
Authority: KR
Inventors: 장용호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2008-04-18
Filing date: 2008-04-18
Publication date: 2009-10-22
Also published as: KR101441392B1

Abstract

PURPOSE: A shift register is provided to supply a real image and a black image to a pixel successively by driving the pixel at each period in which a real image is displayed or a black image is displayed. CONSTITUTION: In a shift register, a circuit part(SiA) outputs an output pulse(VgkA) through an output terminal(a). A B-circuit part(SiB) outputs a B-output pulse(VgkB) through a B-output terminal(b). A multi-stage includes a C-output terminal which supplies the A-output pulse and the B-output pulse to a gate line successively. An A-output terminal of an each stage is set by the A-output pulse from an end stage, and is rest by the A-output pulse of the end stage.

Description

Shift register {A SHIFT REGISTER}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 잔상을 방지할 수 있는 쉬프트 레지스터에 대한 것이다.The present invention relates to a shift register, and more particularly to a shift register that can prevent afterimages.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which pixel regions are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.

상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. In the liquid crystal panel, a plurality of gate lines and a plurality of data lines are arranged to cross each other, and a pixel region is positioned in an area defined by vertical crossings of the gate lines and the data lines. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed in the liquid crystal panel.

상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전극에 충전되도록 한다.Each of the pixel electrodes is connected to the data line via a source terminal and a drain terminal of a thin film transistor (TFT) which is a switching element. The thin film transistor is turned on by a scan pulse applied to a gate terminal via the gate line, so that the data signal of the data line is charged to the pixel electrode.

한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다. The driving circuit may include a gate driver for driving the gate lines, a data driver for driving the data lines, a timing controller for supplying a control signal for controlling the gate driver and the data driver, and a liquid crystal display device. It is provided with a power supply for supplying a variety of driving voltages used in.

상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 화소들을 1라인분씩 순차적으로 구동한다. 여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.The gate driver sequentially supplies scan pulses to the gate lines to sequentially drive pixels on the liquid crystal panel by one line. Here, the gate driver includes a shift register to sequentially output the scan pulses as described above.

액정표시장치는 그 구동주파수가 높아지면 화면에 잔상이 발생하는 문제점을 갖는다.A liquid crystal display has a problem that an afterimage occurs on a screen when its driving frequency increases.

종래의 쉬프트 레지스터는 게이트 라인들을 순차적으로 구동시킬 뿐 상기 잔상을 제거하기 위한 구동을 하지 않기 때문에 액정표시장치의 화질을 향상시킬 수 없었다.Conventional shift registers drive the gate lines sequentially but do not drive to remove the afterimage, so that the image quality of the LCD cannot be improved.

본 발명은 상기와 같은 문제점을 해결하기 위하여 화소에 순차적으로 실 화상과 블랙 화상을 공급하되, 이 실 화상이 표시되는 기간 및 상기 블랙 화상이 표시되는 기간마다 상기 화소를 구동시킬 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.According to the present invention, a real register and a black image are sequentially supplied to a pixel in order to solve the above problems, and a shift register capable of driving the pixel every period during which the real image is displayed and each period during which the black image is displayed is provided. The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, A출력단자를 통해 A출력펄스를 출력하는 A회로부, B출력단자를 통해 B출력펄스를 출력하는 B회로부, 및 상기 A회로부로부터의 A출력펄스와 상기 B회로부로부터의 B출력펄스를 순차적으로 출력하여 해당 게이트 라인에 공급하는 C출력단자를 포함하는 다수의 스테이지들을 포함하며; 각 스테이지의 A출력부는 전단 스테이지로부터의 A출력펄스에 따라 세트되고 후단 스테이지로부터의 A출력펄스에 따라 리세트되며; 각 스테이지의 B출력부는 전단 스테이지로부터의 B출력펄스에 따라 세트되고 후단 스테이지로부터의 B출력펄스에 따라 리세트되며; 상기 스테이지의 C출력단자로부터의 A출력펄스가 게이트 라인에 공급될 때 상기 게이트 라인에 접속된 화소들이 실제 표시하고자 하는 실 데이터를 공급받으며, 상기 스테이지의 C출력단자로부터의 B출력펄스가 상기 게이트 라인에 공급될 때 상기 게이트 라인에 접속된 화소가 블랙화상을 표시하기 위한 블랙 데이터를 공급받는 것을 특징으로 한다.The shift register according to the present invention for achieving the above object, the A circuit portion for outputting the A output pulse through the A output terminal, the B circuit portion for outputting the B output pulse through the B output terminal, and from the A circuit portion A plurality of stages including a C output terminal for sequentially outputting an A output pulse and a B output pulse from the B circuit portion and supplying the B output pulse to a corresponding gate line; The A output portion of each stage is set according to the A output pulse from the front stage and reset according to the A output pulse from the rear stage; The B output portion of each stage is set according to the B output pulses from the front stage and reset according to the B output pulses from the rear stage; When the A output pulse from the C output terminal of the stage is supplied to the gate line, the pixels connected to the gate line are supplied with real data to be actually displayed, and the B output pulse from the C output terminal of the stage is supplied to the gate line. The pixel connected to the gate line, when supplied to the line, is supplied with black data for displaying a black image.

본 발명에 따른 쉬프트 레지스터는 다음과 같은 효과를 갖는다.The shift register according to the present invention has the following effects.

본 발명에 따른 쉬프트 레지스터는 화소에 실 화상이 공급되는 기간에 상기 화소가 접속된 게이트 라인을 스캐닝하고, 이후 상기 화소에 블랙 화상이 공급되는 기간에 상기 게이트 라인을 한 번 더 스캐닝함으로써 상기 화소에 실 화상과 블랙 화상이 교번적으로 표현되도록 한다. 따라서, 상기 화소들에 의해서 이루어지는 화면에서의 잔상을 방지할 수 있다.The shift register according to the present invention scans a gate line to which the pixel is connected in a period when a real image is supplied to a pixel, and then scans the gate line once more in a period when a black image is supplied to the pixel. The real picture and the black picture are expressed alternately. Therefore, afterimage on the screen formed by the pixels can be prevented.

도 1은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이며, 도 2는 도 1의 각 스테이지에 공급되는 클럭펄스 및 세트 노드의 전압을 나타낸 도면이며, 그리고 도 3은 도 1의 각 스테이지로부터의 출력되는 스캔펄스의 타이밍도를 나타낸 도면이다.FIG. 1 is a diagram illustrating a shift register according to a first embodiment of the present invention, FIG. 2 is a diagram illustrating a clock pulse and a voltage of a set node supplied to each stage of FIG. 1, and FIG. 3 is an angle diagram of FIG. 1. It is a figure which shows the timing chart of the scan pulse output from a stage.

본 발명의 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, n개의 스테이지들(ST1 내지 STn)을 포함한다. The shift register according to the embodiment of the present invention includes n stages ST1 to STn, as shown in FIG. 2.

여기서, 각 스테이지들(STk)은 A회로부(SiA), B회로부(SiB), A출력단자(a), B출력단자(b), 및 C출력단자(c)를 포함한다. 여기서, k 및 i는 자연수이다.Here, each stage STk includes an A circuit section SiA, a B circuit section SiB, an A output terminal a, a B output terminal b, and a C output terminal c. Where k and i are natural numbers.

상기 A회로부(SiA)는 A출력단자(a)를 통해 출력펄스를 출력하고, B회로부(SiB)는 B출력단자(b)를 통해 B출력펄스(VgkB)를 출력하며, 상기 C출력단자(c)는 A회로부(SiA)로부터의 A출력펄스(VgkA)와 B회로부(SiB)로부터의 B출력펄스(VgkB)를 순차적으로 출력하고 해당 게이트 라인에 공급한다.The A circuit section SiA outputs an output pulse through the A output terminal a, and the B circuit section SiB outputs a B output pulse VgkB through the B output terminal b, and the C output terminal ( c) sequentially outputs the A output pulse VgkA from the A circuit section SiA and the B output pulse VgkB from the B circuit section SiB and supplies them to the corresponding gate line.

각 스테이지(STk)의 A출력단자(a)를 통해 출력되는 A출력펄스(VgkA)는 각 스테이지(STk)의 A회로부(SiA)를 세트 또는 리세트 시키기 위한 캐리펄스이고, 각 스테이지(STk)의 B출력단자(b)를 통해 출력되는 B출력펄스(VgkB)는 각 스테이지(STk)의 B회로부(SiB)를 세트 또는 리세트 시키기 위한 캐리펄스이며, 각 스테이지(STk)의 C출력단자(c)를 통해 출력되는 A출력펄스(VgkA) 및 B출력펄스(VgkB)는 해당 게이트 라인을 구동하기 위한 스캔펄스이다. The A output pulse VgkA output through the A output terminal a of each stage STk is a carry pulse for setting or resetting the A circuit portion SiA of each stage STk, and each stage STk. The B output pulse VgkB output through the B output terminal b of is a carry pulse for setting or resetting the B circuit section SiB of each stage STk, and the C output terminal of each stage STk ( A output pulse VgkA and B output pulse VgkB output through c) are scan pulses for driving the corresponding gate line.

각 스테이지(STk)의 A회로부(SiA)는 전단 스테이지로부터의 A출력펄스(VgkA) 에 따라 세트되고 후단 스테이지로부터의 A출력펄스(VgkA)에 따라 리세트되며, 각 스테이지(STk)의 B회로부(SiB)는 전단 스테이지로부터의 B출력펄스(VgkB)에 따라 세트되고 후단 스테이지로부터의 B출력펄스(VgkB)에 따라 리세트된다.The A circuit section SiA of each stage STk is set according to the A output pulse VgkA from the front stage and reset according to the A output pulse VgkA from the rear stage, and the B circuit section of each stage STk. SiB is set in accordance with the B output pulse VgkB from the front stage and reset in accordance with the B output pulse VgkB from the rear stage.

즉, 제 k 스테이지(STk)에 구비된 A회로부(SiA)는 제 k-2 스테이지에 구비된 A회로부(SiA)로부터의 A출력펄스(VgkA)에 응답하여 세트된 후, A출력펄스(VgkA)를 출력한다. 이에 따라 제 1 스테이지(ST1)부터 제 n 스테이지(STn)에 구비된 제 1 A회로부(S1A) 내지 제 n A회로부(SnA)는 순차적으로 A출력펄스(VgkA)들 출력한다. That is, the A circuit portion SiA provided in the k-th stage STk is set in response to the A output pulse VgkA from the A circuit portion SiA provided in the k-th stage, and then the A output pulse VgkA. ) Accordingly, the first A circuit parts S1A to nth A circuit parts SnA provided in the first stage ST1 to the nth stage STn sequentially output A output pulses VgkA.

그리고, 제 k 스테이지(STk)에 구비된 B회로부(SiB)는 제 k-2 스테이지에 구비된 B회로부(SiB)로부터의 B출력펄스(VgkB)에 응답하여 세트된 후, B출력펄스(VgkB)를 출력한다. 이에 따라 제 1 스테이지(ST1)부터 제 n 스테이지(STn)에 구비된 제 1 B회로부(S1B) 내지 제 n B회로부(SnB)는 순차적으로 B출력펄스(VgkB)들 출력한다.Then, the B circuit portion SiB provided in the k-th stage STk is set in response to the B output pulse VgkB from the B circuit portion SiB provided in the k-th stage, and then the B output pulse VgkB. ) Accordingly, the first B circuit units S1B to n-th B circuit units SnB provided in the first stage ST1 to the nth stage STn sequentially output B output pulses VgkB.

이때, 제 1 및 제 2 스테이지(ST1, ST2)는 타이밍 콘트롤러로부터의 A스타트 펄스(VstA) 및 B스타트 펄스(VstB)를 공급받아 세트된다. 다시 말하여, 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 각 A회로부(SiA)는 A스타트 펄스(VstA)에 의해 세트되며, 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 각 B회로부(SiB)는 B스타트 펄스(VstB)에 의해 세트된다.At this time, the first and second stages ST1 and ST2 are set by receiving the A start pulse VstA and the B start pulse VstB from the timing controller. In other words, each of the A circuit parts SiA provided in the first and second stages ST1 and ST2 is set by the A start pulse VstA, and is provided in the first and second stages ST1 and ST2. Each B circuit section SiB is set by a B start pulse VstB.

여기서, 상기 A스타트 펄스(VstA)는 B스타트 펄스(VstB)보다 앞서 출력된다. 이에 따라, 각 스테이지(STk)의 A회로부(SiA)가 B회로부(SiB)보다 먼저 구동된다. 한편, 상기 A스타트 펄스(VstA)를 B스타트 펄스(VstB)보다 지연시켜 출력시킴으로 써 각 스테이지(STk)의 B회로부(SiB)가 A회로부(SiA)보다 먼저 구동되게 하는 것도 가능하다.Here, the A start pulse VstA is output before the B start pulse VstB. As a result, the A circuit portion SiA of each stage STk is driven before the B circuit portion SiB. On the other hand, the A start pulse VstA is delayed and outputted than the B start pulse VstB, so that the B circuit portion SiB of each stage STk can be driven before the A circuit portion SiA.

하나의 스테이지에 구비된 A회로부(SiA)와 B회로부(SiB)의 출력타이밍은 동일하지 않다. 즉, 하나의 스테이지에 구비된 A회로부(SiA) 및 B회로부(SiB)에 있어서, 상기 A회로부(SiA)가 먼저 A출력펄스(VgkA)를 출력하고, 이후 B회로부(SiB)가 B출력펄스(VgkB)를 출력할 수 있으며, 반대로 상기 B회로부(SiB)가 A회로부(SiA)보다 먼저 출력펄스를 출력하는 것도 가능하다.The output timing of the A circuit section SiA and the B circuit section SiB provided in one stage is not the same. That is, in the A circuit section SiA and B circuit section SiB provided in one stage, the A circuit section SiA first outputs the A output pulse VgkA, and then the B circuit section SiB outputs the B output pulse. (VgkB) can be output, and conversely, the B circuit section SiB can output the output pulse before the A circuit section SiA.

상기 하나의 스테이지에 구비된 A회로부(SiA)로부터의 A출력펄스(VgkA)와 B회로부(SiB)로부터의 B출력펄스(VgkB)는 그 펄스폭이 서로 중첩되지 않는다. 즉, 상기 B회로부(SiB)로부터의 B출력펄스(VgkB)는 상기 A회로부(SiA)로부터의 A출력펄스(VgkA)가 완전히 하이상태에서 로우상태로 천이된 후 로우상태에서 하이상태로 천이하기 시작한다.The pulse widths of the A output pulses VgkA from the A circuit section SiA and the B output pulses VgkB from the B circuit section SiB provided in the one stage do not overlap each other. That is, the B output pulse VgkB from the B circuit part SiB transitions from the low state to the high state after the A output pulse VgkA from the A circuit part SiA is completely transitioned from the high state to the low state. To start.

각 스테이지(STk)의 C출력단자(c)에는 상기 A회로부(SiA)로부터의 A출력펄스(VgkA) 및 B회로부(SiB)로부터의 B출력펄스(VgkB)가 순차적으로 공급된다. 이 C출력단자(c)는 게이트 라인에 접속된다. 즉, 제 k 스테이지(STk)의 C출력단자(c)는 제 k 게이트 라인에 접속된다. The A output pulse VgkA from the A circuit section SiA and the B output pulse VgkB from the B circuit section SiB are sequentially supplied to the C output terminal c of each stage STk. This C output terminal c is connected to the gate line. That is, the C output terminal c of the kth stage STk is connected to the kth gate line.

제 k 스테이지(STk)의 C출력단자(c)로부터의 A출력펄스(VgkA)가 게이트 라인에 공급될 때 상기 제 k 게이트 라인에 접속된 화소들은 실제 표시하고자 하는 실 데이터(A; real data)를 공급받으며, 상기 제 k 스테이지(STk)의 C출력단자(c)로부터의 B출력펄스(VgkB)가 상기 제 k 게이트 라인에 공급될 때 상기 제 k 게이트 라 인에 접속된 화소들은 블랙화상을 표시하기 위한 블랙 데이터(B; black data)를 공급받는다. When the A output pulse VgkA from the C output terminal c of the k-th stage STk is supplied to the gate line, the pixels connected to the k-th gate line are real data (A; real data) to be actually displayed. When the B output pulse VgkB from the C output terminal c of the kth stage STk is supplied to the kth gate line, the pixels connected to the kth gate line are black images. It is supplied with black data (B) for display.

반대로, 제 k 스테이지(STk)의 C출력단자(c)로부터의 B출력펄스(VgkB)가 게이트 라인에 공급될 때 상기 제 k 게이트 라인에 접속된 화소들은 실제 표시하고자 하는 실 데이터(A)를 공급받으며, 상기 제 k 스테이지(STk)의 C출력단자(c)로부터의 A출력펄스(VgkA)가 상기 제 k 게이트 라인에 공급될 때 상기 제 k 게이트 라인에 접속된 화소들이 블랙화상을 표시하기 위한 블랙 데이터(B)를 공급받는 것도 가능하다.On the contrary, when the B output pulse VgkB from the C output terminal c of the kth stage STk is supplied to the gate line, the pixels connected to the kth gate line may actually display the actual data A to be displayed. The pixels connected to the kth gate line when the A output pulse VgkA from the C output terminal c of the kth stage STk is supplied to the kth gate line. It is also possible to receive black data (B).

이를 위해, 액정표시장치에 구비된 데이터 드라이버는 상기 각 화소에 접속된 데이터 라인에 실 데이터(A)와 블랙 데이터(B)를 교번적으로 공급한다.To this end, the data driver included in the liquid crystal display device alternately supplies real data A and black data B to data lines connected to the respective pixels.

임의의 하나의 게이트 라인에 접속된 화소들 각각은 A출력펄스(VgkA)의 하이상태로의 유지기간동안 3개의 데이터를 순차적으로 공급받는다. 즉, 도 3에 도시된 바와 같이, 하이상태의 유지기간 중 첫 번째 기간(d1)동안 제 1 실 데이터(A)를 공급받으며, 두 번째 기간(d2)동안 블랙 데이터(B)를 공급받으며, 마지막 세 번째 기간(d3)동안 제 2 실 데이터(A)를 공급받는다. 이때 상기 첫 번째 기간(d1)동안에 공급된 제 1 실 데이터(A)는 해당 화소에 대응되는 실 데이터(A)가 아닌 프리 차지(pre-charge)용 데이터로서 각 화소는 이 첫 번째 기간(d1)동안에 공급되는 제 1 실 데이터(A)에 의해 프리 차지되며, 세 번째 기간(d3)동안에 공급되는 제 2 실 데이터(A)를 이용하여 최종적으로 원래의 화상을 표시하게 된다.Each of the pixels connected to any one gate line is sequentially supplied with three pieces of data during the sustain period of the A output pulse VgkA. That is, as shown in FIG. 3, the first real data A is supplied during the first period d1 of the sustain period of the high state, and the black data B is supplied during the second period d2. The second real data A is supplied during the last third period d3. In this case, the first real data A supplied during the first period d1 is pre-charge data instead of the real data A corresponding to the corresponding pixel, and each pixel is the first period d1. The first image is precharged by the first actual data A supplied during the first half of the first real data A, and the original image is finally displayed using the second real data A supplied during the third period d3.

또한, 상기 임의의 하나의 게이트 라인에 접속된 화소들 각각은 B출력펄 스(VgkB)의 하이상태로의 유지기간동안 3개의 데이터를 순차적으로 공급받는다. 즉, 도 3에 도시된 바와 같이, 하이상태의 유지기간 중 첫 번째 기간(d1)동안 제 1 블랙 데이터(B)를 공급받으며, 두 번째 기간(d2)동안 실 데이터(A)를 공급받으며, 마지막 세 번째 기간(d3)동안 제 2 블랙 데이터(B)를 공급받는다. 이때 상기 두 번째 기간(d2)동안에 공급된 실 데이터(A)는 세 번째 기간(d3)동안에 공급되는 제 2 블랙 데이터(B)를 이용하여 최종적으로 블랙 화상을 표시하게 된다.Further, each of the pixels connected to any one gate line is sequentially supplied with three pieces of data during the sustain period of the B output pulse VgkB in the high state. That is, as shown in FIG. 3, the first black data B is supplied during the first period d1 of the sustain period in the high state, and the real data A is supplied during the second period d2. The second black data B is supplied during the last third period d3. At this time, the real data A supplied during the second period d2 finally displays the black image using the second black data B supplied during the third period d3.

각 스테이지(STk)의 A회로부(SiA)는 펄스폭이 중첩되도록 순차적으로 출력되는 다수의 A클럭펄스(CLKjA)들을 공급받아 상기 A출력펄스(VgkA)를 생성하며, 각 스테이지(STk)의 B회로부(SiB)는 펄스폭이 중첩되도록 순차적으로 출력되는 다수의 B클럭펄스(CLKjB)들을 공급받아 상기 B출력펄스(VgkB)를 생성한다. 여기서, 상기 A클럭펄스(CLKjA)와 B클럭펄스(CLKjB)는 서로 교번적으로 출력된다. 즉, 도 2에 도시된 바와 같이, 제 1 A클럭펄스(CLK1A) -> 제 1 B클럭펄스(CLK1B) -> 제 2 A클럭펄스(CLK2A) -> 제 2 B클럭펄스(CLK2B) -> 제 3 A클럭펄스(CLK3A) -> 제 3 B클럭펄스(CLK3B) -> 제 4 A클럭펄스(CLK4A) -> 제 4 B클럭펄스(CLK4B) 순서로 출력된다. 이 제 4B 클럭펄스 다음에는 다시 제 1 클럭펄스부터 다시 출력된다. 즉, 상기 A클럭펄스(CLKjA)들 및 B클럭펄스(CLKjB)들은 순환하면서 출력된다. 여기서, j는 자연수이다.The circuit A (SiA) of each stage STk receives the plurality of A clock pulses CLKjA sequentially output so that the pulse widths overlap to generate the A output pulses VgkA, and the B of each stage STk. The circuit unit SiB receives the plurality of B clock pulses CLKjB sequentially output so that the pulse widths overlap to generate the B output pulses VgkB. Here, the A clock pulses CLKjA and B clock pulses CLKjB are alternately output. That is, as shown in FIG. 2, the first A clock pulse CLK1A-> the first B clock pulse CLK1B-> the second A clock pulse CLK2A-> the second B clock pulse CLK2B-> The third A clock pulse CLK3A-> the third B clock pulse CLK3B-> the fourth A clock pulse CLK4A-> the fourth B clock pulse CLK4B. This 4B clock pulse is output again from the first clock pulse. That is, the A clock pulses CLKjA and B clock pulses CLKjB are output while cycling. Where j is a natural number.

각 스테이지(STk)는 상기 4종의 A클럭펄스(CLKjA)들 중 서로 다른 위상을 갖는 3종의 A클럭스들과 4종의 B클럭펄스(CLKjB)들 중 서로 다른 위상을 갖는 3종의 B클럭펄스(CLKjB)들을 공급받는 바, 상기 3종의 A클럭펄스(CLKjA)들은 A회로 부(SiA)에 공급되며, 상기 3종의 B클럭펄스(CLKjB)들은 B회로부(SiB)에 공급된다.Each stage STk includes three types of A clocks having different phases among the four types of A clock pulses CLKjA and three types of phases having different phases among the four types of B clock pulses CLKjB. As the B clock pulses CLKjB are supplied, the three A-clock pulses CLKjA are supplied to the A circuit section SiA, and the three B clock pulses CLKjB are supplied to the B circuit section SiB. do.

상기 클럭펄스의 수는 스테이지의 구성에 따라 얼마든지 가변 가능하며, 본 발명에서는 설명의 편의상 서로 다른 위상을 갖는 8종의 클럭펄스(제 1 내지 제 4 A클럭펄스(CLK4A), 제 1 내지 제 4 B클럭펄스(CLK4B))를 사용하여 설명하기로 한다.The number of clock pulses can vary as many as the configuration of the stage, and in the present invention, eight types of clock pulses (first to fourth A clock pulses CLK4A and first to fourth phases having different phases) are provided for convenience of description. 4B clock pulse (CLK4B) will be described.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다. Such a shift register may be embedded in the liquid crystal panel. That is, the liquid crystal panel has a display portion for displaying an image and a non-display portion surrounding the display portion, and the shift register is embedded in the non-display portion.

이와 같이 구성된 쉬프트 레지스터의 각 스테이지(STk)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.The configuration of each stage STk of the shift register configured as described above will be described in more detail as follows.

도 4는 임의의 스테이지의 회로구성을 나타낸 도면이다.4 is a diagram showing the circuit configuration of an arbitrary stage.

도 4의 제 k 스테이지(STk)에 공급되는 A클럭펄스(CLKjA) 및 B클럭펄스(CLKjB)는 상기 제 k 스테이지(STk)가 제 3 스테이지(ST3)일 경우의 예를 나타낸 것이다.A clock pulses CLKjA and B clock pulses CLKjB supplied to the k-th stage STk of FIG. 4 show an example where the k-th stage STk is the third stage ST3.

제 k 스테이지(STk)에 구비된 A회로부(SkA)는, 도 4에 도시된 바와 같이, 제 1 내지 제 3 A스위칭소자(Tr1A 내지 Tr3A), A풀업 스위칭소자(TrpuA), A캐리출력 스위칭소자(TrcA), 그리고 A풀다운 스위칭소자(TrpdA)를 포함한다. As shown in FIG. 4, the A circuit unit SkA provided in the k-th stage STk includes the first to third A switching elements Tr1A to Tr3A, the A pull-up switching element TrpuA, and the A carry output switching. Element TrcA and A pull-down switching element TrpdA.

제 1 A스위칭소자(Tr1A)는 제 k-2 스테이지의 A출력단자(a)로부터의 A출력펄스(VgkA)에 따라 턴-온/오프되며, 턴-온시 충전용 전압(VD)을 전송하는 충전전원라인과 A세트 노드(NA)간을 접속시킨다. 단, 제 1 및 제 2 스테이지(ST1, ST2)에 구 비된 각 제 1 A스위칭소자(Tr1A)는 A출력펄스(VgkA) 대신 타이밍 콘트롤러로부터의 A스타트 펄스(VstA)에 따라 턴-온/오프된다.The first A switching element Tr1A is turned on / off according to the A output pulse VgkA from the A output terminal a of the k-2 stage, and transmits a charging voltage VD at turn-on. The charging power line is connected between the A set node NA. However, each of the first A switching elements Tr1A provided in the first and second stages ST1 and ST2 is turned on / off according to the A start pulse VstA from the timing controller instead of the A output pulse VgkA. do.

제 2 A스위칭소자(Tr2A)는 제 k+2 스테이지의 A출력단자(a)로부터의 A출력펄스(VgkA)에 따라 턴-온/오프되며, 턴-온시 방전용 전압(VL)을 전송하는 방전전원라인과 상기 A세트 노드(NA)간을 접속시킨다. 단, 제 n 및 제 n-1 스테이지에 구비된 각 제 2 A스위칭소자(Tr2A)는 A출력펄스(VgkA) 대신 타이밍 콘트롤러로부터의 A스타트 펄스(VstA)에 따라 턴-온/오프된다. The second A switching element Tr2A is turned on / off according to the A output pulse VgkA from the A output terminal a of the k + 2th stage and transmits a discharge voltage VL at turn-on. A discharge power supply line is connected between the A set node NA. However, each of the second A switching elements Tr2A provided in the nth and nth-1 stages is turned on / off according to the A start pulse VstA from the timing controller instead of the A output pulse VgkA.

A풀업 스위칭소자(TrpuA)는 상기 A세트 노드(NA)의 전위에 따라 턴-온/오프되며, 턴-온시 상기 A클럭펄스(CLKjA)들 중 어느 하나를 A출력펄스(VgkA)로서 출력하고, 이를 C출력단자(c)를 통해 제 k 게이트 라인에 공급한다.The A pull-up switching device TrpuA is turned on / off according to the potential of the A set node NA, and outputs any one of the A clock pulses CLKjA as the A output pulse VgkA at turn-on. This is supplied to the k-th gate line through the C output terminal c.

A캐리출력 스위칭소자(TrcA)는 상기 A세트 노드(NA)의 전위에 따라 턴-온/오프되며, 턴-온시 상기 A클럭펄스(CLKjA)들 중 어느 하나를 A출력펄스(VgkA)로서 출력하고, 이를 A출력단자(a)를 통해 제 k+2 스테이지의 A회로부(SiA) 및 제 k-2 스테이지의 A회로부(SiA)에 공급한다.The A carry output switching element TrcA is turned on / off according to the potential of the A set node NA, and outputs any one of the A clock pulses CLKjA as the A output pulse VgkA at turn-on. Then, it is supplied to the A circuit section SiA of the k + 2th stage and the A circuit section SiA of the k-2nd stage through the A output terminal a.

A풀다운 스위칭소자(TrpdA)는 상기 A클럭펄스(CLKjA)들 중 어느 하나에 따라 턴-온/오프되며, 턴-온시 상기 방전용 전압(VL)을 출력하고, 이를 상기 C출력단자(c)를 통해 상기 제 k 게이트 라인에 공급한다. A pull-down switching device (TrpdA) is turned on / off according to any one of the A clock pulses (CLKjA), and outputs the discharge voltage (VL) at turn-on, the C output terminal (c) Supply to the k-th gate line through.

제 3 A스위칭소자(Tr3A)는 상기 A클럭펄스(CLKjA)들 중 어느 하나에 따라 턴-온/오프되며, 턴-온시 제 k-1 스테이지의 C출력단자(c)에 접속된 제 k-1 게이트 라인과 상기 A세트 노드(NA)간을 접속시킨다. 단, 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 제 3 A스위칭소자(Tr3A)의 드레인단자에는 상기 제 k-1 게이트 라인으로부터의 신호 대신에 상기 타이밍 콘트롤러로부터의 A스타트 펄스(VstA)가 공급된다. The third A switching element Tr3A is turned on / off in accordance with any one of the A clock pulses CLKjA, and is connected to the k-th output terminal c of the k-1 stage at turn-on. One gate line is connected between the A set node NA. However, the drain terminal of the third A switching element Tr3A provided in the first and second stages ST1 and ST2 has an A start pulse VstA from the timing controller instead of the signal from the k-th gate line. ) Is supplied.

여기서, 상기 제 3 A스위칭소자(Tr3A)에 공급되는 A클럭펄스(CLKjA)와 제 k-1 게이트 라인에 공급된 A출력펄스(VgkA)가 일 기간동안 동기되며; 상기 A풀업 스위칭소자(TrpuA)에 공급되는 A클럭펄스(CLKjA)와 상기 A캐리출력 스위칭소자(TrcA)에 공급되는 A클럭펄스(CLKjA)가 서로 동일한 클럭펄스이며; 상기 제 3 A스위칭소자(Tr3A)에 공급되는 A클럭펄스(CLKjA)와, 상기 A풀다운 스위칭소자(TrpdA)에 공급되는 A클럭펄스(CLKjA)와, 상기 A캐리출력 스위칭소자(TrcA)에 공급되는 A클럭펄스(CLKjA)는 서로 다른 클럭펄스이다.Here, the A clock pulse CLKjA supplied to the third A switching element Tr3A and the A output pulse VgkA supplied to the k-1 th gate line are synchronized for one period; A clock pulse CLKjA supplied to the A pull-up switching device TrpuA and A clock pulse CLKjA supplied to the A carry output switching device TrcA are the same clock pulses; A clock pulse CLKjA supplied to the third A switching element Tr3A, A clock pulse CLKjA supplied to the A pull-down switching device TrpdA, and A carry output switching device TrcA. The A clock pulses CLKjA are different clock pulses.

제 k 스테이지(STk)에 구비된 B회로부(SiB)는 제 1 내지 제 3 B스위칭소자(Tr3B), B풀업 스위칭소자(TrpuB), B캐리출력 스위칭소자(TrcB), 그리고 B풀다운 스위칭소자(TrpdB)를 포함한다. The B circuit portion SiB provided in the k th stage STk includes the first to third B switching elements Tr3B, the B pull-up switching element TrpuB, the B carry output switching element TrcB, and the B pull-down switching element TrpdB).

제 1 B스위칭소자(Tr1B)는 제 k-2 스테이지의 B출력단자(b)로부터의 B출력펄스(VgkB)에 따라 턴-온/오프되며, 턴-온시 상기 충전전원라인과 B세트 노드(NB)간을 접속시킨다. 단, 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 각 제 1 B스위칭소자(Tr1B)는 B출력펄스(VgkB) 대신 타이밍 콘트롤러로부터의 B스타트 펄스(VstB)에 따라 턴-온/오프된다.The first B switching element Tr1B is turned on / off according to the B output pulse VgkB from the B output terminal b of the k-2 stage, and when turned on, the charging power line and the B set node ( NB) is connected. However, each of the first B switching elements Tr1B provided in the first and second stages ST1 and ST2 is turned on / off according to the B start pulse VstB from the timing controller instead of the B output pulse VgkB. do.

제 2 B스위칭소자(Tr2B)는 제 k+2 스테이지의 B출력단자(b)로부터의 B출력펄스(VgkB)에 따라 턴-온/오프되며, 턴-온시 상기 방전전원라인과 상기 B세트 노 드(NB)간을 접속시킨다. 단, 제 n 및 제 n-1 스테이지에 구비된 각 제 2 B스위칭소자(Tr2B)는 B출력펄스(VgkB) 대신 타이밍 콘트롤러로부터의 B스타트 펄스(VstB)에 따라 턴-온/오프된다. The second B switching element Tr2B is turned on / off in accordance with the B output pulse VgkB from the B output terminal b of the k + 2 stage, and at turn-on, the discharge power line and the B set furnace are turned on. The nodes (NB) are connected. However, each of the second B switching elements Tr2B provided in the nth and nth-1th stages is turned on / off according to the B start pulse VstB from the timing controller instead of the B output pulse VgkB.

B풀업 스위칭소자(TrpuB)는 상기 B세트 노드(NB)의 전위에 따라 턴-온/오프되며, 턴-온시 상기 B클럭펄스(CLKjB)들 중 어느 하나를 B출력펄스(VgkB)로서 출력하고, 이를 C출력단자(c)를 통해 제 k 게이트 라인에 공급한다.The B pull-up switching device TrpuB is turned on / off according to the potential of the B set node NB, and outputs any one of the B clock pulses CLKjB as the B output pulse VgkB at turn-on. This is supplied to the k-th gate line through the C output terminal c.

B캐리출력 스위칭소자(TrcB)는 상기 B세트 노드(NB)의 전위에 따라 턴-온/오프되며, 턴-온시 상기 B클럭펄스(CLKjB)들 중 어느 하나를 B출력펄스(VgkB)로서 출력하고, 이를 B출력단자(b)를 통해 제 k+2 스테이지의 B회로부(SiB) 및 제 k-2 스테이지의 B회로부(SiB)에 공급한다.The B carry output switching element TrcB is turned on / off according to the potential of the B set node NB, and outputs any one of the B clock pulses CLKjB as the B output pulse VgkB at turn-on. Then, it is supplied to the B circuit portion SiB of the k + 2th stage and the B circuit portion SiB of the k-2th stage through the B output terminal b.

B풀다운 스위칭소자(TrpdB)는 상기 B클럭펄스(CLKjB)들 중 어느 하나에 따라 턴-온/오프되며, 턴-온시 상기 방전용 전압(VL)을 출력하고, 이를 상기 C출력단자(c)를 통해 상기 제 k 게이트 라인에 공급한다.The B pull-down switching device TrpdB is turned on / off according to any one of the B clock pulses CLKjB, and outputs the discharge voltage VL at turn-on, and the C output terminal c. Supply to the k-th gate line through.

제 3 B스위칭소자(Tr3B)는 상기 B클럭펄스(CLKjB)들 중 어느 하나에 따라 턴-온/오프되며, 턴-온시 상기 제 k-1 게이트 라인과 상기 B세트 노드(NB)간을 접속시킨다. 단, 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 제 3 B스위칭소자(Tr3B)의 드레인단자에는 상기 제 k-1 게이트 라인으로부터의 신호 대신에 상기 타이밍 콘트롤러로부터의 B스타트 펄스(VstB)가 공급된다. The third B switching element Tr3B is turned on / off in accordance with any one of the B clock pulses CLKjB, and is connected between the k-th gate line and the B set node NB when turned on. Let's do it. However, the drain terminal of the third B switching element Tr3B provided in the first and second stages ST1 and ST2 has the B start pulse VstB from the timing controller instead of the signal from the k-1 gate line. ) Is supplied.

여기서, 상기 제 3 B스위칭소자(Tr3B)에 공급되는 B클럭펄스(CLKjB)와 제 k-1 게이트 라인에 공급된 B출력펄스(VgkB)가 일 기간동안 동기되며; 상기 B풀업 스 위칭소자(TrpuB)에 공급되는 B클럭펄스(CLKjB)와 상기 B캐리출력 스위칭소자(TrcB)에 공급되는 B클럭펄스(CLKjB)가 서로 동일한 클럭펄스이며; 상기 제 3 B스위칭소자(Tr3B)에 공급되는 B클럭펄스(CLKjB)와, 상기 B풀다운 스위칭소자(TrpdB)에 공급되는 B클럭펄스(CLKjB)와, 상기 B캐리출력 스위칭소자(TrcB)에 공급되는 B클럭펄스(CLKjB)가 서로 다른 클럭펄스이며; 상기 A캐리출력 스위칭소자(TrcA)에 공급되는 A클럭펄스(CLKjA)와 B풀다운 스위칭소자(TrpdB)에 공급되는 B클럭펄스(CLKjB)의 펄스폭이 서로 중첩되지 않으며; 상기 B캐리출력 스위칭소자(TrcB)에 공급되는 B클럭펄스(CLKjB)와 A풀다운 스위칭소자(TrpdA)에 공급되는 A클럭펄스(CLKjA)의 펄스폭은 서로 중첩되지 않는다.Wherein the B clock pulse CLKjB supplied to the third B switching element Tr3B and the B output pulse VgkB supplied to the k-1 th gate line are synchronized for one period; The B clock pulse CLKjB supplied to the B pull-up switching device TrpuB and the B clock pulse CLKjB supplied to the B carry output switching device TrcB are the same clock pulses; B clock pulse CLKjB supplied to the third B switching element Tr3B, B clock pulse CLKjB supplied to the B pull-down switching device TrpdB, and B carry output switching device TrcB. The B clock pulses CLKjB are different clock pulses; The pulse widths of the A clock pulse CLKjA supplied to the A carry output switching device TrcA and the B clock pulse CLKjB supplied to the B pull-down switching device TrpdB do not overlap each other; The pulse widths of the B clock pulse CLKjB supplied to the B carry output switching device TrcB and the A clock pulse CLKjA supplied to the A pull-down switching device TrpdA do not overlap each other.

각 스테이지(STk)에서의 A회로부(SiA)에 공급되는 세 종류의 A클럭펄스(CLKjA)들 중 순서상 가장 빠른 A클럭펄스(CLKjA)는 제 3 A스위칭소자(Tr3A)의 드레인단자에 공급되는 A클럭펄스(CLKjA)이며, 두 번째로 빠른 A클럭펄스(CLKjA)는 A풀업 스위칭소자(TrpuA)의 드레인단자에 공급되는 A클럭펄스(CLKjA)이며, 세 번째로 빠른 A클럭펄스(CLKjA)는 A풀다운 스위칭소자(TrpdA)의 게이트단자에 공급되는 A클럭펄스(CLKjA)이다.Of the three types of A clock pulses CLKjA supplied to the A circuit section SiA in each stage STk, the fastest A clock pulses CLKjA in sequence are supplied to the drain terminal of the third A switching element Tr3A. A clock pulse (CLKjA), the second fastest A clock pulse (CLKjA) is the A clock pulse (CLKjA) supplied to the drain terminal of the A pull-up switching device (TrpuA), the third fastest A clock pulse (CLKjA) ) Is the A clock pulse CLKjA supplied to the gate terminal of the A pull-down switching element TrpdA.

구체적으로, 제 4k+1 스테이지의 제 3 A스위칭소자(Tr3A)의 게이트단자에는 제 4 A클럭펄스(CLK4A)가 공급되며, 제 4k+2 스테이지의 제 3 A스위칭소자(Tr3A)의 게이트단자에는 제 1 A클럭펄스(CLK1A)가 공급되며, 제 4k+3 스테이지의 제 3 A스위칭소자(Tr3A)의 게이트단자에는 제 2 A클럭펄스(CLK2A)가 공급되며, 제 4k+4 스테이지의 제 3 A스위칭소자(Tr3A)의 게이트단자에는 제 3 A클럭펄스(CLK3A)가 공급 된다.Specifically, the fourth A clock pulse CLK4A is supplied to the gate terminal of the third A switching element Tr3A of the fourth k + 1 stage, and the gate terminal of the third A switching element Tr3A of the fourth k + 2 stage is supplied. The first A clock pulse CLK1A is supplied to the first A clock pulse CLK1A, and the second A clock pulse CLK2A is supplied to the gate terminal of the third A switching device Tr3A of the fourth k + 3 stage, and the fourth A clock pulse CLK1A is supplied to the gate terminal of the fourth k + 4 stage. The third A clock pulse CLK3A is supplied to the gate terminal of the 3A switching element Tr3A.

제 4k+1 스테이지의 A풀업 스위칭소자(TrpuA)의 게이트단자에는 제 1 A클럭펄스(CLK1A)가 공급되며, 제 4k+2 스테이지의 A풀업 스위칭소자(TrpuA)의 게이트단자에는 제 2 A클럭펄스(CLK2A)가 공급되며, 제 4k+3 스테이지의 A풀업 스위칭소자(TrpuA)의 게이트단자에는 제 3 A클럭펄스(CLK3A)가 공급되며, 제 4k+4 스테이지의 A풀업 스위칭소자(TrpuA)의 게이트단자에는 제 4 A클럭펄스(CLK4A)가 공급된다.The first A clock pulse CLK1A is supplied to the gate terminal of the A pull-up switching device TrpuA of the 4k + 1 stage, and the second A clock is supplied to the gate terminal of the A pullup switching device TrpuA of the 4k + 2 stage. The pulse CLK2A is supplied, and the third A clock pulse CLK3A is supplied to the gate terminal of the A pullup switching device TrpuA of the 4k + 3 stage, and the A pullup switching device TrpuA of the 4k + 4 stage is supplied. The fourth A clock pulse CLK4A is supplied to the gate terminal of.

제 4k+1 스테이지의 A풀다운 스위칭소자(TrpdA)의 게이트단자에는 제 3 A클럭펄스(CLK3A)가 공급되며, 제 4k+2 스테이지의 A풀다운 스위칭소자(TrpdA)의 게이트단자에는 제 4 A클럭펄스(CLK4A)가 공급되며, 제 4k+3 스테이지의 A풀다운 스위칭소자(TrpdA)의 게이트단자에는 제 1 A클럭펄스(CLK1A)가 공급되며, 제 4k+4 스테이지의 A풀다운 스위칭소자(TrpdA)의 게이트단자에는 제 2 A클럭펄스(CLK2A)가 공급된다.The third A clock pulse CLK3A is supplied to the gate terminal of the A pull-down switching device TrpdA of the 4k + 1 stage, and the fourth A clock is supplied to the gate terminal of the A pull-down switching device TrpdA of the 4k + 2 stage. The pulse CLK4A is supplied, and the first A clock pulse CLK1A is supplied to the gate terminal of the A pull-down switching device TrpdA of the 4k + 3 stage, and the A pulldown switching device TrpdA of the 4k + 4 stage is supplied. The second A clock pulse CLK2A is supplied to the gate terminal of.

이와 마찬가지로, 각 스테이지(STk)에서의 B회로부(SiB)에 공급되는 세 종류의 B클럭펄스(CLKjB)들 중 순서상 가장 빠른 B클럭펄스(CLKjB)는 제 3 B스위칭소자(Tr3B)의 드레인단자에 공급되는 B클럭펄스(CLKjB)이며, 두 번째로 빠른 B클럭펄스(CLKjB)는 B풀업 스위칭소자(TrpuB)의 드레인단자에 공급되는 B클럭펄스(CLKjB)이며, 세 번째로 빠른 B클럭펄스(CLKjB)는 B풀다운 스위칭소자(TrpdB)의 게이트단자에 공급되는 B클럭펄스(CLKjB)이다.Similarly, among the three types of B clock pulses CLKjB supplied to the B circuit section SiB at each stage STk, the fastest B clock pulses CLKjB in order are the drains of the third B switching elements Tr3B. The B clock pulse (CLKjB) supplied to the terminal, the second fastest B clock pulse (CLKjB) is the B clock pulse (CLKjB) supplied to the drain terminal of the B pull-up switching device (TrpuB), and the third fastest B clock. The pulse CLKjB is the B clock pulse CLKjB supplied to the gate terminal of the B pull-down switching element TrpdB.

구체적으로, 제 4k+1 스테이지의 제 3 B스위칭소자(Tr3B)의 게이트단자에는 제 4 B클럭펄스(CLK4B)가 공급되며, 제 4k+2 스테이지의 제 3 B스위칭소자(Tr3B)의 게이트단자에는 제 1 B클럭펄스(CLK1B)가 공급되며, 제 4k+3 스테이지의 제 3 B스위칭소자(Tr3B)의 게이트단자에는 제 2 B클럭펄스(CLK2B)가 공급되며, 제 4k+4 스테이지의 제 3 B스위칭소자(Tr3B)의 게이트단자에는 제 3 B클럭펄스(CLK3B)가 공급된다.Specifically, the fourth B clock pulse CLK4B is supplied to the gate terminal of the third B switching element Tr3B of the fourth k + 1 stage, and the gate terminal of the third B switching element Tr3B of the fourth k + 2 stage is supplied. The first B clock pulse CLK1B is supplied to the first B clock pulse CLK1B, and the second B clock pulse CLK2B is supplied to the gate terminal of the third B switching element Tr3B of the fourth k + 3 stage, and the fourth B clock pulse CLK1B is provided. The third B clock pulse CLK3B is supplied to the gate terminal of the 3B switching element Tr3B.

제 4k+1 스테이지의 B풀업 스위칭소자(TrpuB)의 게이트단자에는 제 1 B클럭펄스(CLK1B)가 공급되며, 제 4k+2 스테이지의 B풀업 스위칭소자(TrpuB)의 게이트단자에는 제 2 B클럭펄스(CLK2B)가 공급되며, 제 4k+3 스테이지의 B풀업 스위칭소자(TrpuB)의 게이트단자에는 제 3 B클럭펄스(CLK3B)가 공급되며, 제 4k+4 스테이지의 B풀업 스위칭소자(TrpuB)의 게이트단자에는 제 4 B클럭펄스(CLK4B)가 공급된다.The first B clock pulse CLK1B is supplied to the gate terminal of the B pull-up switching device TrpuB of the 4k + 1 stage, and the second B clock is supplied to the gate terminal of the B pull-up switching device TrpuB of the 4k + 2 stage. The pulse CLK2B is supplied, and the third B clock pulse CLK3B is supplied to the gate terminal of the B pull-up switching device TrpuB of the 4k + 3 stage, and the B pullup switching device TrpuB of the 4k + 4 stage is supplied. The fourth B clock pulse CLK4B is supplied to the gate terminal of.

제 4k+1 스테이지의 B풀다운 스위칭소자(TrpdB)의 게이트단자에는 제 3 B클럭펄스(CLK3B)가 공급되며, 제 4k+2 스테이지의 B풀다운 스위칭소자(TrpdB)의 게이트단자에는 제 4 B클럭펄스(CLK4B)가 공급되며, 제 4k+3 스테이지의 B풀다운 스위칭소자(TrpdB)의 게이트단자에는 제 1 B클럭펄스(CLK1B)가 공급되며, 제 4k+4 스테이지의 B풀다운 스위칭소자(TrpdB)의 게이트단자에는 제 2 B클럭펄스(CLK2B)가 공급된다.The third B clock pulse CLK3B is supplied to the gate terminal of the B pull-down switching device TrpdB of the 4k + 1 stage, and the fourth B clock is supplied to the gate terminal of the B pull-down switching device TrpdB of the 4k + 2 stage. The pulse CLK4B is supplied, and the first B clock pulse CLK1B is supplied to the gate terminal of the B pull-down switching device TrpdB of the 4k + 3 stage, and the B pulldown switching device TrpdB of the 4k + 4 stage is supplied. The second B clock pulse CLK2B is supplied to the gate terminal of.

상기 충전용 전압(VD)은 주로 각 스테이지(STk)(ST1 내지 STn)의 세트 노드들을 충전시키는데 사용되며, 상기 방전용 전압(VL)은 주로 각 스테이지(STk)(ST1 내지 STn)의 세트 노드들 및 C출력단자(c)를 방전시키는데 사용된다. The charging voltage VD is mainly used to charge set nodes of each stage STk ST1 to STn, and the discharge voltage VL is mainly set node of each stage STk ST1 to STn. And the C output terminal (c).

상기 충전용 전압(VD) 및 방전용 전압(VL)은 모두 직류 전압으로서, 상기 충전용 전압(VD)은 정극성을 나타내며, 상기 방전용 전압(VL)은 부극성을 나타낸다. 한편, 상기 방전용 전압(VL)은 접지전압이 될 수 있다.The charging voltage VD and the discharging voltage VL are both DC voltages, the charging voltage VD represents a positive polarity, and the discharge voltage VL represents a negative polarity. Meanwhile, the discharge voltage VL may be a ground voltage.

이와 같이 구성된 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the shift register configured as described above will be described in detail as follows.

먼저, 하이상태의 A스타트 펄스(VstA)가 제 1 스테이지(ST1)의 제 1 A스위칭소자(Tr1A)의 게이트단자에 공급되어, 상기 제 1 A스위칭소자(Tr1A)가 턴-온된다. 그러면, 상기 턴-온된 제 1 A스위칭소자(Tr1A)를 통해 충전용 전압(VD)이 A세트 노드(NA)에 공급된다. 또한, 상기 A스타트 펄스(VstA)가 제 3 A스위칭소자(Tr3A)의 게이트단자에 공급되고, 이 A스타트 펄스(VstA)에 동기된 제 4 A클럭펄스(CLK4A)가 제 3 A스위칭소자(Tr3A)의 드레인단자에 공급됨에 따라 상기 제 3 A스위칭소자(Tr3A)는 턴-온되어 상기 하이상태의 A스타트 펄스(VstA)를 상기 A세트 노드(NA)에 공급한다. 이에 따라 상기 A세트 노드(NA)가 충전되고, 상기 A세트 노드(NA)에 게이트단자를 통해 접속된 A풀업 스위칭소자(TrpuA) 및 A캐리출력 스위칭소자(TrcA)가 턴-온된다. 즉, 상기 제 1 스테이지(ST1)의 A회로부(SiA)가 세트된다.First, the high A start pulse VstA is supplied to the gate terminal of the first A switching element Tr1A of the first stage ST1, and the first A switching element Tr1A is turned on. Then, the charging voltage VD is supplied to the A set node NA through the turned-on first A switching element Tr1A. The A start pulse VstA is supplied to the gate terminal of the third A switching element Tr3A, and the fourth A clock pulse CLK4A synchronized with the A start pulse VstA is the third A switching element ( As the third A switching device Tr3A is turned on as the drain terminal of Tr3A is supplied, the third A switching device Tr3A is turned on to supply the high A start pulse VstA to the A set node NA. Accordingly, the A set node NA is charged, and the A pull-up switching device TrpuA and the A carry output switching device TrcA, which are connected to the A set node NA through the gate terminal, are turned on. That is, the A circuit portion SiA of the first stage ST1 is set.

이와 마찬가지 방식으로, 상기 제 2 스테이지(ST2)의 A회로부(SiA)의 A세트 노드(NA)도 충전되어 상기 제 2 스테이지(ST2)의 A세트 노드(NA)에 게이트단자를 통해 접속된 A풀업 스위칭소자(TrpuA) 및 A캐리출력 스위칭소자(TrcA)가 턴-온된다. 이때, 제 2 스테이지(ST2)의 제 3 A스위칭소자(Tr3A)의 게이트단자에는 제 1 A클럭펄스(CLK1A)가 공급되기 때문에, 상기 제 2 스테이지(ST2)의 제 3 A스위칭소자(Tr3A)는 제 1 스테이지(ST1)의 제 3 A스위칭소자(Tr3A)보다 약간 늦게 턴-온된다.In the same manner, the A set node NA of the A circuit portion SiA of the second stage ST2 is also charged and connected to the A set node NA of the second stage ST2 via a gate terminal. The pull-up switching device TrpuA and the A carry output switching device TrcA are turned on. At this time, since the first A clock pulse CLK1A is supplied to the gate terminal of the third A switching element Tr3A of the second stage ST2, the third A switching element Tr3A of the second stage ST2 is supplied. Is turned on slightly later than the third A switching element Tr3A of the first stage ST1.

이후, A스타트 펄스(VstA) 및 제 4 A클럭펄스(CLK4A)가 로우상태로 되어 상 기 제 1 스테이지(ST1)의 A세트 노드(NA)가 플로팅상태로 된다. 그리고, 제 1 스테이지(ST1)의 A풀업 스위칭소자(TrpuA) 및 A캐리출력 스위칭소자(TrcA)의 각 게이트단자에 제 1 A클럭펄스(CLK1A)가 공급됨에 따라 상기 제 1 스테이지(ST1)의 A세트 노드(NA)의 전압이 부트스트랩핑된다. 이때, 상기 턴-온상태인 제 1 스테이지(ST1)의 A풀업 스위칭소자(TrpuA)는 상기 제 1 A클럭펄스(CLK1A)를 제 1 A출력펄스(VgkA)로서 출력하고, 이를 C출력단자(c)를 통해 제 1 게이트 라인에 공급한다. 이에 따라, 상기 제 1 게이트 라인에 접속된 화소들이 활성화되고, 이 활성화된 화소들은 데이터 드라이버로부터 공급되는 실 데이터(A)에 의해 실 화상을 표시한다. 또한, 상기 턴-온상태인 제 1 스테이지(ST1)의 A캐리출력 스위칭소자(TrcA)는 상기 제 1 A클럭펄스(CLK1A)를 제 1 A출력펄스(VgkA)로서 출력하고, 이를 A출력단자(a)를 통해 제 3 스테이지(ST3)의 A회로부(SiA)에 공급한다. 이에 따라 제 3 스테이지(ST3)의 A세트 노드(NA)가 충전된다. 즉, 상기 제 3 스테이지(ST3)의 A회로부(SiA)가 세트된다.Thereafter, the A start pulse VstA and the fourth A clock pulse CLK4A go low, and the A set node NA of the first stage ST1 enters the floating state. As the first A clock pulse CLK1A is supplied to each gate terminal of the A pull-up switching device TrpuA and the A carry output switching device TrcA of the first stage ST1, the first stage ST1 of the first stage ST1 The voltage of the set node NA is bootstrapped. In this case, the A pull-up switching device TrpuA of the first stage ST1 in the turn-on state outputs the first A clock pulse CLK1A as the first A output pulse VgkA, and the C output terminal through c) to the first gate line. Accordingly, the pixels connected to the first gate line are activated, and the activated pixels display the real image by the real data A supplied from the data driver. In addition, the A carry output switching device TrcA of the first stage ST1 in the turn-on state outputs the first A clock pulse CLK1A as the first A output pulse VgkA, which is the A output terminal. Through (a), it supplies to A circuit part SiA of 3rd stage ST3. As a result, the A set node NA of the third stage ST3 is charged. That is, the A circuit portion SiA of the third stage ST3 is set.

이후 세트 상태인 제 2 스테이지(ST2)에 구비된 A풀업 스위칭소자(TrpuA) 및 A캐리출력 스위칭소자(TrcA)의 각 게이트 단자에 제 2 A클럭펄스(CLK2A)가 공급됨에 따라, 상기 A풀업 스위칭소자(TrpuA)는 제 2 A출력펄스(VgkA)를 제 2 게이트 라인에 공급한다. 따라서, 제 2 게이트 라인에 접속된 화소들이 실 화상을 표시한다. 또한, 상기 제 2 스테이지(ST2)에 구비된 A캐리출력 스위칭소자(TrcA)는 제 2 A출력펄스(VgkA)를 제 4 스테이지(ST4)에 공급하여 상기 제 4 스테이지(ST4)의 A회로부(SiA)를 세트시킨다.Since the second A clock pulse CLK2A is supplied to each gate terminal of the A pull-up switching device TrpuA and the A carry output switching device TrcA provided in the second stage ST2 in the set state, the A pull-up The switching element TrpuA supplies the second A output pulse VgkA to the second gate line. Therefore, the pixels connected to the second gate line display the real image. In addition, the A carry output switching device TrcA provided in the second stage ST2 supplies the second A output pulse VgkA to the fourth stage ST4 to provide the A circuit unit (eg, the fourth stage ST4). SiA) is set.

다음으로, 세트 상태인 제 3 스테이지(ST3)에 구비된 A풀업 스위칭소자(TrpuA) 및 A캐리출력 스위칭소자(TrcA)의 각 게이트 단자에 제 3 A클럭펄스(CLK3A)가 공급됨에 따라, 상기 A풀업 스위칭소자(TrpuA)는 제 3 A출력펄스(VgkA)를 제 3 게이트 라인에 공급한다. 따라서, 제 3 게이트 라인에 접속된 화소들이 실 화상을 표시한다. 또한, 상기 제 3 스테이지(ST3)에 구비된 A캐리출력 스위칭소자(TrcA)는 제 3 A출력펄스(VgkA)를 제 5 스테이지(ST5)에 공급하여 상기 제 5 스테이지(ST5)의 A회로부(SiA)를 세트시킴과 아울러 상기 제 3 A출력펄스(VgkA)를 제 1 스테이지(ST1)의 A회로부(SiA)에 공급하여 상기 제 1 스테이지(ST1)의 A회로부(SiA)를 리세트시킨다. 즉, 상기 제 3 A출력펄스(VgkA)는 제 1 스테이지(ST1)의 제 2 A스위칭소자(Tr2A)의 게이트단자에 공급되어 상기 제 2 A스위칭소자(Tr2A)를 턴-온시킨다. 그러면, 상기 턴-온된 제 2 A스위칭소자(Tr2A)를 통해 방전용 전압(VL)이 상기 제 1 스테이지(ST1)의 A세트 노드(NA)에 공급된다. 또한, 상기 제 3 A출력펄스(VgkA)에 동기된 제 3 A클럭펄스(CLK3A)가 상기 제 1 스테이지(ST1)의 A풀다운 스위칭소자(TrpdA)의 게이트단자에도 공급됨에 따라 상기 A풀다운 스위칭소자(TrpdA)도 턴-온되며, 이 턴-온되 A풀다운 스위칭소자(TrpdA)를 통해 방전용 전압(VL)이 상기 제 1 스테이지(ST1)의 A세트 노드(NA)에 공급된다. 이에 따라 상기 A세트 노드(NA)가 방전되고, 이 방전된 A세트 노드(NA)에 게이트단자를 통해 접속된 A풀업 스위칭소자(TrpuA) 및 A캐리출력 스위칭소자(TrcA)가 턴-오프된다.Next, the third A clock pulse CLK3A is supplied to each gate terminal of the A pull-up switching device TrpuA and the A carry output switching device TrcA provided in the third stage ST3 in the set state. The A pull-up switching device TrpuA supplies the third A output pulse VgkA to the third gate line. Therefore, the pixels connected to the third gate line display the real image. In addition, the A carry output switching device TrcA provided in the third stage ST3 supplies the third A output pulse VgkA to the fifth stage ST5 to provide the A circuit portion (5) of the fifth stage ST5. SiA is set and the third A output pulse VgkA is supplied to the A circuit portion SiA of the first stage ST1 to reset the A circuit portion SiA of the first stage ST1. That is, the third A output pulse VgkA is supplied to the gate terminal of the second A switching element Tr2A of the first stage ST1 to turn on the second A switching element Tr2A. Then, the discharge voltage VL is supplied to the A set node NA of the first stage ST1 through the turned-on second A switching element Tr2A. In addition, as the third A clock pulse CLK3A synchronized with the third A output pulse VgkA is also supplied to the gate terminal of the A pull-down switching device TrpdA of the first stage ST1, the A pull-down switching device. TrpdA is also turned on, and the discharge voltage VL is supplied to the A set node NA of the first stage ST1 through the turned-on A pull-down switching element TrpdA. Accordingly, the A set node NA is discharged, and the A pull-up switching device TrpuA and the A carry output switching device TrcA, which are connected to the discharged A set node NA through the gate terminal, are turned off. .

다음으로, 세트 상태인 제 4 스테이지(ST4)에 구비된 A풀업 스위칭소 자(TrpuA) 및 A캐리출력 스위칭소자(TrcA)의 각 게이트 단자에 제 4 A클럭펄스(CLK4A)가 공급됨에 따라, 상기 A풀업 스위칭소자(TrpuA)는 제 4 A출력펄스(VgkA)를 제 4 게이트 라인에 공급한다. 따라서, 제 4 게이트 라인에 접속된 화소들이 실 화상을 표시한다. 또한, 상기 제 4 스테이지(ST4)에 구비된 A캐리출력 스위칭소자(TrcA)는 제 4 A출력펄스(VgkA)를 제 6 스테이지(ST6)에 공급하여 상기 제 6 스테이지(ST6)의 A회로부(SiA)를 세트시킴과 아울러 상기 제 4 A출력펄스(VgkA)를 제 1 스테이지(ST1)의 A회로부(SiA)에 공급하여 상기 제 2 스테이지(ST2)의 A회로부(SiA)를 리세트시킨다. 또한, 상기 제 4 A클럭펄스(CLK4A)는 제 1 스테이지(ST1)에 구비된 제 3 A스위칭소자(Tr3A)의 게이트단자에도 공급되어 상기 제 3 A스위칭소자(Tr3A)를 턴-온시킨다. 이때 이 제 3 A스위칭소자(Tr3A)의 드레인단자에는 로우상태의 A스타트 펄스(VstA)가 입력되기 때문에, 상기 턴-온된 제 3 A스위칭소자(Tr3A)를 통해 로우상태의 A스타트 펄스(VstA)를 공급받는 상기 제 1 스테이지(ST1)의 A세트 노드(NA)는 더욱 안정적인 방전상태를 유지할 수 있다.Next, as the fourth A clock pulse CLK4A is supplied to each gate terminal of the A pull-up switching element TrpuA and the A carry output switching element TrcA provided in the fourth stage ST4 in the set state, The A pull-up switching device TrpuA supplies a fourth A output pulse VgkA to the fourth gate line. Therefore, the pixels connected to the fourth gate line display the real image. In addition, the A carry output switching device TrcA provided in the fourth stage ST4 supplies the fourth A output pulse VgkA to the sixth stage ST6 to provide the A circuit portion (6) of the sixth stage ST6. SiA is set and the fourth A output pulse VgkA is supplied to the A circuit portion SiA of the first stage ST1 to reset the A circuit portion SiA of the second stage ST2. The fourth A clock pulse CLK4A is also supplied to the gate terminal of the third A switching element Tr3A provided in the first stage ST1 to turn on the third A switching element Tr3A. At this time, since the low A start pulse VstA is input to the drain terminal of the third A switching element Tr3A, the A start pulse VstA in the low state through the turned-on third A switching element Tr3A. ), The A set node NA of the first stage ST1 may receive a more stable discharge state.

즉, 이 제 3 A스위칭소자(Tr3A)는 커플링 현상에 의해 상기 A세트 노드(NA)에 원치 않는 전압이 누적되는 것을 방지하기 위한 것으로, 제 1 및 제 2 스테이지(ST1, ST2)를 제외한 나머지 스테이지에 구비된 제 3 A스위칭소자(Tr3A)는 A스타트 펄스(VstA) 대신에 이전단 스테이지의 A출력펄스(VgkA)를 사용하여 A세트 노드(NA)를 방전시킨다.That is, the third A switching element Tr3A is for preventing unwanted voltage from accumulating on the A set node NA due to a coupling phenomenon, except for the first and second stages ST1 and ST2. The third A switching device Tr3A provided in the remaining stages discharges the A set node NA by using the A output pulse VgkA of the previous stage instead of the A start pulse VstA.

구체적으로, 상기 제 3 A스위칭소자(Tr3A)의 게이트단자에 공급되는 A클럭펄스(CLKjA)는 한 프레임 기간동안 여러번의 하이상태를 가지므로, 상기 제 3 A스위 칭소자(Tr3A)는 한 프레임 기간동안 여러번 턴-온된다. 이때, 상기 제 3 A스위칭소자(Tr3A)에 공급되는 A클럭펄스(CLKjA)와 A출력펄스(VgkA)가 동시에(또는 일 기간 중 얼마동안) 하이 상태를 가지는 세트 기간에, 상기 턴-온된 제 3 A스위칭소자(Tr3A)는 상기 하이상태의 A출력펄스(VgkA)를 자신이 속한 스테이지의 A세트 노드(NA)에 공급한다. 이에 따라 상기 A세트 노드(NA)가 충전된다. 이후, 상기 A출력펄스(VgkA)와 상기 A클럭펄스(CLKjA)가 서로 다른 상태를 갖는 방전기간, 즉 상기 A출력펄스(VgkA)가 로우상태를 나타내고 상기 A클럭펄스(CLKjA)가 하이 상태를 나타내는 기간에, 상기 턴-온된 제 3 A스위칭소자(Tr3A)는 로우상태의 A출력펄스(VgkA)를 자신이 속한 스테이지의 A세트 노드(NA)에 공급한다. 이에 따라 상기 A세트 노드(NA)가 방전된다. 이때, 상기 A클럭펄스(CLKjA)가 주기적으로 하이상태를 나타내므로, 이 A세트 노드(NA)의 방전기간에 상기 인에A세트 노드(NA)는 상기 제 3 A스위칭소자(Tr3A)가 턴-온될 때마다 상기 로우상태의 A출력펄스(VgkA)에 의해서 주기적으로 방전된다. 따라서, 본 발명의 쉬프트 레지스터는, 커플링현상에 의해 상기 A세트 노드(NA)에 원치 않는 전압이 누적되는 것을 방지할 수 있다. Specifically, since the A clock pulse CLKjA supplied to the gate terminal of the third A switching device Tr3A has a plurality of high states for one frame period, the third A switching device Tr3A is one frame. It is turned on several times during the period. In this case, in the set period in which the A clock pulse CLKjA and the A output pulse VgkA supplied to the third A switching element Tr3A have a high state simultaneously (or for a period of one period), the turned-on first The 3A switching element Tr3A supplies the high output A output pulse VgkA to the A set node NA of the stage to which it belongs. Accordingly, the A set node NA is charged. Thereafter, the discharge period in which the A output pulse VgkA and the A clock pulse CLKjA are different from each other, that is, the A output pulse VgkA represents a low state and the A clock pulse CLKjA becomes a high state. In the period shown, the turned-on third A switching element Tr3A supplies the low output A output pulse VgkA to the A set node NA of the stage to which it belongs. As a result, the A-set node NA is discharged. At this time, since the A clock pulse CLKjA periodically shows a high state, the third A switching device Tr3A is turned on during the discharge period of the A set node NA. Each time it is turned on, it is periodically discharged by the low output A output pulse VgkA. Therefore, the shift register of the present invention can prevent the unwanted voltage from accumulating on the A-set node NA due to the coupling phenomenon.

한편, 상기 제 1 내지 제 A클럭펄스(CLKjA)와 제 1 내지 제 B클럭펄스(CLKjB)는 교번하여 출력되지만, 상기 제 1 내지 제 B클럭펄스(CLKjB)를 공급받는 각 스테이지(STk)의 B회로부(SiB)는 상기 제 1 내지 제 B클럭펄스(CLKjB)를 공급받지만 출력을 발생할 수는 없다. 이는 제 1 스테이지(ST1)의 B회로부(SiB)가 아직 B스타트 펄스(VstB)를 공급받지 않았기 때문이다.On the other hand, although the first to A-th clock pulses CLKjA and the first to B-clock pulses CLKjB are alternately output, the stages of each stage STk supplied with the first to B-th clock pulses CLKjB. The B circuit unit SiB receives the first to Bth clock pulses CLKjB but cannot generate an output. This is because the B circuit portion SiB of the first stage ST1 has not yet been supplied with the B start pulse VstB.

그러나, 상기 제 4 A클럭펄스(CLK4A) 출력 이후에 B스타트 펄스(VstB)가 발 생되어 제 1 및 제 2 스테이지(ST1, ST2)의 B회로부(SiB)에 공급됨에 따라 상기 B회로부(SiB)가 동작하기 시작한다. 이 B스타트 펄스(VstB)는, 도 2에 도시된 바와 같이, 제 4 B클럭펄스(CLK4B)와 동기되어 있다. However, after the fourth A clock pulse CLK4A output, the B start pulse VstB is generated and supplied to the B circuit portion SiB of the first and second stages ST1 and ST2, thereby providing the B circuit portion SiB. ) Starts to work. This B start pulse VstB is synchronized with the 4th B clock pulse CLK4B, as shown in FIG.

하이상태의 B스타트 펄스(VstB)는 제 1 스테이지(ST1)의 제 1 B스위칭소자(Tr1B)의 게이트단자에 공급되어, 상기 제 1 B스위칭소자(Tr1B)를 턴-온시킨다. 그러면, 상기 턴-온된 제 1 B스위칭소자(Tr1B)를 통해 충전용 전압(VD)이 B세트 노드(NB)에 공급된다. 또한, 상기 B스타트 펄스(VstB)가 제 3 B스위칭소자(Tr3B)의 게이트단자에 공급되고, 이 B스타트 펄스(VstB)에 동기된 제 4 B클럭펄스(CLK4B)가 제 3 B스위칭소자(Tr3B)의 드레인단자에 공급됨에 따라 상기 제 3 B스위칭소자(Tr3B)는 턴-온되어 상기 하이상태의 B스타트 펄스(VstB)를 상기 B세트 노드(NB)에 공급한다. 이에 따라 상기 B세트 노드(NB)가 충전되고, 상기 B세트 노드(NB)에 게이트단자를 통해 접속된 B풀업 스위칭소자(TrpuB) 및 B캐리출력 스위칭소자(TrcB)가 턴-온된다. 즉, 상기 제 1 스테이지(ST1)의 B회로부(SiB)가 세트된다.The high B start pulse VstB is supplied to the gate terminal of the first B switching element Tr1B of the first stage ST1 to turn on the first B switching element Tr1B. Then, the charging voltage VD is supplied to the B set node NB through the turned-on first B switching element Tr1B. In addition, the B start pulse VstB is supplied to the gate terminal of the third B switching element Tr3B, and the fourth B clock pulse CLK4B synchronized with the B start pulse VstB is the third B switching element ( As the third B switching element Tr3B is turned on as the drain terminal of Tr3B is supplied, the third start switch VstB is supplied to the B set node NB. Accordingly, the B set node NB is charged, and the B pull-up switching device TrpuB and the B carry output switching device TrcB, which are connected to the B set node NB through a gate terminal, are turned on. That is, the B circuit portion SiB of the first stage ST1 is set.

이와 마찬가지 방식으로, 상기 제 2 스테이지(ST2)의 B회로부(SiB)의 B세트 노드(NB)도 충전되어 상기 제 2 스테이지(ST2)의 B세트 노드(NB)에 게이트단자를 통해 접속된 B풀업 스위칭소자(TrpuB) 및 B캐리출력 스위칭소자(TrcB)가 턴-온된다. 이때, 제 2 스테이지(ST2)의 제 3 B스위칭소자(Tr3B)의 게이트단자에는 제 1 B클럭펄스(CLK1B)가 공급되기 때문에, 상기 제 2 스테이지(ST2)의 제 3 B스위칭소자(Tr3B)는 제 1 스테이지(ST1)의 제 3 B스위칭소자(Tr3B)보다 약간 늦게 턴-온된다.In the same manner, the B set node NB of the B circuit portion SiB of the second stage ST2 is also charged and connected to the B set node NB of the second stage ST2 via a gate terminal. The pull-up switching device TrpuB and the B carry output switching device TrcB are turned on. At this time, since the first B clock pulse CLK1B is supplied to the gate terminal of the third B switching element Tr3B of the second stage ST2, the third B switching element Tr3B of the second stage ST2 is supplied. Is turned on slightly later than the third B switching element Tr3B of the first stage ST1.

이후, B스타트 펄스(VstB) 및 제 4 B클럭펄스(CLK4B)가 로우상태로 되어 상기 제 1 스테이지(ST1)의 B세트 노드(NB)가 플로팅상태로 된다. 그리고, 제 1 스테이지(ST1)의 B풀업 스위칭소자(TrpuB) 및 B캐리출력 스위칭소자(TrcB)의 각 게이트단자에 제 1 B클럭펄스(CLK1B)가 공급됨에 따라 상기 제 1 스테이지(ST1)의 B세트 노드(NB)의 전압이 부트스트랩핑된다. 이때, 상기 턴-온상태인 제 1 스테이지(ST1)의 B풀업 스위칭소자(TrpuB)는 상기 제 1 B클럭펄스(CLK1B)를 제 1 B출력펄스(VgkB)로서 출력하고, 이를 C출력단자(c)를 통해 제 1 게이트 라인에 공급한다. 이에 따라, 상기 제 1 게이트 라인에 접속된 화소들이 활성화되고, 이 활성화된 화소들은 데이터 드라이버로부터 공급되는 블랙 데이터(B)에 의해 블랙 화상을 표시한다. 또한, 상기 턴-온상태인 제 1 스테이지(ST1)의 B캐리출력 스위칭소자(TrcB)는 상기 제 1 B클럭펄스(CLK1B)를 제 1 B출력펄스(VgkB)로서 출력하고, 이를 B출력단자(b)를 통해 제 3 스테이지(ST3)의 B회로부(SiB)에 공급한다. 이에 따라 제 3 스테이지(ST3)의 B세트 노드(NB)가 충전된다. 즉, 상기 제 3 스테이지(ST3)의 B회로부(SiB)가 세트된다.Thereafter, the B start pulse VstB and the fourth B clock pulse CLK4B go low, and the B set node NB of the first stage ST1 enters the floating state. As the first B clock pulse CLK1B is supplied to each gate terminal of the B pull-up switching device TrpuB and the B carry output switching device TrcB of the first stage ST1, the first stage ST1 of the first stage ST1 The voltage of the B set node NB is bootstrapped. At this time, the B pull-up switching device TrpuB of the first stage ST1 in the turn-on state outputs the first B clock pulse CLK1B as the first B output pulse VgkB and outputs the C output terminal. through c) to the first gate line. Accordingly, the pixels connected to the first gate line are activated, and the activated pixels display the black image by the black data B supplied from the data driver. In addition, the B carry output switching device TrcB of the first stage ST1 in the turn-on state outputs the first B clock pulse CLK1B as the first B output pulse VgkB, and the B output terminal. Through (b), it supplies to B circuit part SiB of 3rd stage ST3. Accordingly, the B set node NB of the third stage ST3 is charged. That is, the B circuit portion SiB of the third stage ST3 is set.

이후 세트 상태인 제 2 스테이지(ST2)에 구비된 B풀업 스위칭소자(TrpuB) 및 B캐리출력 스위칭소자(TrcB)의 각 게이트 단자에 제 2 B클럭펄스(CLK2B)가 공급됨에 따라, 상기 B풀업 스위칭소자(TrpuB)는 제 2 B출력펄스(VgkB)를 제 2 게이트 라인에 공급한다. 따라서, 제 2 게이트 라인에 접속된 화소들이 블랙 화상을 표시한다. 또한, 상기 제 2 스테이지(ST2)에 구비된 B캐리출력 스위칭소자(TrcB)는 제 2 B출력펄스(VgkB)를 제 4 스테이지(ST4)에 공급하여 상기 제 4 스테이지(ST4)의 B회 로부(SiB)를 세트시킨다.Since the second B clock pulse CLK2B is supplied to each gate terminal of the B pull-up switching device TrpuB and the B carry output switching device TrcB provided in the second stage ST2 in the set state, the B pull-up The switching element TrpuB supplies the second B output pulse VgkB to the second gate line. Thus, the pixels connected to the second gate line display a black image. In addition, the B carry output switching device TrcB included in the second stage ST2 supplies the second B output pulse VgkB to the fourth stage ST4 to supply the B circuit of the fourth stage ST4. (SiB) is set.

다음으로, 세트 상태인 제 3 스테이지(ST3)에 구비된 A풀업 스위칭소자(TrpuA) 및 A캐리출력 스위칭소자(TrcA)의 각 게이트 단자에 제 3 A클럭펄스(CLK3A)가 공급됨에 따라, 상기 A풀업 스위칭소자(TrpuA)는 제 3 B출력펄스(VgkB)를 제 3 게이트 라인에 공급한다. 따라서, 제 3 게이트 라인에 접속된 화소들이 블랙 화상을 표시한다. 또한, 상기 제 3 스테이지(ST3)에 구비된 B캐리출력 스위칭소자(TrcB)는 제 3 B출력펄스(VgkB)를 제 5 스테이지(ST5)에 공급하여 상기 제 5 스테이지(ST5)의 B회로부(SiB)를 세트시킴과 아울러 상기 제 3 B출력펄스(VgkB)를 제 1 스테이지(ST1)의 B회로부(SiB)에 공급하여 상기 제 1 스테이지(ST1)의 B회로부(SiB)를 리세트시킨다. 즉, 상기 제 3 B출력펄스(VgkB)는 제 1 스테이지(ST1)의 제 2 B스위칭소자(Tr2B)의 게이트단자에 공급되어 상기 제 2 B스위칭소자(Tr2B)를 턴-온시킨다. 그러면, 상기 턴-온된 제 2 B스위칭소자(Tr2B)를 통해 방전용 전압(VL)이 상기 제 1 스테이지(ST1)의 B세트 노드(NB)에 공급된다. 또한, 상기 제 3 B출력펄스(VgkB)에 동기된 제 3 B클럭펄스(CLK3B)가 상기 제 1 스테이지(ST1)의 B풀다운 스위칭소자(TrpdB)의 게이트단자에도 공급됨에 따라 상기 B풀다운 스위칭소자(TrpdB)도 턴-온되며, 이 턴-온된 B풀다운 스위칭소자(TrpdB)를 통해 방전용 전압(VL)이 상기 제 1 스테이지(ST1)의 B세트 노드(NB)에 공급된다. 이에 따라 상기 B세트 노드(NB)가 방전되고, 이 방전된 B세트 노드(NB)에 게이트단자를 통해 접속된 B풀업 스위칭소자(TrpuB) 및 B캐리출력 스위칭소자(TrcB)가 턴-오프된다.Next, the third A clock pulse CLK3A is supplied to each gate terminal of the A pull-up switching device TrpuA and the A carry output switching device TrcA provided in the third stage ST3 in the set state. The A pull-up switching device TrpuA supplies the third B output pulse VgkB to the third gate line. Thus, the pixels connected to the third gate line display a black image. In addition, the B carry output switching device TrcB included in the third stage ST3 supplies the third B output pulse VgkB to the fifth stage ST5 to provide the B circuit portion (5) of the fifth stage ST5. SiB is set and the third B output pulse VgkB is supplied to the B circuit portion SiB of the first stage ST1 to reset the B circuit portion SiB of the first stage ST1. That is, the third B output pulse VgkB is supplied to the gate terminal of the second B switching element Tr2B of the first stage ST1 to turn on the second B switching element Tr2B. Then, the discharge voltage VL is supplied to the B set node NB of the first stage ST1 through the turned-on second B switching element Tr2B. In addition, the third B clock pulse CLK3B synchronized with the third B output pulse VgkB is also supplied to the gate terminal of the B pull-down switching device TrpdB of the first stage ST1, and thus, the B pull-down switching device. TrpdB is also turned on, and the discharge voltage VL is supplied to the B set node NB of the first stage ST1 through the turned-on B pull-down switching element TrpdB. Accordingly, the B set node NB is discharged, and the B pull-up switching device TrpuB and the B carry output switching device TrcB connected to the discharged B set node NB through the gate terminal are turned off. .

다음으로, 세트 상태인 제 4 스테이지(ST4)에 구비된 B풀업 스위칭소자(TrpuB) 및 B캐리출력 스위칭소자(TrcB)의 각 게이트 단자에 제 4 B클럭펄스(CLK4B)가 공급됨에 따라, 상기 B풀업 스위칭소자(TrpuB)는 제 4 B출력펄스(VgkB)를 제 4 게이트 라인에 공급한다. 따라서, 제 4 게이트 라인에 접속된 화소들이 블랙 화상을 표시한다. 또한, 상기 제 4 스테이지(ST4)에 구비된 B캐리출력 스위칭소자(TrcB)는 제 4 B출력펄스(VgkB)를 제 6 스테이지(ST6)에 공급하여 상기 제 6 스테이지(ST6)의 B회로부(SiB)를 세트시킴과 아울러 상기 제 4 B출력펄스(VgkB)를 제 1 스테이지(ST1)의 B회로부(SiB)에 공급하여 상기 제 2 스테이지(ST2)의 B회로부(SiB)를 리세트시킨다. 또한, 상기 제 4 B클럭펄스(CLK4B)는 제 1 스테이지(ST1)에 구비된 제 3 B스위칭소자(Tr3B)의 게이트단자에도 공급되어 상기 제 3 B스위칭소자(Tr3B)를 턴-온시킨다. 이때 이 제 3 B스위칭소자(Tr3B)의 드레인단자에는 로우상태의 B스타트 펄스(VstB)가 입력되기 때문에, 상기 턴-온된 제 3 B스위칭소자(Tr3B)를 통해 로우상태의 B스타트 펄스(VstB)를 공급받는 상기 제 1 스테이지(ST1)의 B세트 노드(NB)는 더욱 안정적인 방전상태를 유지할 수 있다.Next, the fourth B clock pulse CLK4B is supplied to each gate terminal of the B pull-up switching device TrpuB and the B carry output switching device TrcB provided in the fourth stage ST4 in the set state. The B pull-up switching device TrpuB supplies the fourth B output pulse VgkB to the fourth gate line. Thus, the pixels connected to the fourth gate line display a black image. In addition, the B carry output switching device TrcB included in the fourth stage ST4 supplies the fourth B output pulse VgkB to the sixth stage ST6 to supply the B circuit portion (s) of the sixth stage ST6 (B6). SiB is set and the fourth B output pulse VgkB is supplied to the B circuit portion SiB of the first stage ST1 to reset the B circuit portion SiB of the second stage ST2. The fourth B clock pulse CLK4B is also supplied to the gate terminal of the third B switching element Tr3B provided in the first stage ST1 to turn on the third B switching element Tr3B. At this time, since the low B start pulse VstB is input to the drain terminal of the third B switching element Tr3B, the B start pulse VstB in the low state through the turned-on third B switching element Tr3B. ), The B set node NB of the first stage ST1 may maintain a more stable discharge state.

즉, 이 제 3 B스위칭소자(Tr3B)는 커플링 현상에 의해 상기 B세트 노드(NB)에 원치 않는 전압이 누적되는 것을 방지하기 위한 것으로, 제 1 및 제 2 스테이지(ST1, ST2)를 제외한 나머지 스테이지에 구비된 제 3 B스위칭소자(Tr3B)는 B스타트 펄스(VstB) 대신에 이전단 스테이지의 B출력펄스(VgkB)를 사용하여 B세트 노드(NB)를 방전시킨다. 이 제 3 B스위칭소자(Tr3B)의 동작은 앞서 설명된 제 3 A스위칭소자(Tr3A)의 동작과 동일하다.That is, the third B switching element Tr3B is for preventing unwanted voltage from accumulating on the B set node NB due to a coupling phenomenon, except for the first and second stages ST1 and ST2. The third B switching element Tr3B provided in the remaining stages discharges the B set node NB using the B output pulse VgkB of the previous stage instead of the B start pulse VstB. The operation of the third B switching element Tr3B is the same as the operation of the third A switching element Tr3A described above.

이와 같이, A스타트 펄스(VstA)의 출력에 의해 각 스테이지(STk)의 A회로부(SiA)가 순차적으로 동작하면서 각 게이트 라인의 화소들이 실 화상을 표시하고, 이후 B스타트 펄스(VstB)의 출력에 의해 각 스테이지(STk)의 B회로부(SiB)가 순차적으로 동작하면서 각 게이트 라인의 화소들이 실 화상에서 블랙 화상을 표시하게 된다.As described above, the A circuit part SiA of each stage STk is sequentially operated by the output of the A start pulse VstA, and the pixels of each gate line display the real image, and then the output of the B start pulse VstB. As a result, the B circuit portion SiB of each stage STk operates sequentially, and the pixels of each gate line display a black image in the real image.

본 발명에 따른 쉬프트 레지스터는 다음과 같은 구조의 회로구성을 가질 수 있다.The shift register according to the present invention may have a circuit configuration of the following structure.

도 5는 임의의 스테이지의 또 다른 회로구성을 나타낸 도면이다.5 is a view showing another circuit configuration of an arbitrary stage.

도 5에 따르면 제 k 스테이지(STk)는 제 4 A스위칭소자(Tr4A) 및 제 4 B스위칭소자(Tr4B)를 더 포함할 수 있다.Referring to FIG. 5, the kth stage STk may further include a fourth A switching element Tr4A and a fourth B switching element Tr4B.

제 4 A스위칭소자(Tr4A)는 A클럭펄스(CLKjA)들 중 어느 하나에 따라 턴-온/오프되며, 턴-온시 상기 방전용 전압(VL)을 출력하고, 이를 상기 A출력단자(a)에 공급한다.The fourth A switching element Tr4A is turned on / off according to any one of the A clock pulses CLKjA, and outputs the discharge voltage VL at turn-on time, and the output A terminal (a). To feed.

제 4 B스위칭소자(Tr4B)는 B클럭펄스(CLKjB)들 중 어느 하나에 따라 턴-온/오프되며, 턴-온시 상기 방전용 전압(VL)을 출력하고, 이를 상기 B출력단자(b)에 공급한다.The fourth B switching element Tr4B is turned on / off in accordance with any one of the B clock pulses CLKjB, and outputs the discharge voltage VL at turn-on, and outputs the discharge voltage VL. To feed.

여기서, 상기 제 4 A스위칭소자(Tr4A)에 공급되는 A클럭펄스(CLKjA)와 상기 A풀다운 스위칭소자(TrpdA)에 공급되는 A클럭펄스(CLKjA)가 서로 동일한 클럭펄스이며; 상기 제 4 B스위칭소자(Tr4B)에 공급되는 B클럭펄스(CLKjB)와 상기 B풀다운 스위칭소자(TrpdB)에 공급되는 A클럭펄스(CLKjA)는 서로 동일한 클럭펄스이다.Here, A clock pulse CLKjA supplied to the fourth A switching element Tr4A and A clock pulse CLKjA supplied to the A pull-down switching device TrpdA are the same clock pulses; The B clock pulse CLKjB supplied to the fourth B switching element Tr4B and the A clock pulse CLKjA supplied to the B pull-down switching device TrpdB are the same clock pulses.

도 6은 임의의 스테이지의 또 다른 회로구성을 나타낸 도면이다.6 is a diagram showing another circuit configuration of an arbitrary stage.

도 6에 나타난 회로구성은 앞서 설명된 도 5에 나타난 회로구성과 거의 동일하지만, 제 k 스테이지(STk)의 제 A풀다운 스위칭소자(TrpdA), 제 B풀다운 스위칭소자(TrpdB), 제 4 A스위칭소자(Tr4A), 및 제 4 B스위칭소자(Tr4B)의 각 소스단자(또는 드레인단자)에 방전용 전압(VL) 대신에 클럭펄스가 공급된다.The circuit configuration shown in FIG. 6 is substantially the same as the circuit configuration shown in FIG. 5 described above, but includes the A pull-down switching device TrpdA, the B pull-down switching device TrpdB, and the fourth A switching of the k-th stage STk. Clock pulses are supplied to the element Tr4A and the source terminal (or drain terminal) of the fourth B switching element Tr4B instead of the discharge voltage VL.

제 4 A스위칭소자(Tr4A)는 상기 A클럭펄스(CLKjA)들 중 어느 하나에 따라 턴-온/오프되며, 턴-온시 상기 A클럭펄스(CLKjA)들 중 어느 하나를 출력하고, 이를 상기 A출력단자(a)에 공급한다. 이 제 4 A스위칭소자(Tr4A)에 공급되는 A클럭펄스(CLKjA)는 A풀업 스위칭소자(TrpuA)에 공급되는 A클럭펄스(CLKjA)와 동일하다.The fourth A switching element Tr4A is turned on / off according to any one of the A clock pulses CLKjA, and outputs any one of the A clock pulses CLKjA at turn-on, and the A Supply to output terminal (a). The A clock pulse CLKjA supplied to the fourth A switching element Tr4A is the same as the A clock pulse CLKjA supplied to the A pull-up switching device TrpuA.

제 4 B스위칭소자(Tr4B)는 상기 B클럭펄스(CLKjB)들 중 어느 하나에 따라 턴-온/오프되며, 턴-온시 상기 B클럭펄스(CLKjB)들 중 어느 하나를 출력하고, 이를 상기 B출력단자(b)에 공급한다. 이 제 4 B스위칭소자(Tr4B)에 공급되는 B클럭펄스(CLKjB)는 B풀업 스위칭소자(TrpuB)에 공급되는 B클럭펄스(CLKjB)와 동일하다.The fourth B switching element Tr4B is turned on / off according to any one of the B clock pulses CLKjB, and outputs any one of the B clock pulses CLKjB at turn-on, and the B Supply to output terminal (b). The B clock pulse CLKjB supplied to the fourth B switching element Tr4B is the same as the B clock pulse CLKjB supplied to the B pull-up switching device TrpuB.

도 7은 임의의 스테이지의 또 다른 회로구성을 나타낸 도면이다.7 is a diagram showing another circuit configuration of an arbitrary stage.

도 7에서의 A풀다운 스위칭소자(TrpdA), B풀다운 스위칭소자(TrpdB), 제 4 A스위칭소자(Tr4A), 및 제 4 B스위칭소자(Tr4B)의 각 게이트단자에 공급되는 클럭펄스는 도 6에서의 클럭펄스와 반대이다.The clock pulses supplied to the gate terminals of the A pull-down switching device TrpdA, the B pull-down switching device TrpdB, the fourth A switching device Tr4A, and the fourth B switching device Tr4B in FIG. This is the opposite of the clock pulse at.

즉, A풀다운 스위칭소자(TrpdA) 및 제 4 A스위칭소자(Tr4A)의 각 게이트단자에는 A클럭펄스(CLKjA) 대신에 B클럭펄스(CLKjB)가 공급된다. 그리고, B풀다운 스위칭소자(TrpdB) 및 제 4 B스위칭소자(Tr4B)의 각 게이트단자에는 B클럭펄 스(CLKjB) 대신에 A클럭펄스(CLKjA)가 공급된다.That is, the B clock pulse CLKjB is supplied to the gate terminals of the A pull-down switching device TrpdA and the fourth A switching device Tr4A instead of the A clock pulse CLKjA. The A clock pulse CLKjA is supplied to the gate terminals of the B pull-down switching device TrpdB and the fourth B switching device Tr4B instead of the B clock pulse CLKjB.

제 4k+1 스테이지의 A풀다운 스위칭소자(TrpdA)의 게이트단자에는 제 3 B클럭펄스(CLK3B)가 공급되며, 제 4k+2 스테이지의 A풀다운 스위칭소자(TrpdA)의 게이트단자에는 제 4 B클럭펄스(CLK4B)가 공급되며, 제 4k+3 스테이지의 A풀다운 스위칭소자(TrpdA)의 게이트단자에는 제 1 B클럭펄스(CLK1B)가 공급되며, 제 4k+4 스테이지의 A풀다운 스위칭소자(TrpdA)의 게이트단자에는 제 2 B클럭펄스(CLK2B)가 공급된다. 제 4 A스위칭소자(Tr4A)도 동일한 B클럭펄스(CLKjB)를 공급받는다.The third B clock pulse CLK3B is supplied to the gate terminal of the A pull-down switching device TrpdA of the 4k + 1 stage, and the fourth B clock is supplied to the gate terminal of the A pull-down switching device TrpdA of the 4k + 2 stage. The pulse CLK4B is supplied, the first B clock pulse CLK1B is supplied to the gate terminal of the A pull-down switching device TrpdA of the 4k + 3 stage, and the A pulldown switching device TrpdA of the 4k + 4 stage. The second B clock pulse CLK2B is supplied to the gate terminal of. The fourth A switching element Tr4A is also supplied with the same B clock pulse CLKjB.

반면, 제 4k+1 스테이지의 B풀다운 스위칭소자(TrpdB)의 게이트단자에는 제 3 A클럭펄스(CLK3A)가 공급되며, 제 4k+2 스테이지의 B풀다운 스위칭소자(TrpdB)의 게이트단자에는 제 4 A클럭펄스(CLK4A)가 공급되며, 제 4k+3 스테이지의 B풀다운 스위칭소자(TrpdB)의 게이트단자에는 제 1 B클럭펄스(CLK1B)가 공급되며, 제 4k+4 스테이지의 B풀다운 스위칭소자(TrpdB)의 게이트단자에는 제 2 A클럭펄스(CLK2A)가 공급된다. 제 4 B스위칭소자(Tr4B)도 동일한 A클럭펄스(CLKjA)를 공급받는다.On the other hand, the third A clock pulse CLK3A is supplied to the gate terminal of the B pull-down switching device TrpdB of the 4k + 1 stage, and the fourth terminal is supplied to the gate terminal of the B pull-down switching device TrpdB of the 4k + 2 stage. A clock pulse CLK4A is supplied, and the first B clock pulse CLK1B is supplied to the gate terminal of the B pull-down switching device TrpdB of the 4k + 3 stage, and the B pull-down switching device of the 4k + 4 stage is supplied. The second A clock pulse CLK2A is supplied to the gate terminal of TrpdB). The fourth B switching element Tr4B is also supplied with the same A clock pulse CLKjA.

도 8은 임의의 스테이지의 또 다른 회로구성을 나타낸 도면이다.8 is a diagram showing another circuit configuration of an arbitrary stage.

도 8에 나타난 회로구성은 앞서 설명된 도 7에 나타난 회로구성과 거의 동일하지만, 제 5 A스위칭소자(Tr5A) 및 제 5 B스위칭소자(Tr5B)를 더 포함한다. The circuit configuration shown in FIG. 8 is substantially the same as the circuit configuration shown in FIG. 7 described above, but further includes a fifth A switching element Tr5A and a fifth B switching element Tr5B.

제 5 A스위칭소자(Tr5A)는 상기 B세트 노드(NB)의 전위에 따라 턴-온/오프되며, 턴-온시 상기 A세트 노드(NA)와 방전전원라인간을 접속시킨다.The fifth A switching element Tr5A is turned on / off according to the potential of the B set node NB, and connects the A set node NA to the discharge power line during turn-on.

제 5 B스위칭소자(Tr5B)는 상기 A세트 노드(NA)의 전위에 따라 턴-온/오프되며, 턴-온시 상기 B세트 노드(NB)와 방전전원라인간을 접속시킨다.The fifth B switching element Tr5B is turned on / off according to the potential of the A set node NA, and connects the B set node NB to a discharge power line during turn-on.

상기 제 5 A스위칭소자(Tr5A) 및 제 5 B스위칭소자(Tr5B)는 상술된 도 4 내지 도 7에 도시된 회로구성에도 적용될 수 있다.The fifth A switching element Tr5A and the fifth B switching element Tr5B may also be applied to the circuit configuration shown in FIGS. 4 to 7 described above.

또 다른 구성으로서, 제 1 및 제 2 스테이지(ST1, ST2)를 제외한 나머지 스테이지들에는 방전용 스위칭소자가 더 구비될 수 있다.As another configuration, the other stages except for the first and second stages ST1 and ST2 may further include a switching device for discharge.

이 방전용 스위칭소자는 A방전용 스위칭소자와 B방전용 스위칭소자로 구분된다. 상기 A방전용 스위칭소자는 상기 제 1 및 제 2 스테이지(ST1, ST2)를 제외한 나머지 각 스테이지(STk)의 A회로부(SiA)에 설치되며, 상기 B방전용 스위칭소자는 상기 제 1 및 제 2 스테이지(ST1, ST2)를 제외한 나머지 각 스테이지(STk)의 B회로부(SiB)에 설치된다.This discharge switching element is classified into a switching element for A discharge and a switching element for B discharge. The switching device for A discharge is installed in the circuit A (SiA) of each stage STk except for the first and second stages ST1 and ST2, and the switching device for discharge B is used for the first and second stages STk. It is provided in B circuit part SiB of each stage STk except stage ST1, ST2.

상기 A방전용 스위칭소자는 A스타트 펄스(VstA)에 따라 턴-온/오프되며, 턴-온시 자신이 위치한 스테이지의 A세트 노드(NA)와 방전전원라인간을 접속시킨다.The switching device for A discharge is turned on / off according to the A start pulse VstA, and connects the A set node NA of the stage where it is located to the discharge power line during turn-on.

상기 B방전용 스위칭소자는 B스타트 펄스(VstB)에 따라 턴-온/오프되며, 턴-온시 자신이 위치한 스테이지의 B세트 노드(NB)와 방전전원라인간을 접속시킨다.The B discharge switching element is turned on / off according to the B start pulse VstB, and connects the B set node NB of the stage where the B discharge node is located to the discharge power line.

이 A방전용 스위칭소자를 사용할 경우, 상기 A스타트 펄스(VstA)가 하이상태로 유지되는 기간동안 제 1 및 제 2 스테이지(ST1, ST2)를 제외한 나머지 모든 스테이지들의 A세트 노드(NA)들이 동시에 방전된다. 이와 마찬가지로, 이 B방전용 스위칭소자를 사용할 경우, 상기 B스타트 펄스(VstB)가 하이상태로 유지되는 기간동안 제 1 및 제 2 스테이지(ST1, ST2)를 제외한 나머지 모든 스테이지들의 B세트 노드(NB)들이 동시에 방전된다.When the switching element for A discharge is used, the A set nodes NA of all the stages except for the first and second stages ST1 and ST2 are simultaneously held during the period in which the A start pulse VstA remains high. Discharged. Similarly, when using the switching device for B discharge, the B set node NB of all the stages except the first and second stages ST1 and ST2 during the period in which the B start pulse VstB remains high. ) Are discharged at the same time.

한편, 제 k 스테이지(STk)에 구비된 제 1 A스위칭소자(Tr1A)는 이의 게이트 단자와 드레인단자(또는 소스단자)가 서로 연결된 다이오드 형태를 가질 수 있다. 이때, 상기 게이트단자 및 드레인단자(또는 소스단자)에는 충전용 전압(VD) 대신에 전단 스테이지, 예를 들어 제 k-2 스테이지로부터의 A출력펄스(VgkA)가 공급될 수 있다. 물론, 제 1 및 제 2 스테이지(ST1, ST2)의 제 1 A스위칭소자(Tr1A)가 상기와 같은 다이오드 형태를 가질 때, 이의 게이트단자 및 드레인단자(또는 소스단자)에는 A스타트 펄스(VstA)가 공급된다.On the other hand, the first A switching element Tr1A provided in the k-th stage STk may have a diode form in which its gate terminal and drain terminal (or source terminal) are connected to each other. In this case, the gate terminal and the drain terminal (or the source terminal) may be supplied with the A output pulse VgkA from the front stage, for example, the k-2 stage, instead of the charging voltage VD. Of course, when the first A switching elements Tr1A of the first and second stages ST1 and ST2 have the diode form as described above, the A start pulse VstA is applied to the gate terminal and the drain terminal (or the source terminal) thereof. Is supplied.

이와 마찬가지로 제 k 스테이지(STk)에 구비된 제 1 B스위칭소자(Tr1B)도 상기와 같은 다이오드 형태로 이루어질 수 있으며, 이때 이 제 1 B스위칭소자(Tr1B)의 게이트단자 및 드레인단자(또는 소스단자)에는 B클럭펄스(CLKjB) 또는 B스타트 펄스(VstB)가 공급될 수 있다. Similarly, the first B switching element Tr1B provided in the k-th stage STk may also have a diode form as described above. In this case, the gate terminal and the drain terminal (or the source terminal) of the first B switching element Tr1B may be formed. ) May be supplied with the B clock pulse CLKjB or the B start pulse VstB.

지금까지 설명된 쉬프트 레지스터의 스테이지들은 액정패널의 비표시부 일측에 구성될 수 도 있지만, 상기 액정패널의 비표시부 양측에 나누어 배치될 수도 있다.The stages of the shift register described so far may be configured on one side of the non-display portion of the liquid crystal panel, but may be dividedly disposed on both sides of the non-display portion of the liquid crystal panel.

도 9는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.9 is a diagram illustrating a shift register according to a second embodiment of the present invention.

도 9에 도시된 바와 같이, 각 스테이지(STk)내의 A회로부(SiA)는 액정패널의 일측 비표시부에 형성되어 게이트 라인(GLk)의 일측에 접속된다. 반면, 각 스테이지(STk)의 B회로부(SiB)는 액정패널의 타측 비표시부에 형성되어 상기 게이트 라인(GLk)의 타측에 접속된다. 이때, 상기 A회로부(SiA)에 A클럭펄스(CLKjA)들을 공급하기 위한 클럭전송라인들은 상기 일측 비표시부에 형성되며, 상기 B회로부(SiB)에 B클럭펄스(CLKjB)들을 공급하기 위한 클럭전송라인들은 상기 타측 비표시부에 형성된다. 도번 R은 게이트 라인의 저항을 나타내며, 도번 Cp는 상기 게이트 라인(GLk)의 커패시터를 나타낸 것이다.As shown in FIG. 9, the A circuit portion SiA in each stage STk is formed on one side non-display portion of the liquid crystal panel and connected to one side of the gate line GLk. On the other hand, the B circuit portion SiB of each stage STk is formed on the other non-display portion of the liquid crystal panel and connected to the other side of the gate line GLk. In this case, clock transmission lines for supplying the A clock pulses CLKjA to the A circuit unit SiA are formed in the non-display unit on one side, and clock transmissions for supplying the B clock pulses CLKjB to the B circuit unit SiB. Lines are formed in the other non-display portion. The reference number R represents the resistance of the gate line, and the reference number Cp represents the capacitor of the gate line GLk.

도 10은 도 9의 구조에서의 임의의 스테이지의 구성을 나타낸 도면이다.10 is a diagram illustrating a configuration of an arbitrary stage in the structure of FIG. 9.

도 10에 도시된 바와 같이, A회로부(SiA)의 회로구조와 B회로부(SiB)의 회로구조는 서로 마주보고 있으며 또한 미러(mirror)구조를 이룬다. 상기 A회로부(SiA) 및 B회로부(SiB)의 회로구성은 도 4 내지 도 8에 개시된 구조들 중 어느 하나가 될 수 있다.As shown in Fig. 10, the circuit structure of the circuit A (SiA) and the circuit structure of the circuit B (SiB) face each other and form a mirror structure. The circuit configurations of the A circuit section SiA and the B circuit section SiB may be any one of the structures disclosed in FIGS. 4 to 8.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면 1 illustrates a shift register according to an embodiment of the present invention.

도 2는 도 1의 각 스테이지에 공급되는 클럭펄스 및 세트 노드의 전압을 나타낸 도면 FIG. 2 is a diagram illustrating a clock pulse and a voltage of a set node supplied to each stage of FIG. 1.

그리고 도 3은 도 1의 각 스테이지로부터의 출력되는 스캔펄스의 타이밍도를 나타낸 도면3 is a timing diagram of scan pulses output from each stage of FIG.

도 4는 임의의 스테이지의 회로구성을 나타낸 도면4 is a diagram showing a circuit configuration of an arbitrary stage;

도 5는 임의의 스테이지의 또 다른 회로구성을 나타낸 도면5 shows another circuit configuration of an arbitrary stage.

도 6은 임의의 스테이지의 또 다른 회로구성을 나타낸 도면6 shows another circuit configuration of an arbitrary stage;

도 7은 임의의 스테이지의 또 다른 회로구성을 나타낸 도면7 shows another circuit configuration of an arbitrary stage.

도 8은 임의의 스테이지의 또 다른 회로구성을 나타낸 도면8 shows another circuit configuration of an arbitrary stage;

도 9는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면9 illustrates a shift register according to a second embodiment of the present invention.

도 10은 도 9의 구조에서의 임의의 스테이지의 구성을 나타낸 도면FIG. 10 shows a configuration of an arbitrary stage in the structure of FIG. 9. FIG.

Claims

A circuit portion for outputting the A output pulse through the A output terminal, B circuit portion for outputting the B output pulse through the B output terminal, and A output pulse from the A circuit portion and B output pulse from the B circuit portion in sequence A plurality of stages including a C output terminal for supplying the corresponding gate line;

The A output portion of each stage is set according to the A output pulse from the front stage and reset according to the A output pulse from the rear stage;

The B output portion of each stage is set according to the B output pulses from the front stage and reset according to the B output pulses from the rear stage;

When the A output pulse from the C output terminal of the stage is supplied to the gate line, the pixels connected to the gate line are supplied with real data to be actually displayed, and the B output pulse from the C output terminal of the stage is supplied to the gate line. And a pixel connected to the gate line is supplied with black data for displaying a black image when supplied to the line.

The method of claim 1,

The circuit A of each stage receives the plurality of A clock pulses which are sequentially output so that the pulse widths overlap to generate the A output pulses;

The B circuit portion of each stage receives the plurality of B clock pulses sequentially output so that the pulse widths overlap to generate the B output pulses;

The A clock pulses and the B clock pulses are alternately outputted; And,

A shift register, characterized in that the pulse widths of the A output pulse and the B output pulse do not overlap each other.

The method of claim 2,

A circuit portion provided in the k-th stage,

A first A switching element which is turned on / off according to an A output pulse from an A output terminal of the k-2 stage, and connects a charging power line for transmitting a charging voltage at turn-on with an A set node;

A second A switching device which is turned on / off according to an A output pulse from an A output terminal of a k + 2 stage, and connects a discharge power line for transmitting a discharge voltage at turn-on with the A set node;

A pull-up switching, which is turned on / off according to the potential of the A set node, and outputs any one of the A clock pulses as an A output pulse at turn-on, and supplies it to the k-th gate line through the C output terminal. device;

It is turned on / off according to the potential of the A set node, and at turn-on, any one of the A clock pulses is output as an A output pulse, and the A circuit part and the first circuit of the k + 2 stage are output through the A output terminal. an A carry output switching element supplied to the A circuit portion of the k-2 stage;

An A pull-down switching device which is turned on / off according to any one of the A clock pulses, outputs the discharge voltage at turn-on, and supplies the discharge voltage to the k-th gate line through the C output terminal;

A third A which is turned on / off according to any one of the A clock pulses and connects the k-1 gate line connected to the C output terminal of the k-1st stage and the A set node at turn-on; A switching element;

The A clock pulse supplied to the third A switching element and the A output pulse supplied to the k-1 th gate line are synchronized for one period;

A clock pulses supplied to the A pull-up switching device and A clock pulses supplied to the A carry output switching device are the same clock pulses;

A clock pulses supplied to the third A switching element, A clock pulses supplied to the A pull-down switching device, and A clock pulses supplied to the A carry output switching device are shift clock pulses different from each other. register.

The method of claim 3, wherein

The B circuit part provided in the kth stage,

A first B switching element which is turned on / off according to the B output pulse from the B output terminal of the k-2 stage, and connects the charging power supply line with the B set node at turn-on;

A second B switching element which is turned on / off according to the B output pulse from the B output terminal of the k + 2 stage and connects the discharge power supply line and the B set node when turned on;

B pull-up switching, which is turned on / off according to the potential of the B set node, and outputs any one of the B clock pulses as a B output pulse at turn-on, and supplies it to the k th gate line through the C output terminal. device;

It is turned on / off according to the potential of the B set node, and when turned on, any one of the B clock pulses is output as a B output pulse, and the B circuit part and the k circuit of the k + 2 stage are output through the B output terminal. a B carry output switching element supplied to the B circuit portion of the k-2 stage;

A B pull-down switching device which is turned on / off according to any one of the B clock pulses, outputs the discharge voltage at turn-on, and supplies the discharge voltage to the k-th gate line through the C output terminal;

A third B switching element which is turned on / off in accordance with any one of the B clock pulses and connects the k-1 gate line and the B set node when turned on;

The B clock pulses supplied to the third B switching element and the B output pulses supplied to the k-1 th gate line are synchronized for one period;

The B clock pulses supplied to the B pull-up switching element and the B clock pulses supplied to the B carry output switching element are the same clock pulses;

B clock pulses supplied to the third B switching element, B clock pulses supplied to the B pull-down switching device, and B clock pulses supplied to the B carry output switching device are different clock pulses;

The pulse widths of the A clock pulses supplied to the A carry output switching device and the B clock pulses supplied to the B pull-down switching device do not overlap each other;

And a pulse width of the B clock pulses supplied to the B carry output switching device and the A clock pulses supplied to the A pull-down switching device does not overlap each other.

The method of claim 4, wherein

A fourth A switching element which is turned on / off according to any one of A clock pulses, outputs the discharge voltage at turn-on, and supplies the discharge voltage to the A output terminal; And,

A fourth B switching element which is turned on / off according to any one of the B clock pulses, outputs the discharge voltage at turn-on, and supplies the discharge voltage to the B output terminal;

A clock pulses supplied to the fourth A switching element and A clock pulses supplied to the A pull-down switching device are the same clock pulses;

And a clock pulse supplied to the fourth B switching element and the clock signal A supplied to the B pull-down switching device are the same clock pulses.

The method of claim 2,

A circuit portion provided in the k-th stage,

A second B switching element which is turned on / off in accordance with an A output pulse from an A output terminal of the k + 2 stage, and connects a discharge power line for transmitting a discharge voltage at turn-on with the A set node;

A pull-down switching which is turned on / off according to any one of the A clock pulses, and outputs any one of the A clock pulses at turn-on, and supplies the same to the k th gate line through the C output terminal. device;

A third A which is turned on / off according to any one of the A clock pulses and connects the k-1 gate line connected to the C output terminal of the k-1st stage and the A set node at turn-on; Switching element;

A fourth A switching element which is turned on / off in accordance with any one of the A clock pulses, and outputs any one of the A clock pulses at turn-on, and supplies the same to the A output terminal;

A clock pulses supplied to the third A switching element, A clock pulses supplied to the A pull-down switching device, and A clock pulses supplied to the A carry output switching device are different clock pulses;

A clock pulses supplied to the gate terminal of the fourth A switching element and A clock pulses supplied to the gate terminal of the A pull-down switching device are the same clock pulses;

And the A clock pulses supplied to the drain terminal or the source terminal of the fourth A switching element and the A clock pulses supplied to the drain terminal or the source terminal of the A pull-down switching element are the same clock pulses.

The method of claim 6,

The B circuit part provided in the kth stage,

B pull-down switching, which is turned on / off according to any one of the B clock pulses, and outputs any one of the B clock pulses at turn-on, and supplies the same to the k th gate line through the C output terminal. device;

A third B switching element which is turned on / off according to any one of the B clock pulses and connects the k-1 gate line and the B set node when turned on;

A fourth B switching element which is turned on / off according to any one of the B clock pulses, and outputs any one of the B clock pulses upon turn-on, and supplies the same to the B output terminal;

B clock pulses supplied to the gate terminal of the fourth B switching element and B clock pulses supplied to the gate terminal of the B pull-down switching device are the same clock pulses;

The B clock pulses supplied to the drain terminal or the source terminal of the fourth B switching element and the B clock pulses supplied to the drain terminal or the source terminal of the B pull-down switching device are the same clock pulses;

The pulse widths of the A clock pulses supplied to the A carry output switching device and the B clock pulses supplied to the gate terminal of the B pull-down switching device do not overlap each other;

And a pulse width of the B clock pulses supplied to the B carry output switching device and the A clock pulses supplied to the gate terminal of the A pull-down switching device does not overlap each other.

The method according to any one of claims 4, 5, and 7,

The k-th stage is,

A fifth A switching element which is turned on / off according to the potential of the B set node and connects the A set node and a discharge power line at turn-on; And,

And a fifth B switching element which is turned on / off according to the potential of the A set node and connects between the B set node and a discharge power line at turn-on.